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TW201603197A - 形成交叉點記憶體之置換材料程序 - Google Patents

形成交叉點記憶體之置換材料程序 Download PDF

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TW201603197A
TW201603197A TW104109828A TW104109828A TW201603197A TW 201603197 A TW201603197 A TW 201603197A TW 104109828 A TW104109828 A TW 104109828A TW 104109828 A TW104109828 A TW 104109828A TW 201603197 A TW201603197 A TW 201603197A
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賈恩保羅 斯帕迪尼
史帝芬Ｗ 羅素
德辰 郭
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美光科技公司
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Abstract

本發明揭示形成包括相變及/或硫屬化物材料之記憶體單元之方法。在一項態樣中，該方法包含提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一犧牲線。該方法進一步包含藉由選擇性地移除該犧牲線之犧牲材料並用一硫屬化物材料置換該犧牲線而形成在該第一方向上延伸之一硫屬化物線。

Description

形成交叉點記憶體之置換材料程序
本文中所揭示之標的物大體係關於積體電路中之器件，且特定而言，係關於形成諸如一交叉點陣列內之記憶體單元之器件陣列之方法。
可在大範圍之電子器件中發現併入有硫屬化物材料之器件(例如，雙向定限開關及相變儲存元件)。此等器件可用於電腦、數位相機、蜂巢式電話、個人數位助理等中。一系統設計者在判定是否及如何併入硫屬化物材料以用於一特定應用中可考量之因素可包含例如實體大小、儲存密度、可縮放性、操作電壓及電流、讀取/寫入速度、讀取/寫入輸送量、傳輸速率、功率消耗及/或用硫屬化物材料形成器件之方法。
10‧‧‧記憶體單元/互連記憶體單元
20‧‧‧行/行線
20b‧‧‧犧牲線/第二犧牲材料/犧牲材料
20c‧‧‧第二犧牲線/犧牲線
20d‧‧‧間隙
20e‧‧‧上部導電線
20-1至20-N‧‧‧行
22‧‧‧下部導電線/列/列線
22b‧‧‧下部導電線
22c‧‧‧下部導電線
22-1至22-M‧‧‧列
30‧‧‧相變記憶體單元堆疊/堆疊/記憶體單元堆疊3
32‧‧‧下部電極線
32b‧‧‧下部電極材料
32c‧‧‧下部電極材料
34‧‧‧下部硫屬化物線/選擇器節點
34a‧‧‧犧牲線/第一犧牲線/犧牲材料
34b‧‧‧間隙
34c‧‧‧下部硫屬化物線/上部硫屬化物材料
34d‧‧‧下部硫屬化物線
36‧‧‧中間電極/中間電極線
36a‧‧‧中間電極線
36b‧‧‧中間電極
36d‧‧‧中間電極線
36e‧‧‧中間電極線
38‧‧‧上部硫屬化物線/上部硫屬化物元件/儲存節點
38a‧‧‧犧牲線/第一犧牲線/犧牲材料/上部硫屬化物線/下部硫屬化物線/上部硫屬化物材料
38b‧‧‧間隙/上部硫屬化物元件/犧牲線/上部硫屬化物元件
38c‧‧‧上部硫屬化物線
38d‧‧‧上部硫屬化物線
38e‧‧‧硫屬化物線/上部硫屬化物線
40‧‧‧第二電極
40a‧‧‧上部電極線/上部電極材料/頂部電極線/第三電極線
40b‧‧‧上部電極
40d‧‧‧第三電極線/頂部電極線
40e‧‧‧上部硫屬化物元件/第三電極/上部電極線
44‧‧‧隔離介電區域
44a‧‧‧隔離介電區域
44b‧‧‧隔離介電區域
44e‧‧‧隔離介電區域
44c‧‧‧毗鄰隔離介電區域
48‧‧‧隔離介電區域
50‧‧‧交叉點記憶體陣列
52‧‧‧目標單元
54‧‧‧被禁止單元
56‧‧‧被禁止單元
58‧‧‧所有剩餘被禁止單元
60a‧‧‧陣列結構
60b‧‧‧陣列結構
60c‧‧‧陣列結構
60d‧‧‧陣列結構
60e‧‧‧陣列結構
70a‧‧‧陣列結構
70b‧‧‧陣列結構
70c‧‧‧陣列結構
70d‧‧‧陣列結構
70e‧‧‧陣列結構
80a‧‧‧陣列結構
80b‧‧‧陣列結構
80c‧‧‧陣列結構
80d‧‧‧陣列結構
80e‧‧‧陣列結構
90a‧‧‧陣列結構
90b‧‧‧陣列結構
90c‧‧‧陣列結構
90d‧‧‧陣列結構
90e‧‧‧陣列結構
100a‧‧‧陣列結構
100b‧‧‧陣列結構
100c‧‧‧陣列結構
100d‧‧‧陣列結構
100e‧‧‧陣列結構
110a‧‧‧陣列結構
110b‧‧‧陣列結構
110c‧‧‧陣列結構
110d‧‧‧陣列結構
110e‧‧‧陣列結構
VACCESS‧‧‧電壓控制之偏壓/存取偏壓/偏壓
VCOL SEL‧‧‧偏壓
VCOL INHIBIT‧‧‧偏壓
VROW INHIBIT‧‧‧偏壓
VROW SEL‧‧‧偏壓
x‧‧‧x方向
y‧‧‧y方向
在說明書之結束部分中特別指出所主張之標的物。然而，可藉由參考以下詳細說明並結合附圖閱讀更佳地理解組織及/或操作方法以及其某些目標、特徵及/或優點，在附圖中：圖1A係根據某些實施例之一記憶體單元之一示意性三維繪示。
圖1B係根據某些其他實施例之一記憶體單元之一示意性三維繪示。
圖1C係根據某些其他實施例之一記憶體單元之一示意性三維繪示。
圖2係根據某些實施例之繪示一交叉點記憶體陣列之一示意性平面視圖圖解說明。
圖3A至圖3E係根據某些實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖4A至圖4E係根據某些其他實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖5A至圖5E係根據某些其他實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖6A至圖6E係根據某些其他實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖7A至圖7E係根據某些其他實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖8A至圖8E係根據某些其他實施例之一記憶體單元之製作之各個階段之示意性三維繪示。
圖式中之特徵不必按比例繪製且可在不同於圖解說明之方向的方向上延伸。儘管圖解說明多個軸及方向以有助於本文中之論述，但將理解該等特徵可在不同方向上延伸。
可在大範圍之電子器件中發現用於例如電腦、數位相機、蜂巢式電話、個人數位助理等之併入有在操作中改變電阻之材料之器件。 併入有此等材料之器件例如可係記憶體器件。改變電阻之材料又可基於其材料組合物而呈現諸多不同種類。一個此材料種類係硫屬化物材料，其可用作一記憶體器件之一儲存節點或一選擇器節點。舉例而言，作為一儲存節點，特定硫屬化物材料可係基於起源於材料相之回 應於加熱及/或一所施加之電場之一穩定(亦即，非揮發性)改變之一電阻改變儲存資訊之相變材料。相比之下，作為一選擇器節點，特定硫屬化物材料可係回應於一所施加之電場而暫時地改變其電阻且無相之一非揮發性改變之雙向定限開關材料。具有一基於硫屬化物之儲存節點、一基於硫屬化物之選擇器節點或基於硫屬化物之儲存節點及選擇器節點之相變記憶體器件可提供優於其他記憶體器件(諸如，快閃記憶體器件及動態隨機存取記憶體器件(DRAM))之數個效能優點。舉例而言，某些相變記憶體器件可係非揮發性的，使得記憶體器件之實體及電狀態在無任何外電源供應至其之情況下不實質上改變達一保持時間(例如，大於一年)。另外，某些相變記憶體器件可提供快速讀取及寫入存取時間(例如，短於10奈秒)及/或高讀取及寫入存取頻寬(例如，大於10000萬位元/秒)。另外，某些相變記憶體器件可配置在一極高密度記憶體陣列中，例如在與局部金屬化連接之最小記憶體陣列單元中具有大於100萬個單元之一交叉點陣列。
在製作具有小的(例如，低於100nm)最小特徵大小(例如，行或列之間距的一半)之高密度記憶體陣列中，在選擇一製作程序流程中之一個考量係在處理期間之中間結構(例如，列線及行線)之機械穩定性。不充分機械穩定性可導致由特徵諸如在後續處理期間所曝露於之環境引起之諸如特徵翹曲及/或崩塌之問題。此等環境可包含例如其中特徵可以靜電方式充電之一電漿環境，或其中特徵可經歷毛細作用力之一水相環境。補救特定特徵之不充分機械穩定性之一種方法係設計製作程序流程以在致使惡劣處理環境之程序中採用具有充分機械穩定性之暫時性犧牲材料，以及稍後在程序流程中用永久功能材料(亦即，形成最終器件之材料)置換犧牲材料。
在下文中，揭示藉由採用使用犧牲材料並用永久功能材料置換犧牲材料之置換程序形成中間結構的方法。在某些實施例中，犧牲材 料可經圖案化以形成犧牲結構，可圍繞該等犧牲結構形成其他材料，且可用永久材料置換犧牲材料。特定而言，永久功能材料可係用於選擇器節點及/或儲存節點之相變材料，例如硫屬化物材料，或係電連接至相變材料之導電材料，例如金屬線材料及電極材料。
在某些實施例中，藉由置換程序形成一硫屬化物線之方法包含提供包含一導電材料及導電材料上方之一犧牲材料之一材料堆疊。犧牲材料及導電材料然後經微影圖案化及蝕刻以形成交替線堆疊及空間，其中線堆疊中之每一者可在一導電線上方包含一犧牲線。然後用諸如一隔離介電質之一介電材料填充該等空間。後續地，藉由一適合蝕刻技術選擇性地移除犧牲材料以形成插置於用介電材料填充之毗鄰空間之間的間隙。然後用一硫屬化物材料填充該等間隙以形成硫屬化物線。
在某些其他實施例中，藉由一置換程序形成一導電線之方法包含提供在一第一方向上延伸之在一第一導電線上方包含一硫屬化物線之一第一線堆疊。該等方法亦包含在該第一線堆疊上方提供一犧牲材料，以及蝕刻該犧牲材料以形成安置在毗鄰空間之間的一第二線堆疊。所得之第二線堆疊包含在與該第一方向交叉之一第二方向上延伸之一犧牲線。後續地，用一介電材料填充毗鄰空間。然後選擇性地移除犧牲材料以形成插置在用介電材料填充之毗鄰空間之間的一間隙。然後用一導電材料填充該等間隙以形成一第二導電線。
將理解儘管本文所闡述之記憶體單元之實施例包含包括硫屬化物材料之儲存節點及選擇器節點兩者，但其他實施例係可能的。在某些實施例中，一記憶體單元可具有包含一硫屬化物相變材料之一儲存節點，同時具有不包含一硫屬化物材料之一選擇器節點(諸如，一雙極接面電晶體或一個二極體)。在某些其他實施例中，可使用具有與硫屬化物相變材料類似之電行為之另一材料來代替該硫屬化物相變材 料。在某些其他實施例中，一記憶體單元可具有包含一雙向定限開關材料之一選擇器節點，同時具有不包含一硫屬化物材料(該儲存節點例如包含一基於氧化物之電阻改變氧化物材料)之一儲存節點。在又一些實施例中，一記憶體單元可包含兼具儲存及選擇器功能兩者之一硫屬化物相變材料，且其不包含一單獨選擇器節點。以下某些圖式中具有標示x、y及z方向的座標軸標記。一般來說，該x、y及z方向之每一者與其他兩者交錯。
圖1A至圖1C各自繪示根據某些實施例之一交叉點記憶體陣列中之一互連記憶體單元10。圖1A至圖1C中之互連記憶體單元10係藉由於大體在一y方向上延伸之一行線20與大體在一x方向上延伸之一列線22之間以一堆疊構形配置之相變記憶體單元堆疊30形成。相變記憶體單元堆疊30包含與列線22電連通之一第一電極32、第一電極32上之一選擇器節點34、選擇器節點34上之一中間電極36、中間電極36上之一儲存節點38，以及在儲存節點38上並與行線20電連通之一第二電極40。相變記憶體單元堆疊30可由隔離介電材料(未展示)圍繞。堆疊構形之其他實施例係可能的。舉例而言，儲存節點38與選擇器節點34之位置可彼此互換。在其他實例中，第一電極、第二電極及中間電極中之任一者可彼此互換。在又一些實例中，可省略第一電極32、中間電極36、第二電極40及選擇器節點34中之任一者。另外，「列」與「行」命名係可互換的，且列與行係大體垂直的但可以不同於90°之角度相交，如在一上下式視圖中所見。
在某些實施例中，儲存節點38與選擇器節點34中之一者或兩者可包含硫屬化物材料。當儲存節點38與選擇器節點34兩者皆包含硫屬化物材料時，儲存節點38可包含可經歷在周圍(例如，室內)溫度下係非揮發性的之一相變之一硫屬化物材料。另一方面，選擇器節點34可包含不經歷一類似穩定相變之一硫屬化物材料。
在某些實施例中，儲存節點38包含一相變材料，該相變材料包含諸如以下各項之硫屬化物組合物：包含例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等之銦(In)-銻(Sb)-碲(Te)(IST)合金系內之元素中之至少兩者之一合金；包含例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等之鍺(Ge)-銻(Sb)-碲(Te)(GST)合金系內之元素中之至少兩者之一合金；以及其他硫屬化物合金系。如本文中所用，帶有連字符之化學組合物符號指示包含於特定混合物或化合物中之元素，且意欲表示涉及所指示元素之所有化學計量。可用於相變儲存節點中之其他硫屬化物合金系包含例如Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd，以及Ge-Te-Sn-Pt。
當包含於記憶體單元10中時，選擇器節點34可係在一側上透過中間電極36電耦合至儲存節點38且在另一側上透過第一電極32電連接至列線22之一個二端選擇器。在某些實施例中，選擇器節點34包括一硫屬化物材料且可被稱為一雙向定限開關(OTS)。一OTS可包含包括如上所闡述之用於儲存節點之硫屬化物合金系中之任一者之一硫屬化物組合物。另外，選擇器節點可進一步包含諸如砷(As)之一元素以禁止結晶。在經添加之情況下，諸如As之一元素藉由禁止合金之任何非暫態成核及/或生長而禁止結晶。因此，選擇器節點34可經構形以在跨選擇器節點34施加超過一臨限電壓之一電位時切換至一導電狀態。另外，可在跨選擇器節點維持一充分保持電流的同時維持該導電狀態。OTS材料之實例包含Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As- Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te，以及Ge-As-Bi-Se等。
以一堆疊構形配置之相變記憶體單元堆疊30內之各個特徵可藉由在堆疊30之側部且在x方向及/或y方向上延伸之至少一個介電材料隔離。藉由在介電質內隔離一特徵，可改良特徵之電隔離及/或熱隔離。改良一特徵在一或多個方向上之電隔離及/或熱隔離可引起相變記憶體單元關於某些器件參數之一效能優點。在一項實例中，藉由在具有比儲存節點38之硫屬化物材料之熱傳導率低之一熱傳導率之一隔離介電質內在x方向及y方向兩者上熱隔離該儲存節點，可增強儲存節點38之熱約束，從而引起在一存取操作期間能量消耗之降低及/或存取操作之持續時間之縮短。另一方面，可藉由在儲存節點之硫屬化物材料之熱傳導率與隔離介電質之熱傳導率相比較低時僅在一個方向上熱隔離儲存節點38而增強儲存節點38之熱約束。在另一實例中，在兩個方向上熱隔離儲存節點38與僅在一個方向上熱隔離儲存節點38相比可增加處理複雜性。因此，記憶體單元堆疊30之特定實施關於記憶體單元堆疊30內之特徵之隔離方案可有不同。
在圖1A所圖解說明之實施例中，第一電極32、選擇器節點34、中間電極36、儲存節點38及第二電極40之記憶體單元堆疊30內之每一特徵在x方向及y方向兩者上被隔離。在此構形下，記憶體單元堆疊30內之每一特徵在x方向及y方向兩者上被隔離介電質圍繞。
在圖1B所圖解說明之實施例中，第一電極32及選擇器節點34形成在x方向上延伸之一線且在y方向上被隔離。另外，記憶體單元堆疊30內之剩餘特徵(亦即，中間電極36、儲存節點38及第二電極40)在x方向及y方向兩者上被隔離。在此構形下，第一電極32及選擇器節點34在y方向上之線之兩側上藉由毗鄰於第一電極32及選擇器節點34延伸且在x方向上延伸之隔離介電質而被隔離。另外，記憶體單元堆疊 30內之剩餘特徵(亦即，中間電極36、儲存節點38及第二電極40)在x方向及y方向兩者上被隔離。
在圖IC所圖解說明之實施例中，第一電極32及選擇器節點34形成在x方向上延伸之一線且在y方向上被隔離。另外，第二電極40及儲存節點38形成在y方向上延伸之一線且在x方向上被隔離。另外，中間電極36在x方向及y方向兩者上被隔離。在此構形下，第一電極32及選擇器節點34在y方向上之線之兩側上藉由毗鄰於第一電極32及選擇器節點34延伸且在x方向上延伸之隔離介電質而被隔離。另外，第二電極40及儲存節點38在x方向上之線之兩側上藉由毗鄰於第二電極40及儲存節點34延伸且在y方向上延伸之隔離介電質而被隔離。另外，中間電極36在x方向及y方向兩者上被隔離。
圖2圖解說明根據一項實施例之包括在於一y方向上延伸之N個行20與在一x方向上延伸之M個列22之相交點處之N×M個記憶體單元之一交叉點記憶體陣列50。包含第一至第N行20-1、20-2、…及20-N之N個行20可係例如數位或位元線之存取線，且包含第一至第M列22-1、22-2、…及22-M之M個列22可係例如與行22交叉之字線之存取線。記憶體單元可係安置在由行20與列22形成之至少一相交點子集處之相變記憶體單元。
在一項實施例中，安置在由行20與列22中之任一者形成之一相交點處之記憶體單元中之任一者可具有可係一相對高電阻狀態(HRS)(亦被稱為重設狀態)之一電阻狀態，其可對應於包含一實質上非晶區域之一相變材料。類似地，記憶體單元中之任一者可具有一相對低電阻狀態(LRS)(亦被稱為設定狀態)之一電阻狀態，其可對應於實質上結晶之一相變材料。HRS與LRS可具有介於例如約200萬與約100萬之間的一電阻比。在此實施下，低電阻狀態與高電阻狀態在一每單元單個位元(single bit-per-cell)記憶體系統中可分別對應於「1」狀態與一 「0」狀態。然而，亦可使用相反對應；在某些實施例中，狀態「1」與狀態「0」可分別對應於高電阻狀態與低電阻狀態。
在某些實施例中，安置於由行20中之任一者與列22中之任一者形成之一相交點處之記憶體單元中之每一者可藉由一存取操作進行存取。如本文中所使用，一存取操作可指代例如一寫入存取操作、一抹除存取操作或一讀取存取操作。針對一相變記憶體亦可被稱為一程式化操作或一重設操作之一寫入存取操作將記憶體單元之電阻狀態自一相對低電阻狀態改變為一相對高電阻狀態。類似地，針對一相變記憶體亦可被稱為一設定操作之一抹除操作將記憶體單元之電阻狀態自一相對高電阻狀態改變為一相對低電阻狀態。然而，在某些實施例中，術語「寫入」及「抹除」在其係關於重設操作及設定操作時可用以意指與上文所述的相反之意義。舉例而言，一抹除操作可被稱為一設定操作，且一程式化或寫入操作可被稱為一重設操作。
在圖2所圖解說明之實施例中，以一位元定址存取模式個別地施偏壓於安置於由行與列中之任一者形成之一相交點處之記憶體單元中之每一者。如本文中所使用，施加至一記憶體單元之一偏壓指代跨記憶體單元施加之一電壓差。在一位元定址偏壓模式中，待被存取之一記憶體單元可被稱為位於由一第n行20-n與一第m列22-m形成之一相交點處之一目標單元52。一存取偏壓可係一電壓控制之偏壓VACCESS，其可係一設定存取偏壓VSET、一重設存取偏壓VRESET或一讀取存取偏壓VREAD，可藉由跨第n列20-n與第m列22-m施加存取電壓而施加該存取偏壓。在其他實例中，一存取偏壓可係一電流控制之偏壓IACCESS，其可係一設定存取電流ISET、一重設存取電流IRESET或一讀取存取電流IREAD。
在一項實施例中，可存取目標單元52，同時禁止(亦即，阻止)存取剩餘單元。此可例如藉由以下而達成：跨目標單元52施加偏壓 VACCESS，同時跨剩餘單元施加實質上低於VACCESS之偏壓。舉例而言，可將VCOL SEL施加至一選定行(在此實例中係20-n)，同時將VROW SEL施加至一選定列(在此實例中係22-m)。同時，跨所有剩餘行施加偏壓VCOL INHIBIT，且跨所有剩餘列施加一偏壓VROW INHIBIT。在此構形下，當VCOL SEL與VROW SEL之間的偏壓超過VACCESS時，可存取目標單元52。另外，跨沿著選定行20-n之被禁止單元54下降約(VCOL SEL-VROW INHIBIT)之量值之一偏壓。另外，跨沿著選定列22-m之被禁止單元56下降約(VROW SEL-VCOL INHIBIT)之量值之一偏壓。另外，跨越跨被禁止列與被禁止行之所有剩餘被禁止單元58下降約(VCOL INHIBIT-VROW INHIBIT)之量值之一偏壓。
再次參考圖1A至圖1C，藉由選擇一特定程序流程，可改良各個特徵之電隔離及/或熱隔離。亦如所闡述，在一個或兩個方向上熱隔離特定特徵可取決於一特定程序流程而增加或減少處理複雜性。選擇一程序流程中之另一考量係在處理期間之中間結構之機械穩定性。舉例而言，在最小特徵大小(例如，行與列之間距的一半)繼續縮小時，圖案化將在一個或兩個方向上被隔離之各個特徵可導致不充分機械穩定性。不充分機械穩定性可導致由特徵所曝露於其之環境及/或後續處理引起之諸如特徵翹曲及/或崩塌之問題。此等環境可包含例如其中特徵可以靜電方式充電之一電漿環境，或其中特徵可經歷毛細作用力之一水相環境。就此而言，可期望選擇其中可在很大程度上將圖案化一結構之一處理複雜性與該結構的造成該處理複雜性之材料解除聯繫之一程序流程。舉例而言，包含一硫屬化物材料之特徵可在經減性地圖案化之後由於各種力而不具有足以經得起一介電質間隙填充程序之機械強度。
如本文中所使用，一「減性地圖案化程序」指代其中藉由移除材料以界定結構來形成待界定之可包含一儲存節點、一選擇器節點、 一電極、一導電線、一犧牲結構或此等結構之一組合之結構的一程序。舉例而言，藉由首先以微影方式提供疊覆於待圖案化區上之蝕刻遮罩結構(例如，光阻劑圖案或一硬遮罩圖案)來圖案化待形成之特徵。在微影術程序之後係一蝕刻移除程序，其中在藉由蝕刻移除程序移除經曝露區中之材料的同時保護由遮罩結構遮蔽之區中之材料。
在某些實施例中，然後在蝕刻移除程序之後可係一間隙填充程序，以用諸如一種氧化物之絕緣材料填充形成於經蝕刻結構之間的空間。在使用一刪減程序界定一犧牲結構之情況下，藉由一置換材料程序置換該犧牲結構，其中選擇性地移除犧牲結構之犧牲材料並用諸如一硫屬化物材料或一導電材料之一永久材料進行置換。如本文中所使用，一永久材料係形成最終器件中之一結構之一材料。
使用減性地圖案化，繼之以一置換材料程序，可在需要高機械強度之程序(例如，蝕刻、清洗及間隙填充程序)之始終使用具有此高機械強度之一犧牲結構作為一「位置固持器」，且後續地用一適合功能材料(諸如，一硫屬化物材料)置換該犧牲結構，否則將無法經得起此等程序而無實質上降級。在一項態樣中，減性地圖案化程序並繼之以一置換材料程序可與一鑲嵌程序形成對照，在該鑲嵌程序中，首先藉由微影術及蝕刻程序在毯覆介電層中形成間隙，接著用材料填充該等間隙以形成最終結構。
藉由一實例方式，儘管具有高導電性之鋁或銅可係用於形成列線或行線之材料選擇，但在例如低於約100nm之小幾何形狀下減性地圖案化鋁或銅可係困難的。舉例而言，在鋁之情形中，大部分列線或行線可在減性地蝕刻該等線之時間與用層間介電質填充線之間的間隙之時間之間氧化。在銅之情形中，用於蝕刻銅之化學處理對於蝕刻期間受保護之結構而言可不具有足夠選擇性。因而，需要靈活程序流程，其中經選擇用以形成一單元堆疊內之一或多個特徵之中間結構之 材料稍後可被用於適當器件效能之一所要最終材料置換。在某些實施例中，用於中間結構中之材料係充分穩固的以在曝露於各種後續程序環境時維持其結構完整性且可具有與其他毗鄰材料之低反應性。
在下文中，各項實施例可應用於形成例如記憶體單元，諸如交叉點記憶體陣列中之記憶體單元。在某些實施例中，經選擇用以形成一單元堆疊內之一或多個特徵之中間結構之材料稍後可被用以形成最終記憶體單元之一所要最終材料替換。
在下文中，儘管可出於清晰目的而闡述一記憶體陣列之一部分，但將理解根據某些實施例，該部分可表示該記憶體陣列之實質上一區段或整體或跨記憶體陣列之實質上一區段或整體適用。如本文中所闡述，一記憶體陣列可被劃分成多個子陣列(亦被稱為「方塊(tile)」)。另外，具有複數個共平面行及複數個共平面列之一記憶體陣列可形成一「疊層(deck)」，其可堆疊成多個記憶體陣列疊層以形成一3D交叉點記憶體結構。僅藉由一圖解說明方式，在一相變記憶體陣列之一項實例中，一單疊層方塊可佔據與介於約10萬個記憶體單元至1600萬個記憶體單元之間之佔據面積相同之佔據面積，此取決於每一方塊所包含之記憶體疊層之數目。另外，在某些實施例中，包含行線及列線驅動器之各個周邊電路可位於記憶體陣列下方及實質上位於作用陣列之一佔據面積內之記憶體單元下方、記憶體單元下方，以及針對緊密晶片設計之子陣列之周邊附近。行線驅動器及列線驅動器可透過可被稱為插槽之垂直連接構件電連接至其各別行線及列線。插槽可位於一邊緣附近，或一中點附近，此取決於字線驅動器之位置。
僅藉由一實例方式，一矩形記憶體陣列可包含四個同等大小及類似形狀之矩形子陣列。記憶體陣列包含沿著一第一方向(例如，y方向)跨過兩個子陣列橫向地延伸之行線。行線可透過插槽垂直地連接至位於記憶體陣列下方之行驅動器。在一項實例性實施例中，行線驅 動器可位於在x方向上延伸之記憶體陣列邊緣中之一者或兩者附近。 在此實施例中，用於將行線連接至其驅動器之插槽可位於記憶體陣列下方，亦在於x方向上延伸之記憶體陣列邊緣之一者或兩者附近。在另一實施例中，行驅動器可位於在x方向上延伸之兩個子陣列之一相交點附近。在此實施例中，用於將行線連接至其驅動器之插槽可位於記憶體陣列下方，亦位於在x方向上延伸之兩個子陣列之一相交點附近。驅動器放置在記憶體陣列下方之特定位置處對於改良記憶體陣列效能之特定態樣可係有利的。舉例而言，藉由將驅動器放置在兩個子陣列之一相交點附近(亦即，主要陣列區域內)而非主要陣列之一邊緣附近，經由一列線驅動之行線之長度可減小達大致一半。行線之長度之此一減小例如在減少跨行之IR降以及減少RC延遲方面可係有利的。
類似地，在此實例中，包括四個同等大小及類似形狀之矩形子陣列之矩形記憶體陣列另外包含沿著一第二方向(例如，x方向)跨兩個子陣列橫向地延伸之列線。類似於行線，列線可透過在於y方向上延伸之記憶體陣列邊緣之一者或兩者附近或在於y方向上延伸之兩個子陣列之一相交點附近之插槽垂直地連接至位於記憶體陣列下方之列線驅動器。對應地，用於將列線連接至其驅動器之插槽可位於記憶體陣列下方，在於y方向上延伸之記憶體陣列邊緣之一者或兩者附近，或在於y方向上延伸之兩個子陣列之一相交點附近。類似於行線，藉由將列驅動器放置在兩個子陣列之一相交點附近(亦即，主要陣列區域內)而非主要陣列之一邊緣附近，自行線旁邊驅動之列線之長度可減小達大致一半。列線之長度之此一減小例如在減少跨列線之IR降以及減少RC延遲方面可係有利的。
再次參考諸圖，圖3A至圖3E、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E、圖7A至圖7E及圖8A至圖8E分別繪示陣列結構60a至60e、 陣列結構70a至70e、陣列結構80a至80e、陣列結構90a至90e、陣列結構100a至100e以及陣列結構110a至110e。此等圖圖解說明製作一記憶體陣列中之記憶體單元結構之方法之各項實施例。儘管出於清晰及便於圖解說明目的而未圖示，將理解在一基板上方形成所圖解說明陣列結構，其可包含：其他記憶體陣列，該等記憶體陣列可具有類似於所圖解說明陣列形成之特徵；及/或各個周邊及支援電路，例如行及列驅動器以及將驅動器連接至行線及列線之插槽，如上文所闡述。
圖3A至圖3E展示圖解說明根據某些實施例之製作一記憶體陣列之一方法之三維繪示。該方法包含減性地圖案化在一個方向(例如，x方向)上延伸之一下部線堆疊。減性地圖案化下部線堆疊包括提供包含一下部導電材料及下部導電材料上方之一犧牲材料之一下部堆疊，以及蝕刻該下部堆疊以形成包括在一下部導電線上方之一犧牲線之下部線堆疊。該方法另外包含藉由用一上部硫屬化物材料置換犧牲線之犧牲材料而形成在x方向上延伸在一上部硫屬化物線。該方法進一步包含減性地圖案化在一交叉方向(例如，不同於x方向之y方向)上延伸之一上部線堆疊。減性地圖案化上部線堆疊包括提供包括在硫屬化物線上方之一上部導電材料之一上部堆疊，以及蝕刻該上部堆疊以形成上部線堆疊。
如在本文中及在後續圖中所闡述，將理解在各項實施例中，諸如「上部」及「下部」之位置術語係可互換的。舉例而言，在某些實施例中，下部導電線可係一列線。在某些其他實施例中，下部導電線可係一行線。另外，在此及在後續圖中將理解，在某些實施例中，上部導電線可係一行線，而在其他實施例中，上部導電線可係一列線。
另外，如關於此及在後續圖中所闡述，在某些實施例中，例如硫屬化物線之上部相變材料線可包含一儲存元件之一中間結構或一最終結構。在其他實施例中，例如硫屬化物線之上部線可包含一選擇器 元件之一中間結構或一最終結構。類似地，在某些實施例中，例如一硫屬化物線之一下部相變材料線可包含一儲存元件之一中間結構或一最終結構，而在其他某些實施例中，例如一硫屬化物線之下部線可包含一選擇器元件之一中間結構或一最終結構。
參考圖3A之陣列結構60a，形成記憶體陣列之方法包括減性地圖案化在x方向上延伸之一下部線堆疊。該下部線堆疊包括一基板上方之一下部導電線22、下部導電線22上之一下部電極線32、下部電極線32上之一下部硫屬化物線34、下部硫屬化物線34上之一中間電極線36及中間電極線36上之一犧牲線38a。可自包含由包含基板上方之一下部導電材料、下部導電材料上之一下部電極材料、下部電極材料上之一下部硫屬化物材料、下部硫屬化物材料上之一中間電極材料以及中間電極材料上之一犧牲材料之各種材料形成之層之一下部堆疊減性地圖案化該下部線堆疊。
下部導電材料包含適用於形成導電線22以載送用於存取記憶體陣列之電流之一導電及半導電材料。用於形成導電線22之材料之實例包含經n摻雜聚矽、經p摻雜聚矽、包含Al、Cu及W之金屬、包含TiN、TaN及TaCN之導電金屬氮化物，等等。下部電極材料可包含一或多個導電及半導電材料，其包含例如：經n摻雜聚矽及經p摻雜聚矽；金屬，其包含C、Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；導電金屬氮化物，其包含TiN、TaN、WN及TaCN；導電金屬矽化物，其包含矽化鉭、矽化鎢、矽化鎳、矽化鈷及矽化鈦；以及導電金屬氧化物，其包含RuO2。下部硫屬化物材料可係如上所闡述之適合作為一儲存元件或一選擇器元件之硫屬化物材料中之一者。中間電極材料可包含如上所闡述之用於下部電極材料之導電材料及半導電材料以及其組合中之任何者。
第一犧牲材料可係與後續隔離圖案化及填充程序相容之一材 料。第一犧牲材料可係具有充分機械強度及充分化學穩定性以經得起隔離填充程序或其中材料沈積至由第一犧牲材料形成之特徵之間的開放空間中之其他程序的一材料。在某些實施例中，第一犧牲材料包括包含不同於用於後續隔離填充程序中之介電材料之一材料的一堆疊。 在某些實施例中，第一犧牲材料包含一聚醯亞胺底部材料及一頂部石墨碳材料。在其他實施例中，第一犧牲材料包含底部氧化矽材料及一頂部石墨碳材料。在其他實施例中，第一犧牲材料包含氮化鋁(AlN)。在又一些實施例中，第一犧牲材料包含矽。
仍參考圖3A，在提供如上文所論述之下部硫屬化物堆疊之後，減性地圖案化下部線堆疊進一步包含蝕刻該下部堆疊以形成下部線堆疊。如上所述，「減性地圖案化」指代其中藉由移除材料圖案化待界定之結構之一組程序步驟。舉例而言，一「減性地圖案化程序」可包含首先以微影方式提供疊覆於待圖案化區上之蝕刻遮罩結構，接著進行蝕刻，使得在藉由蝕刻移除程序移除經曝露區中之材料的同時保護由遮罩結構遮蔽之區中之材料。用於減性地圖案化一堆疊層之該組程序步驟可包含例如藉由一光微影術程序提供可包含一光阻劑、一硬遮罩及一抗反射塗層等中之至少一者之一蝕刻遮罩圖案。蝕刻遮罩圖案阻隔由遮罩圖案覆蓋之區以保護下伏材料免受一蝕刻劑蝕刻(例如，濕法蝕刻或乾法蝕刻)，而蝕刻遮罩圖案曝露不被遮罩圖案覆蓋之區以藉由蝕刻劑蝕刻待蝕刻之經曝露區域。
在圖3A所圖解說明之實施例中，減性地圖案化包含形成包括在x方向上延伸之線之一蝕刻遮罩圖案。後續地，使用經圖案化蝕刻遮罩，蝕刻下部材料堆疊之在蝕刻遮罩圖案之線之間的經曝露區域。在圖3A之實施例中，自頂部以犧牲材料、中間電極材料、下部硫屬化物材料、下部電極材料及下部導電線材料之次序蝕刻下部材料堆疊。選擇性地蝕刻下部材料堆疊以形成在x方向上延伸之下部線堆疊，且 該下部線堆疊包括下部導電線22、下部導電線22上之下部電極32、下部電極32上之下部硫屬化物線34、下部硫屬化物線34上之中間電極線36，以及中間電極線上之第一犧牲線38a。一旦形成列線堆疊，則用一介電質填充毗鄰列線堆疊之間的空間以形成隔離介電區域44。一適合介電質可包含例如能夠填充具有相對小空間寬度(例如，小於約100nm)及相對高之高寬比(例如，空間之高度對寬度比係高於約5：1)之介電材料。適合隔離介電材料包含藉由高密度電漿(HDP)程序、旋塗介電質(SOD)程序、次大氣壓化學汽相沈積(SACVD)程序以及原子層沈積(AALD)程序等等沈積之氧化矽及氮化矽。一旦用適合隔離介電質填充線間空間以形成隔離介電區域44，便化學機械拋光陣列結構60a以曝露包括犧牲材料38a之交替線及隔離介電區域44。
如參考圖3A至圖3E之實施例及本文中所闡述之所有其他實施例所闡述，可利用諸如自對準雙倍圖案化(SADP)技術之間距乘法技術形成用於交叉點記憶體陣列之列線堆疊(例如，包含圖3A中之22、32、34、36及38a之堆疊)及行線堆疊(例如，包含圖3E中之20e、40e及38e之堆疊)。利用一SADP或其他間距乘法技術形成列線堆疊及行線堆疊允許形成具有小於利用標準微影技術可能達成之尺寸之尺寸的特徵，且因而可達成較大記憶體密度，以及包含例如經改良功率消耗及器件效能之其他潛在優點。該程序係雙倍「自對準」的，此乃因一組微影術界定之特徵可用於派生自對準(無需另一遮罩)至該組微影術界定之特徵之一較密集特徵圖案。舉例而言，光微影術可界定複數個細長遮罩線，且一間隔物層在遮罩線上方之保形沈積以及接著之蝕刻(例如，方向性蝕刻)以沿著遮罩線之側壁留下間隔物可界定針對每個遮罩線之兩個間隔物線。在移除遮罩線之後，使間隔物線具有一半之間距(一重複圖案中之類似特徵之類似部分之間的間距)且使原始遮罩線之密度呈雙倍。該程序被稱為採用間距之相反意義(與密度同義)之 「間距雙倍法」。此外，藉由重複該間距雙倍技術兩次，可形成具有原始遮罩線之間距之1/4及其密度之四倍之間隔物線。該程序被稱為係間距雙倍法之一擴展之「間距四倍法」。因而更一般而言，針對一單個經習知地界定(例如，經光微影方式界定)之特徵形成多個特徵之技術被稱為「間距乘法」。
參考圖3B及圖3C之陣列結構60b，製作記憶體陣列之方法另外包括藉由用一上部硫屬化物線38c置換犧牲線38a之犧牲材料(圖3A)形成在x方向上延伸之一上部硫屬化物線38c(圖3C)。形成上部硫屬化物線38c包含執行一自對準選擇性蝕刻以自圖3A中之犧牲線38a移除犧牲材料，以形成圖3B中之在x方向上延伸之間隙38b。選擇性移除程序採用適合蝕刻化學處理(例如，乾法或濕法)以自圖3A中之犧牲線38a移除犧牲材料而不實質上移除隔離介電材料。如本文中及在後續實施例中所闡述，「自對準選擇性蝕刻」指代不需要微影術執行蝕刻之蝕刻程序，其中在某些實施例中，蝕刻化學處理足以達成超過約10：1之材料移除比。在其他實施例中，材料移除比超過約50：1。舉例而言，在其中第一犧牲材料包含一聚醯亞胺底部層及一頂部石墨碳層之一項實施例中，蝕刻化學品可包含用於頂部石墨碳層之乾法移除之一O2電漿以及用以移除聚醯亞胺底部醯亞胺層之一有機溶劑。在其中第一犧牲材料包含藉由ALD沈積之底部氧化矽層以及一頂部石墨碳層之另一實施例中，蝕刻化學品可包含用於移除頂部石墨碳層之一O2電漿以及用於移除ALD氧化矽層之包括稀釋氫氟酸(HF)之一溶液。在其中第一犧牲材料包含一個氮化鋁層之另一實施例中，蝕刻化學品可包含熱水蒸汽(H2O)。在其中第一犧牲材料包含矽之又一實施例中，蝕刻化學品可包含包括氫氧化鉀(KOH)三甲基氫氧化銨之一溶液。
參考圖3C之陣列結構60c，用上部硫屬化物材料填充藉由執行一自對準選擇性蝕刻程序以自圖3A之犧牲線38a移除犧牲材料形成之圖 3B之間隙38b。在用上部硫屬化物材料填充間隙38b之後，經由一化學機械拋光(CMP)程序平坦化陣列結構60c之表面以移除過量上部硫屬化物材料，從而留下上部硫屬化物線38c之交替線及包括隔離介電區域44之空間。所得之上部硫屬化物線38c安置於中間電極線36上並在x方向上延伸。上部硫屬化物線38c在y方向上受毗鄰隔離介電區域44電限制。
參考圖3D，在某些實施例中，製作一記憶體陣列之方法另外包含藉由用一第三電極材料置換上部硫屬化物線38c之上部硫屬化物材料之一部分(圖3C)形成在x方向上延伸之一第三電極線40d。在此等實施例中，用一硫屬化物蝕刻劑部分地移除(乾法或濕法)上部硫屬化物線38c之上部硫屬化物材料，以形成在x方向上延伸之一第二間隙。後續地例如用第三電極材料填充第二間隙，且藉由一CMP程序移除過量第三電極材料。所得之第三電極線40d安置於上部硫屬化物線38d上且在x方向上延伸。第三電極線40d在y方向上受毗鄰隔離介電區域44電限制(圖3E之44e)。
參考圖3E之陣列結構，製作記憶體陣列之方法進一步包含減性地圖案化在y方向上延伸之一上部線堆疊。在某些實施例中，x方向與y方向在一平面中例如藉由形成介於約80度與約100度之間的一角度而係實質上彼此正交的。減性地圖案化上部線堆疊包括提供包括在上部硫屬化物線上方之一上部導電材料之一上部堆疊。減性地圖案化上部線堆疊亦包含蝕刻上部硫屬化物材料及上部硫屬化物材料上方之一上部導電材料，以形成在y方向上延伸之一上部導電線20e及一在兩個維度上受限之上部硫屬化物元件40e。另外，當如圖3D中所圖示形成第三電極線40d時，減性地圖案化上部堆疊之方法另外包含蝕刻第三電極線40d以形成在兩個維度上受限之第三電極40e。
圖4A至圖4E展示圖解說明根據某些其他實施例之製作一記憶體 陣列之一方法之三維繪示。該方法包含減性地圖案化在x方向上延伸之一下部線堆疊。下部線堆疊(圖4A)包括一基板上之下部導電線22、下部導電線22上之下部電極線32、下部電極線32上之下部硫屬化物線34、下部硫屬化物線34上之中間電極線36a、中間電極線36a上之上部硫屬化物線38a，以及上部硫屬化物線上之上部電極線40a。藉由減性地蝕刻包含用於分別形成上述特徵之材料層之一下部堆疊來形成該下部線堆疊，該等材料包含：基板上方之一下部導電材料、下部導電材料上之一下部電極材料、下部電極材料上之一下部硫屬化物材料、下部硫屬化物材料上之一中間電極材料、中間電極材料上之一上部硫屬化物材料，以及上部硫屬化物材料上之一上部電極材料。該方法另外包含減性地圖案化在不同於x方向之一y方向上延伸之一上部線堆疊。 減性地圖案化上部線堆疊包括提供並蝕刻在下部硫屬化物線38a上方包含一犧牲材料(圖4B)之一上部堆疊，以形成包括一犧牲線20b之上部線堆疊。該方法進一步包含藉由用一上部導電材料置換犧牲線20c之犧牲材料而形成在y方向上延伸之一上部導電線20e(圖4E)。
參考圖4A之陣列結構70a，形成記憶體陣列之方法包含減性地圖案化在x方向上延伸之一下部線堆疊。該下部堆疊包含基板上之一下部導電材料22、下部導電材料上之一下部電極材料32、下部電極材料32上之一下部硫屬化物材料34、下部硫屬化物材料上之一中間電極材料36a、中間電極材料上之一上部硫屬化物材料38a，以及上部硫屬化物材料上之一上部電極材料40a。
將理解下部導電材料包含用於形成導電線以載送用於存取記憶體陣列之電流之一適合導電及半導電材料，如上文結合圖3A所論述。類似地，電極材料(例如，下部及中間電極材料32及36a)可包括上文結合圖3A中之電極材料論述之任何適合導電及半導電材料。此外，下部及上部硫屬化物材料可係上文所闡述之適合作為一儲存元件 或一選擇器元件之硫屬化物材料中之一者。
仍參考圖4A，在提供如上文所論述之下部硫屬化物堆疊之後，減性地圖案化包含形成包括在x方向上延伸之線之一蝕刻模板。後續地，使用蝕刻模板，減性地圖案化包含蝕刻上文所闡述之在模板線之間的經曝露區域中之下部硫屬化物材料堆疊。在圖4A之實施例中，自頂部以上部電極材料、上部硫屬化物材料、中間電極材料、下部硫屬化物材料、下部電極材料及下部導電線材料之次序蝕刻下部材料堆疊。蝕刻該材料堆疊以形成下部線堆疊，該下部線堆疊在某些實施例中可係一列線堆疊。該下部線堆疊在x方向上延伸並包括基板上之下部導電線22、下部導電線22上之下部電極線32、下部電極線32上之下部硫屬化物線34、下部硫屬化物線34上之中間電極線36a、中間電極線36a上之上部硫屬化物線38a，以及上部硫屬化物線上之上部電極線40a。一旦形成下部線堆疊，便用一介電質填充毗鄰下部線堆疊之間的空間以形成隔離介電區域44a。一適合隔離介電質可包含例如能夠填充相對小空間寬度(例如，小於約100nm)及相對高之高寬比(例如，空間之高度對寬度大於5：1)之介電質，類似於上文結合圖3A所論述者。一旦用介電質填充線間空間以形成隔離介電區域44a，便化學機械拋光陣列結構70a以留下包括頂部電極線40a之經曝露交替線及隔離介電區域44a。
參考圖4B之陣列結構70b，製作一記憶體陣列之方法另外包含減性地圖案化在y方向上延伸之一上部線堆疊。減性地圖案化上部線堆疊包含提供在下部堆疊上包含一犧牲材料之一上部堆疊。該犧牲材料可係與後續隔離圖案化及填充方法相容之任何材料。該犧牲材料係具有充分機械強度及充分化學穩定性以經得起隔離填充程序或其中材料沈積至由第一犧牲材料形成之特徵之間的開放空間中之其他程序的一材料，類似於結合圖3A所論述者。類似於圖3A，在某些實施例中， 犧牲材料包括包含不同於用於後續隔離填充程序中之介電材料之至少一個材料之一多層堆疊。實例性實施例包含上文結合圖3A所闡述之材料。
參考圖4B，減性地圖案化上部線堆疊包含形成包括在y方向上延伸之線之一蝕刻模板。後續地，使用經圖案化蝕刻模板，蝕刻模板線之間的經曝露區域中之上部線堆疊。在圖4B之實施例中，藉由首先蝕刻犧牲材料以形成在y方向上延伸之犧牲線20b自頂部蝕刻上部材料堆疊。後續地，蝕刻可繼續移除圖4A之上部電極線40a、上部硫屬化物線38a及中間電極線36a之部分以形成圖4B之在x方向及y方向兩者上經電隔離之上部電極40b、上部硫屬化物元件38b及中間電極36b。
參考圖4C，在蝕刻上部線堆疊以形成陣列結構70b(圖4B)之後，用一介電質填充毗鄰上部線堆疊之間的開放空間以形成隔離介電區域48。一適合隔離介電可類似(在組成及/或性質上)於用以形成下部線堆疊之間的隔離介電區域44之介電質。一旦用介電質填充線間空間以形成隔離介電區域48，便化學機械拋光陣列結構70c以移除過量隔離介電質，從而留下犧牲線20c之經曝露交替線及隔離介電區域48。所得之犧牲線20c在y方向上延伸並安置於上部硫屬化物元件(類似於圖4B之38b，在視覺上被隔離介電區域44隱藏)或上部電極(類似於圖4B之40b，在視覺上被隔離介電區域44隱藏)上。
參考圖4D及圖4E之陣列結構70d及70e，藉由選擇性地移除犧牲線20c之犧牲材料(圖4C)並用一上部導電材料進行置換以形成上部導電線20e來形成在y方向上延伸之一上部導電線20e。參考圖4D，形成上部導電線20e包含經由一自對準選擇性蝕刻程序自犧牲線20c移除犧牲材料，以形成在y方向上延伸之間隙20d。選擇性移除程序採用自犧牲線38b移除犧牲材料而不實質上移除隔離介電材料之蝕刻化學處理(例如，乾法或濕法)。
參考圖4E，用上部導電材料填充藉由選擇性地移除犧牲線20c形成之圖4D之間隙20d以形成上部導電線20e。在用上部導電材料填充間隙20d之後，經由一CMP程序平坦化陣列結構70e之表面以移除過量上部導電材料，從而留下上部導電線20e之經曝露交替線及包括隔離介電區域48之空間。所得之上部導電線20e安置於上部硫屬化物元件(其在視覺上被隔離介電區域44隱藏且類似於圖4B中之38b)上，或另一選擇係在某些實施例中安置於上部電極(類似於圖4B中之40b，在視覺上被隔離介電區域48隱藏)上，且在y方向上延伸。上部導電線38e在y方向上受包括隔離介電區域48之毗鄰空間電限制。
圖5A至圖5E展示圖解說明根據某些其他實施例之製作一記憶體陣列之一方法之三維繪示。用以得到圖5A之陣列結構80a之程序步驟類似於圖3A至圖3D中闡述之程序步驟。該方法包含減性地圖案化在x方向上延伸之一下部線堆疊。減性地圖案化下部線堆疊包括提供並蝕刻以形成包含以下各項之一下部線堆疊：一基板上之一下部導電線22、一下部導電線22上之一下部電極線32、下部電極線32上之一下部硫屬化物線34、下部硫屬化物線34上之一中間電極線36a以及中間電極線36a上之一第一犧牲線(此處未展示，其類似於圖3C之犧牲線38c)。該方法另外包含藉由用一上部硫屬化物材料置換第一犧牲線之第一犧牲材料而形成在第一方向上延伸之一上部硫屬化物線38a。該方法進一步包含減性地圖案化在不同於x方向之y方向上延伸之一上部線堆疊。減性地圖案化上部線堆疊包括提供在下部線堆疊上方包含一第二犧牲材料20b之一上部堆疊並蝕刻該上部堆疊以形成包括圖5C中之一第二犧牲線20c之上部線堆疊。該方法進一步包含藉由用一上部導電材料置換圖5C中之第二犧牲線20c之第二犧牲材料而形成圖5E中之在y方向上延伸之一上部導電線20e。
參考圖5A，製作記憶體陣列之方法包括減性地圖案化在x方向上 延伸之一下部線堆疊，類似於結合圖3A至圖3D所闡述之方法。類似於圖3A至圖3D，減性地圖案化下部線堆疊包括提供並蝕刻包含基板上之一下部導電材料、下部導電材料上之一下部電極材料、下部電極材料上之一下部硫屬化物材料、下部硫屬化物材料上之一中間電極材料以及中間電極材料上之一第一犧牲材料之一下部堆疊，以形成包括基板上方之下部導電線22、下部導電線22上之下部電極線32、下部電極線32上之下部硫屬化物線34、下部硫屬化物線34上之中間電極線36a以及中間電極線36a上之第一犧牲線(未展示)之下部線堆疊。在蝕刻及填充如圖3A至圖3D中闡述之下部線堆疊之間的空間之後，藉由選擇性地移除第一犧牲線之第一犧牲材料並用一上部硫屬化物材料進行置換來形成上部硫屬化物線38a。另外，陣列結構80a表示類似於圖3D之陣列結構60d之一陣列結構，其中藉由用一上部電極材料置換上部硫屬化物線38a之上部硫屬化物材料之至少一部分來形成一第三電極線40a。在此實施例中，如結合圖3D之陣列結構60d所論述，在用上部電極材料置換上部硫屬化物材料之一部分之後，後續地平坦化該陣列結構並留下包括上部電極線40a之經曝露交替線及隔離介電區域44a。另外，類似於圖3D，所得之上部電極線40a安置於上部硫屬化物線38a上並在y方向受毗鄰隔離介電區域44a電限制。
儘管圖5A中繪示之配置包含第三電極線40a，但在某些實施例(未展示)中，可省略第三電極線40a。在此等實施例中，如結合圖3C之陣列結構60c所論述，在形成間隙並用上部硫屬化物材料進行填充之後，後續地平坦化該陣列結構並留下包括上部硫屬化物線38a之經曝露交替線以及包括隔離介電區域44a之空間。
參考圖5B至圖5C，藉由減性地圖案化形成在y方向上延伸之一上部線堆疊，類似於結合圖4B至圖4E所闡述之方法。減性地圖案化上部線堆疊包括：提供在下部線堆疊上方包含一第二犧牲材料之一上部 堆疊，蝕刻該上部堆疊以形成包括一第二犧牲線之上部線堆疊，以及藉由用一上部導電材料置換第二犧牲線之第二犧牲材料來形成在y方向上延伸之一上部導電線。
更詳細地，參考圖5B之陣列結構80b，類似於圖4B，減性地圖案化上部線堆疊包含減性地蝕刻模板線之間的經曝露區域中之上部線堆疊。類似於圖4B，藉由首先蝕刻第二犧牲材料以形成在y方向上延伸之犧牲線20b自頂部蝕刻上部材料堆疊。後續地，蝕刻可繼續移除上部電極線、上部硫屬化物線及中間電極線之部分以形成上部電極40b、上部硫屬化物元件38b及中間電極36b。以此方式，上部電極40b、上部硫屬化物元件38b與中間電極36b在x方向及y方向兩者上經電隔離。
參考圖5C之陣列結構80c，類似於圖4C，用一介電質填充毗鄰上部線堆疊之間的空間以形成隔離介電區域48，且後續地平坦化陣列結構80c以移除過量介電質，從而留下經曝露犧牲線20c之交替線及包括隔離介電區域48之空間。
參考圖5D及圖5E之陣列結構80d及80e，形成在y方向上延伸之上部導電線進一步包括用一上部導電材料置換圖5C之犧牲線20c之犧牲材料，以形成在y方向上延伸之一上部導電線20e。類似於圖4D，形成上部導電線20e包含執行自對準選擇性蝕刻以自犧牲線20c移除犧牲材料，從而形成間隙20d。後續地，類似於圖4E，用上部導電材料填充間隙20d。在填充間隙20e之後，經由一CMP程序平坦化陣列結構70e之表面以移除過量上部導電材料，從而留下上部導電線20e之經曝露交替線及隔離介電區域48。所得之上部導電線20e安置於上部硫屬化物元件(類似於圖5B之38b，在視覺上被隔離介電區域48隱藏)上，或另一選擇係在某些實施例中安置於上部電極(類似於圖5B之40b，在視覺上被隔離介電區域48隱藏)上，且在y方向上延伸。上部導電線 20e在x方向上受包括隔離介電區域48之毗鄰空間電限制。
圖6A至圖6E展示圖解說明根據某些其他實施例之製作一記憶體陣列之一方法之三維繪示。該方法包含減性地圖案化在x方向上延伸之一下部線堆疊。減性地圖案化下部線堆疊包括提供包含一下部導電材料及下部導電材料上方之一下部硫屬化物材料之一下部堆疊，以及蝕刻該下部堆疊以形成包括在一下部導電線22上方之一下部硫屬化物線34(圖6A)之下部線堆疊。該方法另外包含減性地圖案化在不同於x方向之一y方向上延伸之一上部線堆疊。減性地圖案化上部線堆疊包括提供在一上部硫屬化物材料38上方包含一犧牲材料20c(圖6C)之一上部堆疊，以及蝕刻該上部堆疊以形成包括在一上部硫屬化物線38上方之一犧牲線20c之上部線堆疊。該方法進一步包含藉由用一上部導電材料置換犧牲線20c之犧牲材料來形成在y方向上延伸之一上部導電線20e。
參考圖6A之陣列結構90a，形成記憶體陣列包含減性地圖案化在x方向上延伸之一下部線堆疊。減性地圖案化一下部線堆疊包括提供並蝕刻一下部堆疊，以形成一基板上方之一下部導電線22、下部導電線22上之一下部電極線32、下部電極線32上之一下部硫屬化物線34，以及下部硫屬化物線34上之一中間電極線36a。可自包含由各種材料形成之層之一下部堆疊減性地圖案化下部線堆疊，該等材料包含基板上方之一下部導電材料、下部導電材料上之一下部電極材料、下部電極材料上之一下部硫屬化物材料以及下部硫屬化物材料上之一中間電極材料。
下部導電材料包含用於形成導電線以載送用於存取記憶體陣列之電流之一導電及半導電材料，如上文結合圖3A所論述。類似地，電極材料可包括上文結合圖3A中之電極材料論述之導電及半導電材料。下部及上部硫屬化物材料可係上文所闡述之適合作為一儲存元件 或一選擇器元件之硫屬化物材料。
仍參考圖6A，在提供如上文所論述之下部堆疊之後，減性地圖案化包含形成包括在x方向上延伸之線之一蝕刻模板，以及後續地使用該蝕刻模板以減性地圖案化穿過模板線之間的經曝露區域之下部堆疊。在圖6A之實施例中，自頂部以中間電極材料、下部硫屬化物材料、下部電極材料及下部導電線材料之次序蝕刻下部材料堆疊。蝕刻該材料堆疊以形成下部線堆疊，例如在x方向上延伸且包括基板上之下部導電線22、下部導電線22上之下部電極線32、下部電極線32上之下部硫屬化物線34以及下部硫屬化物線34上之中間電極線36a之一列線堆疊。一旦形成下部線堆疊，便以與結合圖4A論述之方式實質上類似之一方式，用一介電質填充毗鄰下部線堆疊之間的開放空間，並進行化學機械拋光以形成一隔離介電區域44，從而留下包括中間電極線36a之經曝露交替線及包括隔離介電區域44之空間。
參考圖6B之陣列結構90b，製作一記憶體陣列之方法進一步包含減性地圖案化在一y方向上延伸之一上部線堆疊。減性地圖案化該上部線堆疊包含提供包含下部線堆疊上之一上部硫屬化物材料、上部硫屬化物材料上之一上部電極材料以及上部電極材料上之一犧牲材料之一上部堆疊。
仍參考圖6B，減性地圖案化上部線堆疊進一步包含形成一蝕刻模板，以蝕刻模板線之間的經曝露區域中之上部線堆疊。在圖6B之實施例中，藉由首先蝕刻犧牲材料20b、上部電極材料及上部硫屬化物材料以自頂部蝕刻上部材料堆疊，以形成在y方向上延伸之包含下部線堆疊上之上部硫屬化物線38、上部硫屬化物線38上之上部電極線40以及上部電極線40上之犧牲線20b之一上部線堆疊。另外，減性地蝕刻可繼續移除中間電極線之部分以形成在x方向及y方向兩者上經電隔離之中間電極36b。
參考圖6C之陣列結構90c，在蝕刻上部線堆疊以形成陣列結構90b之後，以與如上文結合圖4C闡述之方式類似之一方式，填充毗鄰上部線堆疊之間的空間並進行化學機械拋光以移除過量隔離介電質，從而留下犧牲線20c之經曝露交替線及包括隔離介電區域48之空間。所得之犧牲線20c安置於上部電極線38上並在y方向上延伸。
參考圖6D及圖6E之陣列結構90d及90e，製作記憶體陣列之方法另外包括以類似於圖4D及圖4E之一方式，藉由用一上部導電材料置換犧牲線20c之犧牲材料(圖6C)以形成在y方向上延伸之一上部導電線20e來形成在y方向上延伸之一上部導電線。參考圖6D，形成上部導電線20e包含執行一自對準選擇性蝕刻以自犧牲線20b移除犧牲材料，從而形成在y方向上延伸之間隙20d。參考圖6E，用上部導電材料填充藉由選擇性地移除犧牲線20c形成之間隙20d。在用上部導電材料填充間隙20d之後，經由一CMP程序平坦化陣列結構90e之表面以移除過量上部導電材料，從而留下上部導電線20e之經曝露交替線及包括隔離介電區域48之空間。所得之上部導電線20e安置於上部電極線40上，上部電極線40又安置於上部硫屬化物線38。
圖7A至圖7E展示圖解說明根據另一實施例之製作一記憶體陣列之一方法之三維繪示。該方法包含減性地圖案化在x方向上延伸之一下部線堆疊。減性地圖案化下部線堆疊包括提供包含一下部導電材料及下部導電材料上方之一犧牲材料之一下部堆疊，以及蝕刻該下部堆疊以形成包括在一下部導電線22上方之一犧牲線34a之下部線堆疊。該方法進一步包含藉由用一下部硫屬化物材料置換犧牲線之犧牲材料而形成在x方向上延伸之一下部硫屬化物線。該方法另外包含減性地圖案化在不同於x方向之一y方向上延伸之一上部線堆疊。減性地圖案化上部線堆疊包括提供在下部線堆疊上方包含一上部導電材料之一上部堆疊，以及蝕刻該上部堆疊以形成包括一上部導電線20e之上部線 堆疊。
參考圖7A至圖7D，類似於圖3A至圖3D，減性地圖案化下部線堆疊包括：提供包含一下部導電材料及下部導電材料上方之一第一犧牲材料之一下部堆疊，蝕刻該下部堆疊以形成包括在一下部導電線22(圖7B之22b及圖7C之22c)上方之一第一犧牲線34a之下部線堆疊，以及藉由用一上部硫屬化物材料34c置換第一犧牲線22之第一犧牲材料而形成在該第一方向上延伸之一上部硫屬化物線(圖7C)。除以下方式之外，用以得到圖7D之陣列結構100d之程序類似於用以得到圖3D之陣列結構60d之程序。參考圖7A，提供下部堆疊包含提供基板上方之一下部導電材料、下部導電材料上方之一下部電極材料，以及下部電極材料上方之一犧牲材料。另外，在圖7A中，蝕刻下部堆疊包含自頂部以犧牲材料34a、下部電極材料32(圖7B之32b及圖7C之32c)及下部導電線材料22之次序進行減性地蝕刻。選擇性地蝕刻下部材料堆疊以形成在x方向上延伸之下部線堆疊，且該下部線堆疊包括下部導電線22、下部導電線22上之下部電極線32，以及下部電極線32上之犧牲線34a。一旦形成列線堆疊，便用一適合隔離介電質填充毗鄰列線堆疊之間的空間並進行化學機械拋光以形成隔離介電區域44，如在圖3A中所闡述。參考圖7B之陣列結構100b，以與結合圖3B闡述之方式實質上類似之一方式移除犧牲線34a以形成間隙34b。參考圖7C，類似於圖3C，在形成間隙34b之後，用一硫屬化物材料填充間隙34b。然而，不同於圖3C，用一下部硫屬化物材料填充間隙。如結合圖1A至圖1C所論述，是一上部硫屬化物材料還是一下部硫屬化物材料充當一儲存節點或一選擇器節點以及儲存節點及/或選擇器節點是否在x方向及y方向兩者上受限制取決於技術之特定實施。後續地平坦化該陣列結構以形成包括安置於下部電極線32上並在x方向上延伸之下部硫屬化物線34c(與圖3C中之上部硫屬化物線38c相反)之所得之陣列結構 100c。下部硫屬化物線34c在y方向上受毗鄰隔離介電區域44c(圖7B之44b)電限制。
在圖7D之陣列結構100d中，類似於圖3D，減性地圖案化下部線堆疊另外包含藉由用一中間電極材料置換下部硫屬化物線34c之下部硫屬化物材料之至少一部分形成在x方向上延伸之一中間電極線36d(與圖3D中之頂部電極線40d相反)。類同於圖3D，所得之中間電極線36d安置於下部硫屬化物線34d上。
參考圖7E之陣列結構100e，製作記憶體陣列之方法進一步包含減性地圖案化在y方向上延伸之一上部線堆疊。減性地圖案化上部線堆疊包含：提供包含下部線堆疊上之一上部硫屬化物材料、提供上部硫屬化物材料上之一上部電極材料以及提供上部電極材料上之一上部導電材料之一上部堆疊。減性地圖案化上部線堆疊另外包含蝕刻該上部堆疊以形成在y方向上延伸之包含下部線堆疊上之一上部硫屬化物線38e、上部硫屬化物線38e上之一上部電極線40e以及上部電極線40e上之一上部導電線20e之一上部線堆疊。另外，當形成如在圖7D中圖解說明之中間電極線36e時，減性地圖案化上部線堆疊另外包含蝕刻中間電極線36e以形成一在兩個維度上受限之第三電極40e。將上部硫屬化物材料圖案化成一硫屬化物線38e。
圖8A至圖8E展示圖解說明根據某些其他實施例之製作一記憶體陣列之一方法之三維繪示。該方法包含減性地圖案化在x方向上延伸之一下部線堆疊。減性地圖案化下部線堆疊包括提供包含一下部導電材料及下部導電材料上方之一第一犧性材料之一下部堆疊，以及蝕刻該下部堆疊以形成包括在一下部導電線22上方之一第一犧牲線(未展示)之下部線堆疊。該方法另外包含藉由選擇性地移除第一犧性線之第一犧牲材料並用一下部硫屬化物材料進行置換來形成在該第一方向上延伸之一下部硫屬化物線34。該方法另外包含減性地圖案化在不同 於x方向之y方向上延伸之一上部線堆疊，其包括提供包含一上部硫屬化物材料上方之一第二犧牲材料之一上部堆疊，以及蝕刻該上部堆疊以形成包括在一上部硫屬化物線38上方之一第二犧牲線20b之上部線堆疊。該方法進一步包含藉由用一上部導電材料置換第二犧牲線20b之第二犧牲材料而形成在y方向上延伸之一上部導電線20e。
參考圖8A，得到陣列結構110a涉及之程序步驟實質上類似於結合得到圖7D之陣列結構100d所闡述之方法。類似於圖7D，所得之陣列結構110a包括安置於藉由選擇性地移除並置換犧牲線形成之下部硫屬化物線34上之中間電極線36a。
另外，在得出圖8B至圖8E之陣列結構110b至110e時所涉及之程序步驟類似並相應於在得出圖6B至圖6E之陣列結構90b至90e時所涉及之程序步驟。類似於圖6E之陣列結構90e，圖8E中之所得之陣列結構110e包括安置於上部硫屬化物元件38(類似於圖6C之38c)或上部電極40(類似於圖6C之40c)上並在y方向上延伸之上部導電線20e。
在某些實施例中，一種形成一記憶體單元之方法包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一犧牲線；以及藉由選擇性地移除該犧牲線之犧牲材料並用一硫屬化物材料置換該經移除犧牲材料而形成在該第一方向上延伸之一硫屬化物線。在某些其他實施例中，提供該下部線堆疊之該方法包括減性地圖案化該下部線堆疊，減性地圖案化該下部線堆疊包括：提供包含一下部導電材料及該下部導電材料上方之該犧牲材料之一下部堆疊；以及蝕刻該下部犧牲材料及該下部導電材料以形成該下部線堆疊。在某些其他實施例中，該方法進一步包括：減性地圖案化在該下部線堆疊上方並在與該第一方向交叉之一第二方向上延伸之一上部線堆疊，其中減性地圖案化該上部線堆疊包括：提供包括在該下部線堆疊上方之一上部導電材料之一上部堆疊；以及蝕刻該上部導電材料以 形成包括一上部導電線之該上部線堆疊。在某些其他實施例中，減性地圖案化該上部線堆疊進一步包括蝕刻該硫屬化物線以形成在第一方向及第二方向兩者上經電隔離之一硫屬化物元件。在某些其他實施例中，減性地圖案化該下部線堆疊進一步包含在該下部導電材料與該犧牲材料之間提供並蝕刻一下部硫屬化物材料，以在該下部導電線上方形成一下部硫屬化物線。在某些其他實施例中，減性地圖案化該下部線堆疊進一步包含在該下部導電材料與該下部硫屬化物材料之間提供並蝕刻一下部電極材料，以在該下部導電線上形成一下部電極線。
在其他實施例中，一種形成一記憶體單元之方法包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一犧牲線；以及藉由選擇性地移除該犧牲線之犧牲材料並用一硫屬化物材料置換該經移除犧牲材料而形成在該第一方向上延伸之一硫屬化物線。在某些其他實施例中，提供該下部線堆疊之該方法包括減性地圖案化該下部線堆疊，減性地圖案化該下部線堆疊包括：提供包含一下部導電材料及該下部導電材料上方之該犧牲材料之一下部堆疊；以及蝕刻該下部犧牲材料及該下部導電材料以形成該下部線堆疊。在某些其他實施例中，減性地圖案化該上部線堆疊進一步包括在該上部導電線與該硫屬化物線之間提供並蝕刻一上部硫屬化物材料，以形成在第二方向上延伸之一上部硫屬化物線。在某些其他實施例中，減性地圖案化該下部線堆疊包括在該下部導電材料與該犧牲材料之間提供並蝕刻一下部電極層，以在該下部導電線上形成一下部電極線。在某些其他實施例中，形成該硫屬化物線進一步包含：選擇性地移除該硫屬化物材料之一部分以在用一介電質填充之兩個空間之間形成一第二間隙，用一中間電極材料填充該第二間隙，以及進行平坦化以形成包括交替之中間電極線與硫屬化物線之一表面。在某些其他實施例中，減性地圖案化該上部線堆疊進一步包括蝕刻該中間電極線以 形成在第一方向及第二方向兩者上經電隔離之一中間電極。
在又一些實施例中，一種形成一記憶體單元之方法包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一硫屬化物線；提供在該下部線堆疊上方並在與該第一方向交叉之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括在該下部線堆疊上方之一犧牲線；以及藉由選擇性地移除該犧牲線之犧牲材料並用一上部導電材料置換該經移除犧牲材料而形成在該第二方向上延伸之一上部導電線。在某些其他實施例中，提供該下部線堆疊包括減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一下部導電材料及該下部導電材料上方之一硫屬化物材料之一下部堆疊；以及蝕刻該下部導電材料及該硫屬化物材料以形成該下部線堆疊。在某些其他實施例中，提供該上部線堆疊包括減性地圖案化該上部線堆疊，減性地圖案化包括：提供在該硫屬化物線上方包含該犧牲材料之一上部堆疊；以及蝕刻該上部堆疊以形成該上部線堆疊。在某些其他實施例中，減性地圖案化該下部線堆疊進一步包含：在該硫屬化物材料上方提供並蝕刻一上部硫屬化物材料；以及進行蝕刻以形成在該硫屬化物線上方並在該第一方向上延伸之一上部硫屬化物線。在某些其他實施例中，減性地圖案化該上部線堆疊進一步包含蝕刻該上部硫屬化物線以形成在第一方向及第二方向兩者上經電隔離之一上部硫屬化物元件。在某些其他實施例中，減性地圖案化該下部線堆疊進一步包含提供並蝕刻插置於該硫屬化物材料與該上部硫屬化物材料之間的一中間電極材料，以形成在該硫屬化物線上並在該第一方向上延伸之一中間電極線。在某些其他實施例中，減性地圖案化該上部線進一步包含在一上部硫屬化物材料上方提供該犧牲材料並蝕刻該犧牲材料，以形成包括在一第二硫屬化物線上方之一犧牲線之該上部線堆疊。
在又一些實施例中，一種形成一記憶體單元之方法包括：提供 在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一第一犧牲線；藉由選擇性地移除該第一犧牲線之第一犧牲材料並用一硫屬化物材料置換該經移除第一犧牲材料而形成在該第一方向上延伸之一硫屬化物線；提供在不同於該第一方向之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括一第二犧牲線；以及藉由選擇性地移除該第二犧牲線之第二犧牲材料並用一上部導電材料置換該經移除第二犧牲材料而形成在該第二方向上延伸之一上部導電線。在某些其他實施例中，提供該下部線堆疊包括減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一下部導電材料及該下部導電材料上方之該第一犧牲材料之一下部堆疊；以及蝕刻該下部導電材料及該第一犧牲材料以形成該下部線堆疊。在某些其他實施例中，提供該上部線堆疊包括減性地圖案化該上部線堆疊，減性地圖案化包括：提供在該硫屬化物線上方包含該第二犧牲材料之一上部堆疊；以及蝕刻該第二犧牲材料以形成該上部線堆疊。
在又一些實施例中，一種形成一交叉點記憶體單元之方法包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一第一導電線上方之一第一犧牲線；藉由選擇性地移除該第一犧牲線之第一犧牲材料並用一下部硫屬化物材料置換該經移除第一犧牲材料而形成在該第一方向上延伸之一下部硫屬化物線；提供在不同於該第一方向之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括在一上部硫屬化物線上方之一第二犧牲線；以及藉由選擇性地移除該第二犧牲線之第二犧牲材料並用一上部導電材料置換該經移除第二犧牲材料而形成在該第二方向上延伸之一上部導電線。在某些其他實施例中，提供該下部線堆疊包括減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一第一導電材料及該下部導電材料上方之一第一犧牲材料之一下部堆疊；以及蝕刻該第一導電材料及該第一犧牲材料以 形成該下部線堆疊。在某些其他實施例中，提供該上部線堆疊包括減性地圖案化該上部線堆疊，減性地圖案化包括：提供在一上部硫屬化物材料上方包含一第二犧牲材料之一上部堆疊；以及蝕刻該第二犧牲材料以形成該上部線堆疊。在某些其他實施例中，形成該下部硫屬化物線進一步包含：選擇性地移除該下部硫屬化物材料之一部分以在毗鄰於該第一犧牲線之用一介電質填充之兩個空間之間形成一間隙，用一中間電極材料填充該間隙，以及進行平坦化以形成包括交替之中間電極線與硫屬化物線之一表面。在某些其他實施例中，減性地圖案化該上部線堆疊進一步包括蝕刻該中間電極線以形成在第一方向及第二方向兩者上經電隔離之一中間電極。
儘管已根據某些實施例闡述了本發明，但對熟習此項技術者顯而易見之其他實施例(包含不提供本文中所闡述之所有特徵及優點之實施例)亦在本發明之範疇內。此外，本文中所述之各項實施例可經組合以提供其他實施例。另外，一項實施例之上下文中展示之某些特徵可亦可併入至其他實施例中。因此，僅參考所附申請專利範圍來界定本發明之範疇。
20e‧‧‧上部導電線
22‧‧‧下部導電線
32‧‧‧下部電極線
34‧‧‧下部硫屬化物線
36e‧‧‧中間電極線
38e‧‧‧硫屬化物線
40e‧‧‧上部硫屬化物元件/第三電極/上部電極線
44e‧‧‧隔離介電區域
60e‧‧‧陣列結構
x‧‧‧x方向
y‧‧‧y方向

Claims (25)

  1. 一種形成一記憶體單元之方法，其包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一犧牲線；及藉由選擇性地移除該犧牲線之犧牲材料並用一硫屬化物材料置換該經移除犧牲材料而形成在該第一方向上延伸之一硫屬化物線。
  2. 如請求項1之方法，其中提供該下部線堆疊包括：減性地圖案化該下部線堆疊，減性地圖案化該下部線堆疊包括：提供包含一下部導電材料及該下部導電材料上方之該犧牲材料之一下部堆疊；及蝕刻該下部犧牲材料及該下部導電材料以形成該下部線堆疊。
  3. 如請求項2之方法，其進一步包括：減性地圖案化在該下部線堆疊上方並在與該第一方向交叉之一第二方向上延伸之一上部線堆疊，減性地圖案化該上部線堆疊包括：提供包括在該下部線堆疊上方之一上部導電材料之一上部堆疊；及蝕刻該上部導電材料以形成包括一上部導電線之該上部線堆疊。
  4. 如請求項3之方法，其中減性地圖案化該上部線堆疊進一步包括：蝕刻該硫屬化物線以形成在第一方向及第二方向兩者上經電隔離之一硫屬化物元件。
  5. 如請求項4之方法，其中減性地圖案化該下部線堆疊進一步包 含：在該下部導電材料與該犧牲材料之間提供並蝕刻一下部硫屬化物材料，以在該下部導電線上方形成一下部硫屬化物線。
  6. 如請求項5之方法，其中減性地圖案化該下部線堆疊進一步包含：在該下部導電材料與該下部硫屬化物材料之間提供並蝕刻一下部電極材料，以在該下部導電線上形成一下部電極線。
  7. 如請求項3之方法，其中減性地圖案化該上部線堆疊進一步包括：在該上部導電線與該硫屬化物線之間提供並蝕刻一上部硫屬化物材料，以形成在該第二方向上延伸之一上部硫屬化物線。
  8. 如請求項7之方法，其中減性地圖案化該下部線堆疊包括：在該下部導電材料與該犧牲材料之間提供並蝕刻一下部電極層，以在該下部導電線上形成一下部電極線。
  9. 如請求項8之方法，其中形成該硫屬化物線進一步包含：選擇性地移除該硫屬化物材料之一部分以在用一介電質填充之兩個空間之間形成一間隙，用一中間電極材料填充該間隙，以及進行平坦化以形成包括交替之中間電極線與硫屬化物線之一表面。
  10. 如請求項9之方法，其中減性地圖案化該上部線堆疊進一步包括：蝕刻該中間電極線以形成在第一方向及第二方向兩者上經電隔離之一中間電極。
  11. 一種形成一記憶體單元之方法，其包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一硫屬化物線；提供在該下部線堆疊上方並在與該第一方向交叉之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括在該下部線堆疊上方之一犧牲線；及藉由選擇性地移除該犧牲線之犧牲材料並用一上部導電材料 置換該經移除犧牲材料而形成在該第二方向上延伸之一上部導電線。
  12. 如請求項11之方法，其中提供該下部線堆疊包括：減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一下部導電材料及該下部導電材料上方之一硫屬化物材料之一下部堆疊；及蝕刻該下部導電材料及該硫屬化物材料以形成該下部線堆疊。
  13. 如請求項12之方法，其中提供該上部線堆疊包括：減性地圖案化該上部線堆疊，減性地圖案化包括：提供包含在該硫屬化物線上方之該犧牲材料之一上部堆疊；及蝕刻該上部堆疊以形成該上部線堆疊。
  14. 如請求項11之方法，其中減性地圖案化該下部線堆疊進一步包含：在該硫屬化物材料上方提供並蝕刻一上部硫屬化物材料；及進行蝕刻以形成在該硫屬化物線上方並在該第一方向上延伸之一上部硫屬化物線。
  15. 如請求項14之方法，其中減性地圖案化該上部線堆疊進一步包含：蝕刻該上部硫屬化物線以形成在第一方向及第二方向兩者上經電隔離之一上部硫屬化物元件。
  16. 如請求項15之方法，其中減性地圖案化該下部線堆疊進一步包含：提供並蝕刻插置於該硫屬化物材料與該上部硫屬化物材料之間的一中間電極材料，以形成在該硫屬化物線上並在該第一方向上延伸之一中間電極線。
  17. 如請求項13之方法，其中減性地圖案化該上部線進一步包含：在一上部硫屬化物材料上方提供該犧牲材料並蝕刻該犧牲材 料，以形成包括在一第二硫屬化物線上方之一犧牲線之該上部線堆疊。
  18. 一種形成一記憶體單元之方法，其包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包括在一下部導電線上方之一第一犧牲線；藉由選擇性地移除該第一犧牲線之第一犧牲材料並用一硫屬化物材料置換該經移除第一犧牲材料而形成在該第一方向上延伸之一硫屬化物線；提供在不同於該第一方向之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括一第二犧牲線；及藉由選擇性地移除該第二犧牲線之第二犧牲材料並用一上部導電材料置換該經移除第二犧牲材料而形成在該第二方向上延伸之一上部導電線。
  19. 如請求項18之方法，其中提供該下部線堆疊包括：減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一下部導電材料及該下部導電材料上方之該第一犧牲材料之一下部堆疊；及蝕刻該下部導電材料及該第一犧牲材料以形成該下部線堆疊。
  20. 如請求項18之方法，其中提供該上部線堆疊包括：減性地圖案化該上部線堆疊，減性地圖案化包括：提供包含在該硫屬化物線上方之該第二犧牲材料之一上部堆疊；及蝕刻該第二犧牲材料以形成該上部線堆疊。
  21. 一種形成一交叉點記憶體單元之方法，其包括：提供在一第一方向上延伸之一下部線堆疊，該下部線堆疊包 括在一第一導電線上方之一第一犧牲線；藉由選擇性地移除該第一犧牲線之第一犧牲材料並用一下部硫屬化物材料置換該經移除第一犧牲材料而形成在該第一方向上延伸之一下部硫屬化物線；提供在不同於該第一方向之一第二方向上延伸之一上部線堆疊，該上部線堆疊包括在一上部硫屬化物線上方之一第二犧牲線；及藉由選擇性地移除該第二犧牲線之第二犧牲材料並用一上部導電材料置換該經移除第二犧牲材料而形成在該第二方向上延伸之一上部導電線。
  22. 如請求項21之方法，其中提供該下部線堆疊包括：減性地圖案化該下部線堆疊，減性地圖案化包括：提供包含一第一導電材料及該下部導電材料上方之一第一犧牲材料之一下部堆疊；及蝕刻該第一導電材料及該第一犧牲材料以形成該下部線堆疊。
  23. 如請求項21之方法，其中提供該上部線堆疊包括：減性地圖案化該上部線堆疊，減性地圖案化包括：提供包含在一上部硫屬化物材料上方之一第二犧牲材料之一上部堆疊；及蝕刻該第二犧牲材料以形成該上部線堆疊。
  24. 如請求項21之方法，其中形成該下部硫屬化物線進一步包含：選擇性地移除該下部硫屬化物材料之一部分以在毗鄰於該第一犧牲線之用一介電質填充之兩個空間之間形成一間隙，用一中間電極材料填充該間隙，以及進行平坦化以形成包括交替之中間電極線與硫屬化物線之一表面。
  25. 如請求項23之方法，其中減性地圖案化該上部線堆疊進一步包括：蝕刻該中間電極線以形成在第一方向及第二方向兩者上經電隔離之一中間電極。
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