TW201603184A

TW201603184A - 介質孔結構及其形成方法

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Publication number: TW201603184A
Application number: TW103124140A
Authority: TW
Inventors: 李昆儒; 黃柏誠; 劉志建; 李昱廷; 林仁傑; 龔昌鴻; 林文欽; 林志勳; 洪國欽
Original assignee: 聯華電子股份有限公司
Priority date: 2014-07-14
Filing date: 2014-07-14
Publication date: 2016-01-16
Also published as: US20160013100A1

Abstract

本發明是關於一種介質孔結構，以及形成該介質孔結構之方法。在本發明的形成方法中，首先於一介電層(dielectric layer)內形成一介質孔。接著，在該介質孔內形成一U型晶種層。之後，在該介質孔內選擇性形成一導電材料，以在該介質孔內形成一導電塊層。藉由本發明可達到有效移除懸突，同時保護介質孔內的U型晶種層之目的。

Description

介質孔結構及其形成方法

本發明係有關於一種介質孔結構及其形成方法，特別是關於一種具有U型多層結構的介質孔結構及其形成方法。

隨著半導體製程的線寬不斷地縮小，半導體元件的尺寸已朝微型化發展，然而，當半導體製程之線寬微小化至一定程度後，其整合製程亦浮現更多挑戰與瓶頸，例如是配線結構的製程改良。

為了使微型化的半導體元件滿足高度集成及高速運作的效果，習用技術利用微型化的佈線通孔與層間介電層形成多層互聯的配線結構。一般而言，配線結構的製程首先是在一介電層中形成一通孔，再依序填入膜層等。然而，當半導體製程的線寬縮小至28奈米(nm)後，現行的沉積技術已無法提供良好的階梯覆蓋率(step coverage)，而會出現懸突(overhang)等瑕疵。嚴重時，該懸突本身可能會發生相互密合或是導致後續填入的膜層發生密合的問題，以致其他膜層無法再填入而造成孔洞，進一步會影響半導體元件整體的電性表現。

習用技術雖可選擇操作一平坦化製程，例如是化學機械平坦化製程，除去發生懸突的部分，但前述操作卻會使佈線通孔的高度大幅減少，仍會影響半導體元件整體的電性表現。

由此可知，依據目前製程技術尚無法順利解決配線結構製程時所產生的突懸或孔洞等問題。

本發明之一目的在於提供一種解決上述懸突問題的方法，以形成具有較佳電性效果的元件。

本發明之一目的在於提供一種改良的介質孔結構，其具有較佳的電性效果。

為達上述目的，本發明之一實施提供一種形成介質孔結構之方法。首先，於一介電層內形成一介質孔。接著，在該介質孔內形成一U型晶種層。之後，在該介質孔內選擇性形成一導電材料，以在該介質孔內形成一導電塊層。

為達上述目的，本發明之另一實施提供一種介質孔結構包含至少一導電插塞，係位在一介電層。該導電插塞包含一導電塊層以及一U型多層結構。其中，該U型多層結構是環繞該導電塊層，其中該U型多層結構包含一晶種層以及一阻障層，該阻障層位在該介電層與該晶種層之間。

本發明形成介質孔結構之方法，主要是利用形成於介質孔開口處的懸突，作為蝕刻遮罩，藉此達到移除懸突同時保護下方晶種層之目的。因此，藉由本發明之方法可獲得具有U型多層結構的介質孔結構，該U型多層結構包含U型晶種層以及U型阻障層。

100‧‧‧基底

110‧‧‧導電區

120‧‧‧淺溝渠隔離

130‧‧‧鰭狀物

300‧‧‧介電層

310‧‧‧頂表面

312‧‧‧介質孔

314‧‧‧阻障材料層

314a‧‧‧懸突

316‧‧‧晶種材料層

316a‧‧‧懸突

324‧‧‧U型阻障層

326‧‧‧U型晶種層

324a‧‧‧頂面

326a‧‧‧頂面

328‧‧‧導電塊層

330‧‧‧導電插塞

500‧‧‧金氧半導體電晶體

502‧‧‧閘極介電層

504‧‧‧閘極

506‧‧‧帽蓋層

508‧‧‧襯墊層

510‧‧‧側壁子

512‧‧‧源極/汲極區

514‧‧‧接觸洞蝕刻停止層

516‧‧‧第一內層介電層

518‧‧‧第二內層介電層

520‧‧‧溝渠

524‧‧‧阻障材料層

526‧‧‧晶種材料層

526a‧‧‧懸突

530‧‧‧導電插塞

532‧‧‧導電塊層

534‧‧‧晶種層

534a‧‧‧斜面

536‧‧‧阻障層

536‧‧‧斜面

w1、w2‧‧‧寬度

d‧‧‧孔徑

θ‧‧‧角度

第1圖至第5圖繪示本發明第一實施例中介質孔結構之形成方法的步驟示意圖。

第6圖至第7圖繪示本發明第二實施例中介質孔結構之形成方法的步驟示意圖。

第8圖至第10圖繪示本發明較佳實施例中介質孔結構之形成方法的步驟示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特詳細說明本發明的構成內容及所欲達成之功效，俾使該領域之一般技藝人士得以具以實施。如下所述之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性及邏輯性的改變。

請參照第1圖至第4圖所示，所繪示者為本發明第一實施例中介質孔結構的形成方法。如第1圖所示，首先提供一介電層(dielectric layer)300，並從介電層300的一頂表面310形成至少一介質孔(via)312，形成介質孔312的方式例如是乾蝕刻，但並不以此為限。在其他實施例中，形成介質孔的方法以及實施方式可視產品做不同調整。其中，介電層300較佳是形成在一基底100之上，使基底100的一導電區110可自介電層300的介質孔310中暴露出，具體來說，介質孔312會至少暴露出導電區110的一部分，但本發明並不以此為限。此外，基底100可以是具有半導體材料的基底，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator，SOI) 基底等，也可以包含具有非半導體材質之基底，例如是玻璃基底(glass substrate)，或基底100也可以是一層或多層的介電層。於一實施例中，導電區可以是由各種導電率高於基底的材料形成，例如當介電層為形成在一半導體基底上的介電層時，導電區可以是各種摻雜區(doping region)或一閘極等，而當介電層形成在另一介電層上時，導電區可以是金屬內連線系統(metal interconnection system)之一部分，例如是插塞(via plug)或是金屬導線(metal line)。

如第2圖所示，在介電層300的頂表面310以及介質孔 312的表面上依序共形地形成一阻障材料層(barrier material layer)314以及一晶種材料層(seed material layer)316，其中，阻障材料層314與晶種材料層316是全面性地覆蓋介電層300的頂表面310以及介質孔312的側壁和底面，但不會填滿介質孔312。形成阻障材料層314以及晶種材料層316的方法例如是化學氣相沈積(chemical vapor deposition，CVD)或是物理氣相沈積(physical vapor deposition，PVD)，但不以此為限。值得注意的是，由於現有半導體元件之微小化，在介質孔尺寸(aspectratio)變小的情況下，阻障材料層及/或晶種材料層容易在靠近介質孔312的開口處形成一懸突314a、316a，如第2圖所示。在一實施例中，形成懸突的寬度，會隨著膜層的沉積的數量、沉積膜層的溫度與流場而不同，在本發明中，懸突的寬度係定義為介質孔開口到懸突外側之間的距離。

舉例來說，本實施例的懸突314a、316a是當阻障材料層 314以及晶種材料層316在溫度為295℃至305℃、電源強度為20瓦至200瓦(W)的條件下沉積時所分別形成。其中，阻障材料層314在靠近介質孔312開口處可形成懸突314a，具有一寬度w1，晶種材料層316則在靠近介質孔312開口處可形成懸突316a，懸突316a會受到懸突314a影響而具有一較大的寬度w2，其大體上為介質孔312孔徑d的三分之一，或大於三分之一，但不以此為限。在一實施例中，阻障材料層例如是鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或其組合；晶種材料層例如是鎢(W)晶種層、銅(Cu)晶種層，但不以此為限。

接著，如第3圖及第4圖所示，進行一移除製程，移除位在介電層300頂表面310的阻障材料層314、晶種材料層316以及懸突316a。該移除製程可選擇利用適當的蝕刻氣體，例如是三氟化氮(NF₃)，並以乾蝕刻(dry etching)的方式進行。在本實施例中，較佳是利用非正交電漿(non-orthogonal plasma)進行蝕刻，並且使該非正交電漿與介電層300的頂表面310之間形成10度至45度夾角θ，藉此，使懸突316a作為一蝕刻遮罩，保護位在介質孔312內的晶種材料層316，避免懸突316a下方的晶種材料層316被蝕刻。同時，該非正交電漿可以完全地移除懸突316a，以及位在介電層300頂表面310的阻障材料層314及晶種材料層316，進而在介質孔312內形成截面呈U型的U型晶種層326與U型阻障層324，如第4圖所示。其中，U型晶種層326及U型阻障層324的頂面324a、326a並非與介電層300的頂表面310齊平，其一端與頂表面310齊高，但另一端是略低於介電層300的頂表面310，使U型晶種層326及U型阻障層324的頂面324a、326a成一斜面狀。在一實施例中，U型晶種層326及U型阻障層324的頂面324a、326a與介電層300的頂表面310之間具有一角度θ，係介於10至45度之間。

於前述實施例中，雖是以同時移除位在介電層300頂表面 310的阻障材料層314及晶種材料層316做為實施樣態說明，但本發明之操作方式並不以此為限。在另一實施例中，也可選擇分別移除位在介電層頂表面的阻障材料層與懸突，與位在介電層頂表面的晶種材料層與懸突。在另一實施例中，用以蝕刻阻障材料層的角度和用以蝕刻晶種材料層的角度可以相同也可以不同，使U型晶種層及U型阻障層的頂面與介電層頂面所夾的角度相同或不相同，但大體上兩個角度都會介於10至45度之間。

後續，如第5圖所示，在U型的晶種層326上選擇性地形成一導電材料，其材質和晶種材料層相同，例如是鎢、銅或鋁等，以在介質孔312內形成一導電塊層328。其中，導電塊層328、晶種層326與阻障層324共同形成一導電插塞(via plug)330係直接接觸基底100的導電區110，使彼此電性連接。

導電塊層328的形成方式例如是電鍍或非電鍍等方式，但並不以此為限。在其他實施例中也可視實際需求而做不同調整。於本發明的一較佳實施例中，導電塊層較佳不會高過介質孔的開口，亦略頂面低於介電層的頂表面，因此無需進行平坦化製程。在另一實施例中，視實際操作情況，也可選擇形成若高過介質孔的開口的導電塊層，此時，可進一步操作一平坦化製程，例如是化學機械研磨(chemical mechanical polishing/planarization，CMP)或蝕刻製程等，移除位在介質孔之外的導電塊層。

由上述的實施例可知，本發明介質孔結構的形成方法，主要是利用現行的沉積技術會出現懸突的瑕疵，並反向地將該懸突作為蝕刻遮罩，藉此達到移除懸突並同時保護介質孔內的晶種層之目的。然而，本領域通常知識者也應了解，本發明之方法並不限於前述的步驟，也可藉由其他方式達成。

下文將針對本發明介質孔結構的形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

請參照第6圖及第7圖所示，其繪示本發明第二實施例中介質孔結構之形成方法的步驟示意圖。需注意的是，本實施例的形成方法和前述實施例的差異處在於在形成如第2圖所示之結構後，係額外再進行一離子佈植製程，使位於介電層300頂表面310的阻障材料層314、晶種材料層316以及懸突314a、316a具有一特定摻質，例如是砷(As)、磷(P)、鍺(Ge)或銦(In)等，該特定摻質相對於未經摻雜的阻障材料層314及晶種材料層316具有高度蝕刻選擇比。在此情況下，位在介電層300頂表面310的阻障材料層314、晶種材料層316以及懸突314a、316a會形成具有高度蝕刻選擇比的一摻雜層320，如第7圖所示。其中，該離子佈植製程可選擇利用調整摻質的佈植角度θ，例如是使用直角、斜角等佈植方式，較佳是使用角度為10度至45度的斜角進行佈植，但本發明並不以此為限。可以理解的是，前述離子佈植亦不限於單次，而也可以包含多次製程。

後續，則可進行一蝕刻製程，移除摻雜層320，並在介質孔312內形成U型晶種層326與U型阻障層324，如前述實施例的第4圖所示。之後，則與前述實施例相同，在U型的晶種層326上選擇性地形成導電塊層328，如前述實施例的第5圖所示，故不再贅述。

由上述的實施例可知，本發明介質孔結構的形成方法，亦可以進一步利用離子佈植製程，提升懸突與介質孔內之晶種層之間的蝕刻選擇比，進而更有效地達到移除懸突並保護晶種層的目的。因此，本發明的形成方法可應用於半導體元件的製程，例如是形成連接金氧半導體電晶體的導電插塞。

以下將進一步說明本發明的形成方法應用於半導體元件製程的一較佳實施例。請參照第8圖至第10圖所示。首先，如第8圖所示，在一基底100提供一金氧半導體電晶體500，金氧半導體電晶體500可以是PMOS電晶體或者是NMOS電晶體，並且較佳是採用「後閘極(gate-last)製程」形成，但並不以此為限。基底100，例如是矽基底、磊晶矽、矽鍺半導體基底、碳化矽基底或矽覆絕緣基底等。此外，在一實施例中，還可選擇預先於基底100中形成複數個作為電性隔離之用的淺溝渠隔離(shallow trench isolation，STI)120。並且，在本實施例中，雖是以鰭狀電晶體(Fin-FET)為實施樣態說明，也就是說，本實施例之金氧半導體電晶體500的閘極結構是形成在鰭狀物130之上，如第8圖所示，但在其他實施例中，本發明的形成方法亦可應用於平面電晶體。

於一實施例中，金氧半導體電晶體500包含一閘極介電層502、一閘極504、一帽蓋層506、一襯墊層508、一側壁子510以及一源極/汲極區512。閘極介電層502可包含二氧化矽(SiO₂)或氮化矽(SiN)；閘極504可包含多晶矽(poly silicon)，其可以是不具有任何摻質(undoped)的多晶矽材料、具有摻質的多晶矽材料、或者非晶矽材料等，或是金屬；帽蓋層506包含二氧化矽、氮化矽、碳化矽(SiC)或氮氧化矽(SiON)；襯墊層508包含氧化矽。其中，側壁子510可為一單層或複合膜層之結構，例如其可包含高溫氧化矽層(high temperature oxide，HTO)、氮化矽、氧化矽、氮氧化矽或使用六氯二矽烷(hexachlorodisilane，Si₂Cl₆)形成的氮化矽(HCD-SiN)。

並且，金氧半導體電晶體500上依序形成有一接觸洞蝕刻停止層 (contact etch stop layer，CESL)514及一第一內層介電(inter-layer dielectric，ILD)層516及一第二內層介電層518，其中，第一內層介電層516及第二內層介電層518例如是氮化矽(SiN)、氧化矽(SiO₂)、碳化矽(SiC)、氮碳化矽(SiCN)或氮氧化矽(SiON)等，其材料可以相同也可以不同。如第8圖所示，於一實施例中，第一內層介電層516的頂面與閘極504的頂面切齊。此外，第一內層介電層516及第二內層介電層518中形成有至少一溝渠520，係對應金氧半導體電晶體500的閘極504或源極/汲極區512。在本實施例中，溝渠520貫穿第一內層介電層516及第二內層介電層518，使至少一部分的閘極504或源極/汲極區512可自溝渠520暴露出，但並不以此為限。

接著，如第9圖及第10圖所示，依序在第二內層介電層518上全面性地形成一阻障材料層524以及一晶種材料層526，使阻障材料層524以及一晶種材料層526覆蓋第二內層介電層518的表面以及溝渠520的側壁及底面。之後，則可選擇性地進行本發明第一實施例的移除製程，直接移除位在第二內層介電層518該表面的阻障材料層524、晶種材料層526以及懸突526a；或者，也可進行本發明第二實施例的離子佈植製程，先在第二內層介電層518該表面的阻障材料層524、晶種材料層526以及懸突526a植入特定摻質，提升前述元件的蝕刻選擇比，再進行蝕刻製程。

後續，則可進一步地於溝渠520中選擇性地形成導電材料，形成如第10圖所示的介質孔結構。具體來說，該介質孔結構包含一導電插塞530，其係位在第二內層介電層518中，並且直接接觸閘極504或源極/汲極區512。導電插塞530包含一導電塊層532，以及一晶種層534及一阻障層536，係環繞導電塊層532。其中，阻障層536是位在第二內層介電層518與晶種層534之間。值得注意的是，晶種層534及阻障層536是呈U型結構，並且，晶種層534及阻障層536的頂面並非與第二內層介電層518的該表面齊平，而是略低於第二內層介電層518的該表面。此外，晶種層534及阻障層536的該頂面係呈斜面狀534a、536a，並與第二內層介電層518的該表面之間具有一角度，係介於10至45度之間。

由此可知，本發明介質孔結構的形成方法，係反向地利用現行的沉積技術會出現懸突作為蝕刻遮罩，達到移除懸突並同時保護介質孔內的晶種層之目的。藉由本發明之形成方法，可獲得具有U型的晶種層以及U型的阻障層的介質孔結構，其可達到較佳的電性效果。應當注意的是，本發明的形成介質孔結構方法，可應用在各種製程，較佳例如是接觸插塞、或是金屬內連線系統等，但並不以此為限，而可以配合於各種尖端製程。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。