TW201601303A

TW201601303A - 陣列扇出通路電晶體結構

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Publication number: TW201601303A
Application number: TW103128384A
Authority: TW
Inventors: 林立穎; 葉騰豪; 胡志瑋; 陳介方
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-06-16
Filing date: 2014-08-19
Publication date: 2016-01-01
Also published as: US9330764B2; TWI538186B; CN105321542B; CN105321542A; US20150364196A1

Abstract

一種積體電路裝置，其包括基板上的記憶胞陣列。行/列線(例如局部字元線或局部位元線)配置在陣列中。行/列線包含通路電晶體，通路電晶體在第一圖案層內包括半導體層帶。半導體層帶包括半導體通道主體、接觸區域及延伸部。接觸區域位於半導體通道主體的一側，延伸部位於半導體通道主體的另一側，並延伸至陣列內的記憶胞。選擇線位於第二圖案化層，第二圖案化層橫跨半導體通道主體。通路電晶體結構可實施於陣列中用於行/列線的扇出結構。

Description

陣列扇出通路電晶體結構

【0001】

本發明關於積體電路記憶體裝置，以及用於此類裝置中的解碼器結構。

【0002】

在高密度記憶體裝置中，記憶胞(memory cell)的陣列通常被劃分成多個記憶胞區塊。每個記憶胞區塊可包括局部字元線，其需要相對應的局部字元線驅動器。在這樣的配置中，陣列內每一行區塊可以有一個全域字元線驅動器，其驅動全域字元線組。在此組全域字元線中的每一條字元線，根據所選擇的區塊被施加的操作設置，例如在高密度快閃裝置中進行讀取、編程和抹除。某些操作可能需要高電壓，而某些操作在一些類型的記憶體裝置中可能需要負電壓。因此，字元線驅動器需要能符合困難高電壓及負電壓的操作參數。

【0003】

這樣的高密度陣列包括大量的局部字元線驅動器，這些局部字元線驅動器佔用的使用面積，可能成為裝置的顯著開銷及成本。

【0004】

因此，需要提供一種技術，應用在具複雜規格的裝置上，可以減少局部字元線驅動器或其他相似結構的使用面積。

【0005】

本文描述一種積體電路裝置(例如包括記憶體)，其包括基板上的記憶胞陣列。行/列線(例如局部字元線或局部位元線)配置在陣列中。本文所述的行/列線可包含通路電晶體，通路電晶體在第一圖案層內包括半導體層帶，例如是陣列中用以在基板上形成行/列線的導體層。半導體層帶包括半導體通道主體、接觸區域及延伸部。接觸區域位於半導體通道主體的一側，延伸部位於半導體通道主體的另一側，並延伸至陣列內的記憶胞。選擇線位於第二圖案化層，第二圖案化層橫跨半導體通道主體。行/列線選擇信號產生器產生選擇信號，且連接於選擇線。行/列線電壓產生器產生行/列線電壓，其施加到通路電晶體結構的接觸區域。因此，此裝置包括通路電晶體結構，通路電晶體結構包括行/列線中的半導體通道主體，行/列線與基板隔離。通路電晶體結構可在陣列中用於行/列線的扇出結構中實現。

【0006】

在本技術的實施例中，行/列線包括陣列中一區塊的多個局部字元線之一。通路電晶體結構在區塊中用於多個局部字元線的扇出結構中實現，並作為局部字元線選擇電路或驅動器的一部分。

【0007】

本文描述一種記憶體裝置，其包括多個記憶胞區塊，其中區塊各包括局部字元線組。各組局部字元線內的局部字元線包括本文所述的通路電晶體結構，通路電晶體結構包括半導體通道主體、接觸區域及延伸部。接觸區域位於半導體通道主體的一側，延伸部位於半導體通道主體的另一側，延伸部耦接一對應區塊內的記憶胞。多個局部區塊選擇線耦接對應之區塊。局部區塊選擇線橫跨通路電晶體結構的半導體通道主體，通路電晶體結構位於給定局部字元線組內之一個以上的局部字元線。提供多個全域字元線。多個全域字元線其中之一連接通路電晶體的接觸區域，通路電晶體位於一個以上區塊中對應的局部字元線內。

【0008】

週邊電路描述為可提供操作裝置所需的選擇信號、行/列線電壓。

【0009】

本文所述結構的製造方法亦有進行說明。

【0010】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

【0089】

5‧‧‧積體電路
10‧‧‧記憶體陣列
11‧‧‧區塊解碼器
12‧‧‧全域字元線、區塊解碼線
13‧‧‧列解碼器
14‧‧‧全域位元線
15‧‧‧匯流排
16‧‧‧頁面緩衝器
17‧‧‧資料線路
19‧‧‧狀態機、控制邏輯電路
20‧‧‧區塊
24‧‧‧其他電路
102、103、104、105、112、113、114、115‧‧‧主動層帶
102B、103B、104B、105B、112A、113A、114A、115A‧‧‧接觸墊
109、119‧‧‧串選擇線閘極結構
125-1 – 125-N‧‧‧局部字元線
126、127‧‧‧接地選擇線
128‧‧‧源極線
130‧‧‧扇出結構
172、173、174、175‧‧‧層間連接器
201、202、203‧‧‧區塊
210-1、210-2、210-3‧‧‧X軸解碼器(X-DEC)電路
211-1、211-2、211-3‧‧‧位準移位器
212-1、212-2、212-3‧‧‧局部字元線扇出結構
213-1、213-2、213-3‧‧‧次陣列
214-1、214-2、214-3‧‧‧局部字元線組
220‧‧‧全域字元線解碼器
221‧‧‧全域字元線組
300‧‧‧p型基板
301‧‧‧深n型井
302‧‧‧內部p型井
310‧‧‧導體
315、316、326‧‧‧n型區域
320、322、328‧‧‧上伏導體
321、323、329‧‧‧層間接觸
330、331、335、337‧‧‧淺溝槽隔離結構
332、333、338‧‧‧p型拾取接觸
336‧‧‧n型拾取接觸
400-1、400-2‧‧‧局部字元線組
402-1、402-2、402-3、402-4、422-1、422-2、422-3、422-4‧‧‧局部字元線
403、423‧‧‧選擇線
404、424‧‧‧接觸區域
405‧‧‧區域
406、426‧‧‧層間連接器
408-1、408-2、408-3、408-4、411、430‧‧‧圖案化導體線
410、431‧‧‧層間接觸
480‧‧‧肘區域
481‧‧‧水平段
499‧‧‧區域
502-1、502-2、502-7、502-8‧‧‧局部字元線
503、523‧‧‧選擇線
504、524‧‧‧接觸區域
506、510、526‧‧‧層間連接器
508-1、508-8‧‧‧圖案化導體線
511‧‧‧上伏導體
580、581‧‧‧區域
600‧‧‧基板
601‧‧‧選擇線
602‧‧‧接觸區域
603‧‧‧源極/汲極區域
604‧‧‧水平段
606‧‧‧通道主體區
610‧‧‧全域字元
620‧‧‧絕緣層
621‧‧‧閘極介電層
700‧‧‧基板
701‧‧‧選擇閘極
702‧‧‧接觸區域
703‧‧‧源極/汲極區域
704‧‧‧水平段
720‧‧‧介電層
721‧‧‧閘極介電層
750n、757-1、757-2、757-3、757-4‧‧‧條紋
800‧‧‧基板
801‧‧‧絕緣層
802‧‧‧多晶矽層
803‧‧‧植入遮罩
810‧‧‧佈局圖案
820、821‧‧‧閘極
822、823、824‧‧‧垂直段、線段
825‧‧‧硬遮罩
831、832、833‧‧‧隔離結構
840、842、844‧‧‧位置
841‧‧‧主動區域
848‧‧‧蝕刻停止層
849‧‧‧間隔物
850‧‧‧植入物
851‧‧‧層間介電材料
855、870‧‧‧遮罩
860‧‧‧閘極介電層
862‧‧‧層
863‧‧‧矽化物層
865‧‧‧矽氮化物襯墊
866‧‧‧緩衝氧化層
871、872‧‧‧源極/汲極區域
875‧‧‧半導體通道主體
881、882‧‧‧矽化物層
890‧‧‧層間接觸
1000、1001‧‧‧區域
P1、P2‧‧‧間距
X-SEL、SEL‧‧‧選擇信號
LWL‧‧‧局部字元線
GWL‧‧‧全域字元線
ML1、ML2、ML3‧‧‧金屬層

【0011】

第1圖為一積體電路記憶體的簡化方塊圖，記憶體包括配置在扇出結構的局部字元線選擇電路。
第2圖繪示三維垂直閘極NAND快閃陣列結構的一區塊，本文所述之技術可應用於其中。
第3圖為一記憶胞的多個區塊的簡化方塊圖，區塊包含本文所述的局部字元線扇出結構與通路電晶體。
第4圖繪示先前技術中，用於高密度記憶體的局部字元線通路電晶體結構的佈局。
第5圖繪示先前技術中，用於局部字元線通路電晶體結構的三重井結構，局部字元線通路電晶體結構與第4圖的類似。
第6圖繪示用於高密度記憶體的兩組局部字元線的扇出結構，扇出結構包括本文所述的通路電晶體結構。
第7圖繪示另一種高密度記憶體內用於局部字元線的扇出結構，扇出結構包括本文所述的通路電晶體。
第8圖、第8A圖及第8B圖繪示在扇出結構內，作為局部字元線一部分的薄膜電晶體的佈局與剖面圖。
第9圖和第9A圖繪示在扇出結構內，作為局部字元線一部分的薄膜電晶體的佈局與剖面圖，薄膜電晶體在半導體通道主體內包括多個層帶。
第10圖至第25圖繪示製造過程的多個階段，此製程可用於包括帶有局部字元線的扇出結構與通路電晶體的記憶體的積體電路裝置。

【0012】

以下參照第1圖至第25圖說明本發明之實施例。

【0013】

第1圖是積體電路5的簡化方塊圖。積體電路5包括一記憶體陣列10。記憶體陣列10包括多個記憶胞區塊。每個區塊包括具有局部字元線的記憶胞次陣列(sub-array)。本例中，區塊包括或者耦接局部字元線選擇電晶體。局部字元線選擇電晶體包括薄膜電晶體。薄膜電晶體的通道為用以形成局部字元線的一部分材料層，且在本圖的例子中係配置在局部字元線扇出結構內。

【0014】

字元線和區塊解碼器11驅動全域字元線和區塊解碼線(統稱為12)，且字元線和區塊解碼器11被設置在記憶體陣列10內。全域字元線供給字元線電壓，使區塊中的局部字元線被區塊解碼線選擇。在本文所描述的實施例中，每個區塊包括電路，電路用以連接全域字元線到對應的局部字元線，使用設置在局部字元線的扇出結構內的通路電晶體。

【0015】

列解碼器13耦接至多個全域位元線14，全域位元線14在記憶體陣列10中沿著列設置，用以從記憶體陣列10中讀取及寫入資料。邏輯位址自匯流排15傳送至解碼器11、13。頁面緩衝器16包括一個或多個緩衝器以及相關電路。頁面緩衝器16在本例中經由資料線路17耦接列解碼器13。

【0016】

頁面緩衝器16可以耦接輸入/輸出電路與其它資料來源的內部或外部(統稱「其他電路24」)至積體電路5。積體電路5例如是通用處理器或特殊用途電路、或提供單晶片系統(system-on-a-chip)功能(由記憶體陣列10所支援)模組的組合。

【0017】

在第1圖的例子中，控制邏輯電路19控制供應電壓的產生或提供。電壓經由區塊20提供。供應電壓的應用包括圖取、抹除、驗證以及編程偏置電壓。偏置電壓包括位於全域字元線、位元線、區塊選擇線路以及其他在陣列中用以存取記憶胞儲存資料的偏置點上的電壓。

【0018】

第2圖繪示一種三維積體電路裝置的記憶胞區塊的透視圖。第2圖之裝置提供了一個區塊的例子，其包括陣列(例如第1圖的陣列10)中記憶胞的次陣列，且此區塊適合應用在如第1圖所示的產品。

【0019】

第2圖之裝置包括多個主動層帶堆疊，主動層帶作為反及閘(NAND)串中的通道線，主動層帶與絕緣層帶交錯。圖式中係去除絕緣材料以顯示額外結構。舉例來說，位於堆疊中主動層帶之間，以及位於主動層帶堆疊之間的絕緣材料皆被去除。此結構於本文中將作更詳細敘述，例如作為三維記憶體陣列的範例。三維記憶體可在半導體基板上製造，並可與基板上的週邊電路(未繪示)結合。週邊電路包括局部字元線扇出結構(以區塊130表示)、高電壓薄膜電晶體與通路電晶體。

【0020】

在第2圖所示的例子中，多層陣列形成在絕緣層上，多層陣列包括多個局部字元線125-1至125-N，多個局部字元線與多個堆疊共形。局部字元線朝扇出結構130延伸。來自全域字元線的字元線電壓供應至區塊內對應的局部字元線。

【0021】

多個堆疊包括位於複數平面的主動層帶112、113、114、115。位於相同平面的主動層帶藉由接觸墊(例如102B)電性耦接。

【0022】

接觸結構包括接觸墊112A、113A、114A、115A的堆疊，且接觸結構終止主動層帶，例如終止多個堆疊內的主動層帶112、113、114、115。如圖所示，接觸墊112A、113A、114A、115A電性連接於不同的位元線，用以連接解碼電路，以在陣列中選擇平面。此些接觸墊112A、113A、114A、115A可在多個堆疊被定義的同時被圖案化。

【0023】

接觸結構102B、103B、104B、105B終止主動層帶，例如終止多個堆疊內的主動層帶102、103、104、105。如圖所示，層間連接器172、173、175、175將接觸墊102B、103B、104B、105B與金屬層內不同的位元線電性連接，例如連接金屬層ML3，用以連接解碼電路，以在陣列中選擇平面。接觸墊102B、103B、104B、105B可在多個堆疊被定義的同時被圖案化。

【0024】

本例中，任何給定的主動層帶堆疊係耦接於接觸墊112A、113A、114A、115A之堆疊或接觸墊102B、103B、104B、105B之堆疊其中之一，並非耦接兩者。主動層帶112、113、114、115之堆疊係藉由接觸墊112A、113A、114A、115A之堆疊終止於一端，並通過串選擇線(sting select line, SSL)閘極結構119、接地選擇線126、局部字元線125-1至125-N、接地選擇線127以及藉由源極線128終止於另一端。主動層帶112、113、114、115之堆疊未抵達接觸墊102B、103B、104B、105B之堆疊。

【0025】

主動層帶102、103、104、105之堆疊係藉由接觸墊102B、103B、104B、105B之堆疊終止於一端，並通過串選擇線閘極結構109、接地選擇線127、局部字元線125-N至125-1、接地選擇線126以及藉由源極線終止於另一端(被圖式中其他部分遮蓋)。主動層帶102、103、104、105之堆疊未抵達接觸墊112A、113A、114A、115A之堆疊。

【0026】

記憶材料層設置於主動層帶112-115及102-105之表面與多個局部字元線125-1至125-N交叉處的介面區域(interface regions)。詳細的說，記憶材料層形成在多個堆疊內之主動層帶的側壁。接地選擇線126與127共形於多個堆疊，相似於局部字元線。

【0027】

各主動層帶之堆疊藉由接觸墊終止於一端，且藉由源極線終止於另一端。舉例來說，主動層帶112、113、114、115之堆疊的一端藉由接觸墊112A、113A、114A、115A終止，且另一端藉由源極線128終止。在圖式之近端，每隔一主動層帶之堆疊係藉由位元線結構102B、103B、104B、105B終止，且每隔一半導體結構藉由分離源極線終止。在圖式之遠端，每隔一主動層帶之堆疊係藉由接觸墊112A、113A、114A、115A終止，且每隔一主動層帶之堆疊藉由分離之源極線128終止。在圖式的遠端，每隔一主動層帶之堆疊係藉由接觸墊102B、103B、104B、105B終止，且每隔一主動層帶之堆疊藉由分離之源極線終止。

【0028】

位元線與串選擇線形成於金屬層ML1、ML2、ML3。位元線耦接於平面解碼器(未繪示)。串選擇線耦接於串選擇線解碼器(未繪示)。

【0029】

接地選擇線126、127可在定義局部字元線125-1至125-N之相同步驟中圖案化。一些實施例中，接地選擇線解碼器可包括嵌入在接地選擇線內的TFT通路電晶體。接地選擇裝置形成在多個堆疊之表面與接地選擇線126、127的交叉處。串選擇線閘極結構119、109可在定義局部字元線125-1至125-N之相同步驟中圖案化。一些實施例中，串選擇線解碼器可包括嵌入在串選擇線路內的TFT通道電晶體。串選擇裝置形成在多個堆疊之表面與串選擇閘極結構119、109的交叉處。此些裝置耦接於解碼電路用以在陣列中特定堆疊內選擇串。

【0030】

雖然第2圖中的次陣列結構以三維反及閘NAND架構的的快閃記憶胞區塊表示，且適於用於本文所述連接全域字元線與局部字元線。然其亦可應用在其他記憶體結構，包括其他架構的三維垂直閘極結構、三維垂直通道結構、二維陣列、反或NOR架構之陣列、及AND架構之陣列，以及其他的記憶體結構。此外，亦可使用其他記憶胞技術，包括所有種類的揮發性與非揮發性記憶體，只要能夠如本文所述與局部字元線排列於區塊中即可。

【0031】

第3圖為記憶體陣列內多個區塊201-203的示意圖。區塊201包括X-DEC電路(X軸解碼器)210-1、位準移位器211-1、局部字元線扇出結構212-1以及局部字元線組214-1。局部字元線扇出結構212-1包括通路電晶體。局部字元線組214-1延伸通過記憶胞的次陣列213-1。區塊202包括X-DEC電路210-2、位準移位器211-2、局部字元線扇出結構212-2以及局部字元線組214-2。局部字元線扇出結構212-2包括通路電晶體。局部字元線組214-2延伸通過記憶胞的次陣列213-2。區塊203包括X-DEC電路210-3、位準移位器211-3、局部字元線扇出結構212-3以及局部字元線組214-3。局部字元線扇出結構212-3包括通路電晶體。局部字元線214-3組延伸通過記憶胞的次陣列213-3。

【0032】

全域字元線解碼器220為全域字元線組221產生字元線電壓。全域字元線組221延伸通過陣列內所有區塊或部份區塊的局部字元線扇出結構212-1、212-2、212-3。X-DEC電路(例如210-3)自積體電路上的區塊解碼器接收區塊選擇信號X-SEL，且控制全域字元線與所選擇區塊的連接。位準移位器(例如211-3)為扇出結構內的通路電晶體產生控制信號，使通路電晶體上的閘極電壓相對於供應到全域字元線上的電壓足夠高，以在所選擇區塊中開啟通路電晶體。

【0033】

在一些例子中，例如在快閃記憶體中，編程操作時的字元線電壓可超過20 V以上。在這樣的例子中，位準移位器與電荷泵或其它高電壓源耦接，以產生選擇信號。選擇信號可比字元線電壓約高5 V(或以上)，或高25 V以上。因此，用於局部字元線的通路電晶體有足夠高的崩潰電壓(breakdown voltage)，在這樣的高電壓中可穩定的操作。

【0034】

第4圖繪示現有技術中，用以連接全域字元線到局部字元線的通路電晶體。在這個例子中，通路電晶體為三重井結構，以支持施加到局部位元線的高電壓和負電壓。舉例來說，通路電晶體配置在p型基板300內。深n型井301配置在基板300中。內部p型井302設置在深n型井301內。三重井結構使通路電晶體的通道區與接地基板隔絕。

【0035】

這樣的佈局形成了背靠背(back-to-back)的通路電晶體。通路電晶體具有閘極導體310，閘極導體310連接到選擇信號SEL，選擇信號SEL由區塊內的位準移位器產生。通路電晶體的導電端子使用n型區域(例如圖式中最左側的通路電晶體315)、n型區域316及326實現。通路電晶體的通道區配置在閘極導體310的下方。層間接觸323連接區域316與上伏導體322，圖式中以單個正方形作為示意。但層間接觸323沿著圖式中全域字元線GWL2(global word line)延伸。層間接觸321及層間接觸329分別連接區域315、326至上伏導體320、328，並以單個正方形作為示意。但層間接觸321、329延伸到局部字元線LWL2a, LWL2b(local word line)。

【0036】

包括全域字元線的上伏導體322可用圖案化導體層(例如裝置上的金屬層)實現。此外，連接於區塊內局部字元線的上伏導體320及328，可用圖案化導體層(例如裝置上的金屬層)實現。用以形成上伏導體322、320及328的金屬層可為單個金屬層或多個金屬層，其配合裝置的特定排列。相似的，一些實施例中導體310可包括位於金屬層之下多晶矽/矽化物。在其它實施例中，導體310可用金屬或其它圖案化的導體層製成。

【0037】

通路電晶體的通道寬度和通道長度被選擇為支持高導電性與高電壓。因此，相較於裝置的邏輯電晶體與記憶胞，通路電晶體需要具有顯著的寬度和長度。

【0038】

第5圖繪示類似於第4圖的先前技術通路電晶體的三重井結構。如圖所示，三重井設置在p型基板300上。深N型井301設置在基板300上。內部P型井302設置在n型井301之內。通路電晶體具有閘極導體310，閘極導體310連接到內部p型井中通道區域上方的選擇信號SEL，且閘極導體310藉由閘極介電層350與內部p型井分隔。全域字元線(例如GWL2)與n型區域316耦接。局部字元線(例如LWL2a, LWL2b)與n型區域326、315耦接。隔離結構，例如淺溝槽隔離結構330、331圍繞並鄰接於p型井302的通路電晶體形成。p型拾取接觸(pickup contact)332和333形成在p型井302內。n型拾取接觸(例如336)形成在深n型井301。同樣地，p型拾取接觸(例如338)形成在基板300上。淺溝槽隔離結構335、337用來隔離拾取接觸。

【0039】

由於需要較大的三重井電晶體以符合字元線的高電壓與負電壓需求，第4圖及第5圖中的先前技術通路電晶體結構會消耗積體電路的顯著空間。隨著陣列中區塊數量的增加，與這些通路電晶體結構相關的花費也增加。有需要保存高密度積體電路的佈局空間。

【0040】

第6圖為一佈局圖，繪示兩組局部字元線400-1及400-2，其為陣列內記憶胞的對應區塊的一部分。

【0041】

在本文所述的實施例中，通路電晶體結構在局部字元線層帶實現。相同的通路電晶體結構，可以應用在用於接地選擇線或用於NAND快閃記憶體的串選擇線的字元線。此外，通路電晶體結構可以用於其它類型的解碼器，包括用於位元線的列解碼器。局部字元線、串選擇線、接地選擇線及位元線統稱為行/列線，用於存取陣列中的記憶胞。

【0042】

局部字元線組400-1及400-2各自包括通路晶體結構(例如在區域499)。本例中，局部字元線組400-1包括局部字元線402-1、402-2、402-3、402-4。局部字元線組400-2包括局部字元線422-1、422-2、422-3、422-4。在其它例子中，各組可能有大量的局部字元線，例如有64條以上的局部字元線。

【0043】

對應區塊中通路電晶體的閘極係分別透過選擇線403、423提供。選擇線403、423可如第3圖的系統，連接到位準移位器的輸出。在這個例子中，選擇線403、423形成在覆蓋局部字元線的一圖案化導體層內，並透過配置為高閘極電壓的一閘極介電層與局部字元線分隔。層間接觸410、431分別連接選擇線403、423至上伏的圖案化導體線411、430，以及連接選擇線403、423至選擇信號SEL1、SEL2在各個區塊的來源。選擇線403、423在轉角處具有適當的圖案。

【0044】

局部字元線內的通路電晶體結構包括位於基板之上(選擇線403、423之下)的半導體通道主體，且藉由一介電層與基板隔離，構成一薄膜電晶體。

【0045】

在這種方式下，通路電晶體的通道不是半導體基板的一部分，且不需使用三重井結構隔離。局部字元線內的通路電晶體結構還包括一個接觸區域(例如404)與延伸部(extension)，接觸區域可包括位在半導體通道主體一側的一個源極/汲極終端，延伸部可以包括位於半導體通道主體另一側的一個源極/汲極終端(例如區域405)。局部字元線(例如402-1)的延伸部與對應區塊中的記憶胞耦接。

【0046】

通路電晶體結構的接觸區域404內的層間連接器406連接上伏的圖案化導體線408-1，圖案化導體線408-1作為全域字元線結構。同樣地，字元線422-1上通路電晶體結構的接觸區域424內的層間連接器426連接相同上伏的圖案化導體線408-1，因此，包括局部字元線的區塊經由通路電晶體結構耦接對應的各個全域字元線。相似的連接圖案應用在全域字元線408-2至408-4。於是，字元線電壓的圖形(例如在增量階梯脈衝編程(incremental stepped pulse program, ISPP)操作中產生的通路電壓及編程電壓圖形)施加到全域字元線上，可連接到所選區塊中的局部字元線，使用電晶體結構。

【0047】

圖案化導體線(例如480-1)作為全域字元線，可以設置在圖案化金屬層或其他圖案化導體層中。使用在全域字元線的圖案化導體層可與使用於選擇線403、423的層相同。在其它實施例中，選擇線403、423可在第一金屬層上完成，而全域字元線可在第二或更高層的金屬層上完成。應用於各個組件的圖案化導體層，可基於特定要求進行選擇。

【0048】

第6圖繪示區塊中用於局部字元線的扇出結構。在所示的扇出結構的局部字元線具有一肘區域(例如480)，肘區域480連接包括在垂直方向延伸的通路電晶體的垂直段，以及連接包括在水平方向上延伸的部份局部字元線的水平段(例如481)。水平段自記憶胞延伸到對應於全域字元線(例如408-2)下方的一區域，使得水平段的終端以階梯的形式水平地偏移，如第6圖所示。同樣地，垂直段自水平段延伸到對應通路電晶體結構的接觸區。在本圖中，接觸區域在水平方向上對準，從而使垂直段的終端也同樣對準。

【0049】

本實施例的扇出結構配置成使得在延伸到記憶胞之局部字元線的區域481的延伸部具有一第一垂直間距P1(從一個局部字元線中心到相鄰的局部字元線中心距離)，而區域480的部份(具有半導體通道主體之局部字元線)和接觸區域正交延伸，且具有一第二水平間距P2。其中水平間距P2大於垂直間距P1。如此使得記憶單元中可具有高密度結構，其提供空間給通路電晶體結構與接觸區域，以支持層間連接器之類的元件。

【0050】

區域481的延伸部可使用與扇出結構相同的材料製成，在本例中此材料包括摻雜多晶矽。區域481位於延伸到記憶胞之局部字元線內。在本文所示的製造過程中，矽化物層可以形成在多晶矽層的上表面以改善導電性。在一替代方案中，區域481的延伸部可使用不同的材料，如高功函數閘極材料或金屬，此材料或金屬可與通路電晶體結構的半導體通道主體所需要的材料不同。

【0051】

一般而言，本文所述的扇出結構包括局部字元線組或其他的行/列線的部分的佈局結構，扇出結構適於支撐例如全域字元線之類的層間接觸。在局部字元線結構中，扇出結構的佈局配置適於支撐形成在局部字元線和對應的全域字元線之間的層間接觸。當局部字元線在陣列內有小間距時，以及在用以製備層間接觸以覆蓋全域字元線的區域有大間距時，扇出結構可具有第6圖中所示的架構。全域字元線與區域481內的局部字元線相對正交排列。在本文描述的技術中，扇出結構內半導體通道主體的間距可以比局部字元線的間距更大。

【0052】

第6圖所示的通路電晶體結構配置在扇出結構內，其可替代第4圖及第5圖所示的三重井結構，並顯著減少在通路電晶體所需的佈局面積。

【0053】

第7圖繪示另一種用於記憶胞區塊的扇出結構佈局架構。圖中繪示局部字元線502-1至502-8之組。局部字元線包括區域581之內的延伸部，其具有相對小的垂直間距。局部字元線包括在區域580的肘區域以及垂直段，垂直段包括通路電晶體，並且具有相對較大的水平間距。在此圖中，在單一區塊中有8條局部字元線。在一些實施例中，單一區塊內可有更多的局部字元線，例如可包括64條或以上的局部字元線。

【0054】

通路電晶體的閘極藉由選擇線503、523提供，此兩者都透過層間連接器(例如510)耦接到相同的上伏導體511。在這種方式下，此區塊中所有的通路電晶體結構都以相同的選擇線控制。選擇線可以連接到位準移位器或如本文所述的其他選擇線電壓來源。

【0055】

局部位元線中的通路電晶體結構包括位於基板上的半導體通道主體，半導體通道主體位於對應的選擇線503、523之下。半導體通道主體藉由介電層與基板隔離，形成一個薄膜電晶體(thin film transistor, TFT)。通路電晶體結構中的局部字元線還包括對應的接觸區域(例如504、524)，接觸區域可包括在半導體通道主體一側的源極/汲極終端，以及一延伸部。延伸部可以包括位於半導體通道主體另一側的一個源極/汲極終端。局部字元線(例如502-1)的延伸部耦接於對應區塊中的記憶體胞。

【0056】

層間連接器506位於局部字元線502-1上之通路電晶體結構的接觸區域504，層間連接器連接上伏圖案化導體線508-1，圖案化導體線508-1作為一全域字元線。同樣地，層間連接器526位於局部字元線502-8上之通路電晶體結構的接觸區域524，層間連接器連接上伏圖案化導體線508-8，圖案化導體線508-8作為一全域字元線。如圖所示，局部字元線502-1的垂直段與局部字元線502-8的垂直段水平偏移，以容納平行圖案化導電線508-1及508-8。此外，局部字元線502-1的垂直段在圖中向上延伸，同時局部字元線502-8的垂直段向下延伸。本例中，相似的圖案在扇出結構中重複出現。

【0057】

第6圖及第7圖所示的扇出結構表示各種可使用的佈局架構，其可根據特定裝置中，用於層間連接器以及高電壓通路電晶體的規格的佈局需求而選擇。

【0058】

第8圖、第8A圖及第8B圖繪示在局部字元線結構內，具有半導體通道主體之薄膜電晶體的特徵，其與第6圖及第7圖所述的結構有關。在第8圖、第8A圖及第8B圖中使用一致的參考標號。第8圖的佈局圖繪示一個局部字元線，其包括在基板上的圖案化半導體層帶。圖案化半導體層帶包括一接觸區602、位於一選擇線601之下的一半導體通道主體，以及一延伸部。延伸部包括一源極/汲極區603與一個水平段604，水平段延伸到區塊內的記憶胞。在這個簡化的實施例中，接觸區域602連接至全域字元線610。因此，通路電晶體結構被用於經由局部字元線的半導體通道主體連接全域字元線，以及延伸到記憶胞中的線段604。

【0059】

第8A圖是沿第8圖的剖面線A-A的剖面圖。局部字元線的半導體層帶包含一通道主體區606，通道主體區606在本例中藉絕緣層620與下伏基板600分離，且通道主體區606藉閘極介電層621與上伏選擇線601分離。上伏選擇線601可以使用摻雜多晶矽、金屬或其他適合用於通路電晶體之閘極的導體結構製成。基板600可為半導體基板，或其它類型的基板，只要其上可設置積體電路裝置皆可。

【0060】

第8B圖是沿第8圖的剖面線B-B的剖面圖。局部字元線的半導體層帶包括通道主體區606，在本例中為一輕摻雜的p型區域。在其他實施例中，只要符合特定的通路電晶體通道設計，通道主體區可以是未摻雜的或具有其他摻雜組態。半導體層帶還包括具有高濃度n型摻雜物(N+)的接觸區域602，其提供高導電性，並作為通路電晶體的源極/汲極區域。半導體層帶還包括源極/汲極區域603，其具有高濃度的n型摻雜物(N+)，用以提供高導電性，並作為通路電晶體的源極/汲極區域。區域603也耦接於局部字元線延伸到記憶體陣列的線段。

【0061】

第8圖、第8A圖及第8B圖所示的通路電晶體為一n通道裝置的例子。在其它實施例中，亦可為p通道裝置。

【0062】

第8圖繪示的字元線(可以為一個局部字元線)，其包括一通路電晶體。通路電晶體包括在基板600上之第一圖案化層內的半導體層帶。半導體層帶包括一半導體通道主體區域606、位於半導體通道主體一側的接觸區域，以及位於半導體通道主體另一側的延伸部。半導體通道主體區域606位於選擇線601的下方，延伸部連接到陣列內的記憶胞。使用通路電晶體結構當作字元線的一部分，能夠簡化記憶體裝置的佈局，同時支持高速、高電壓操作。

【0063】

第9圖及第9A圖繪示另一種具有層帶佈局的薄膜通路電晶體結構的特徵，其可用於超薄半導體通道主體結構。所示的層帶佈局可提供薄膜電晶體裝置更佳的遷移率(mobility)、更佳的次臨界擺伏(sub-threshold swing)，以及較低的基底效應(body effect)。

【0064】

第9圖及第9A圖中將使用在圖9和圖9A中使用的一致的標號。第9圖的佈局圖中繪示一個局部字元線，其包括形成在基板上的圖案化半導體層帶。圖案化半導體層帶包括：包括源極/汲極區域的一接觸區域702、包括一個條紋(例如750n)的半導體通道主體，條紋750n位於選擇閘極701之下。圖案化半導體層帶還包括一延伸部及一水平段704，延伸部包括源極/汲極區域703，源極/汲極區域703可與條紋重疊，水平段704連接區塊內的記憶胞。接觸區域702在此簡化圖示中連接到一全域字元線710。因此，包括一條紋半導體通道主體區的通路電晶體結構，被用於連接一電壓，經由局部字元線的半導體通道主體區至延伸至記憶胞的區段704，電壓係經由全域字元線提供。

【0065】

第9A圖是沿第9圖剖面線A-A的剖面圖。半導體層帶包括條紋757-1至757-4，其位於通路電晶體結構的半導體通道主體。本例中繪示4個條紋。在其它實施例中，只要符合特定實施需求，條紋的數量可以更小或更大。

【0066】

閘極介電層721與條紋共形。同樣地，選擇閘極701覆蓋閘極介電層且與閘極介電層共形，建立多個鰭狀、平行的通道主體，從而形成條紋通道電晶體結構。半導體層帶內的條紋757-1至757-4藉由介電層720與下伏的基板700隔離。因此如上所述，通路電晶體可以作為局部字元線的一部分，不需要三重井結構或其它大面積的隔離裝置。

【0067】

第10圖至第25圖繪示可應用於形成局部字元線的製造流程，局部字元線包括扇出區域的通路電晶體。

【0068】

第10圖為一簡化的佈局圖，繪示光阻遮罩的圖案。第11圖為一簡化的剖面圖，繪示使用此遮罩圖案之製程的一階段。第11圖繪示一半導體基板800，其上形成有絕緣層801。基板包括區域1000及區域1001，區域1000設置有週邊電路(peripheral circuits)，區域1001設置有記憶胞。多晶矽層802形成在裝置的兩區域1000、1001之上的一空白沉積(blanket deposition)內。一個例子中，多晶矽層802可以由第二多晶矽沉積(或多個中的一個)形成，其中第一多晶矽沉積可用於形成記憶體陣列中的浮置閘極元件，或其它裝置的特徵元件。

【0069】

本例中，在多晶矽層802上使用光阻形成植入遮罩(implant mask)803，用以保護扇出結構內通路電晶體的半導體通道主體不受第11圖所示的植入步驟影響。

【0070】

第10圖繪示扇出結構的佈局圖案810(以透視模式觀看)，扇出結構使用空白多晶矽層，且植入遮罩803位於扇出結構之垂直段內半導體通道主體之上。如第11圖所示，植入n型植入物850形成N+區域，或植入p型雜質形成P+區域，以建立用於週邊電路的閘極電阻，以及建立在記憶體區域的局部字元線電阻。只要沉積過程的本質相同，半導體通道主體的摻雜特性可以相同。或者，若有需要可以採用其他摻雜製程以調整通道摻雜。

【0071】

第12圖及第13圖繪示在形成二氧化矽硬遮罩825(或其他材質的硬遮罩)以及依圖案蝕刻多晶矽層802之後，結構的佈局圖與剖面圖。如圖所示，在週邊區域1000中，電晶體結構包括閘極820及821，其可形成在主動區域(例如841)之上。第12圖1繪示接觸區域及類似結構的位置(例如844、840、842)，以及週邊裝置的佈局，其形成在製程之前或之後。在陣列區域1001中，扇出結構的一部分繪示包括局部字元線層帶的垂直段822、823、824。

【0072】

第13圖的剖面繪示隔離結構831、832、833，例如是淺溝槽隔離元件，其可以形成在週邊區域，以隔離電路的主動區域。在陣列區域中，局部字元線層帶的垂直段822、823、824藉絕緣層801與基板800隔離。

【0073】

第14圖繪示在多晶矽層的圖案之側壁形成間隔物849(spacer)，以及沉積蝕刻停止層848(使用氮化矽或其他適合的材料)之後的製程階段示意圖，蝕刻停止層848用以輔助於後詳述的蝕刻製程。如圖所示，用於在週邊區域形成間隔件的製程可包括填滿局部字元線之垂直段822、823、824之間的間隙，局部字元線位於局部字元線通路電晶體結構內。

【0074】

第15圖繪示沉積層間介電材料851，以及採用化學機械研磨(chemical mechamical polishing)或其他平坦化製程，停止在層848之後的製程階段示意圖。

【0075】

第16圖及第17圖繪示用以在局部字元線內的通路電晶體結構形成選擇閘極元件的遮罩。第16圖包括遮罩855的佈局，顯示週邊電路和記憶元件被覆蓋，且區域內用以選擇閘極的一開口833位於局部字元線層帶的垂直段822、823、824之上。第17圖繪示使用遮罩855執行蝕刻製程，以除去層間介電材料和其它材料，暴露線段822、823、824之後的結構示意圖。

【0076】

第18圖繪示沉積閘極介電層860(例如藉化學氣相沉積或其他沉積製程形成的二氧化矽)於線段822、823、824之上的通路電晶體之後的結構。

【0077】

第19圖繪示多晶矽空白沉積(或其他的導電材料)之層862被應用於局部字元層帶的垂直段822、823、824之後的結構，層862可用於垂直線822、823、824上之通路電晶體結構的選擇閘極結構。

【0078】

第20圖及第21圖繪示應用一遮罩及蝕刻製程以定義選擇閘極結構之後的遮罩佈局與剖面圖。如圖所示，遮罩870被定義為覆蓋線段822、823、824上之半導體通道主體。遮罩870的寬度可選擇能夠容納植入步驟之遮罩與遮罩870所定義之選擇閘極區域之間，任何潛在的未對準誤差。

【0079】

如第21圖所示，蝕刻製程可移除導電層862和覆蓋在週邊區域之裝置閘極820、821的其它材料，暴露閘極的上表面進行後續處理。

【0080】

第22圖繪示移除遮罩870之後的結構示意圖，其採用矽化物前驅物(例如Co或W)，且退火此結構以形成矽化物層863，矽化物層863覆蓋在週邊區域之閘極820、821被暴露的多晶矽上，以及覆蓋局部字元線段822、823、824之上的選擇閘極結構(自層862保留)。可執行一附加步驟以去除裝置上其他區域的矽化物前驅物。

【0081】

第23圖繪示沉積緩衝氧化層866與矽氮化物襯墊865之後，準備形成上覆導體層與層間接觸的結構示意圖。

【0082】

第24圖繪示局部字元線層帶的垂直段822、823、824，以及上覆選擇閘極(來自導體層862)的佈局圖。層間接觸890形成在選擇閘極之上。

【0083】

第25圖繪示沿著第24圖之剖面線Y-Y'的剖面圖。剖面圖繪示一半導體基板800以及上伏絕緣層801。半導體通道主體875下伏於選擇閘極結構(來自層862)。矽化物層863覆蓋選擇閘極結構之多晶矽，選擇閘極結構形成在層862中。閘極介電層860分隔選擇閘極結構與半導體通道主體875，選擇閘極結構來層862。源極/汲極區域871被摻雜導電，其包括矽化物層881和接觸插塞，接觸插塞提供層間接觸890連接到上覆全域字元線。源極/汲極區域872亦被摻雜導電，其包括矽化物層882，且延伸至抵接記憶體陣列之局部字元線的線段。

【0084】

本文所述之技術可應用於減少包含多個記憶胞區塊以及局部字元線之高密度記憶體裝置所需的面積。舉例來說，NAND快閃陣列可要求每個區塊的局部字元線驅動器需要一高電壓MOSFET電晶體，作為通路電晶體以從全域字元線傳輸特定的字元線電壓至局部字元線。這些通路電晶體結構，可被稱為局部字元線驅動器。在第2圖所示的三維垂直閘極結構技術中，即使局部字元線的間距在100奈米(nm)的數量級，一個包括66條局部字元線之區塊的局部字元線驅動器電路可達100微米(μm)寬。藉由在局部字元線扇出結構內採用通路電晶體結構，可顯著節省面積。

【0085】

在本文所述的例子中，通路電晶體結構係以局部字元線的特徵實現。本文所述的通路電晶體結構可以應用在快閃記憶體中作為接地選擇線或串選擇線的行/列線。此外，通路電晶體結構可以用於其它類型的解碼器，例如包括用於位元線的列解碼器。

【0086】

通過集成通路電晶體於入行/列線結構的扇出區域，可顯著節省解碼器的佈局面積。因此，可在小晶片尺寸上實現高密度的記憶裝置。此外，由於面積的節省對製造序列為輕微的改動，這樣的改動可以節省成本。此外，局部字元線至全域字元線的直接連結可以提高RC延遲(RC delay)效能。

【0087】

現有技術中，利用三重井通路電晶體的字元線解碼區需要高擊穿裝置架構，使調整此裝置的植入物條件相當困難。利用本文所述的方法，薄膜電晶體通路電晶體結構可自用於形成週邊電路的製程分離，從而允許更靈活的植入物微調。此外，利用薄膜裝置隔離下伏之機板，即使在施加負電壓的情況下也不需要三重井結構以避免基板的干擾。

【0088】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

201、202、203‧‧‧區塊

210-1、210-2、210-3‧‧‧X軸解碼器(X-DEC)電路

211-1、211-2、211-3‧‧‧位準移位器

212-1、212-2、212-3‧‧‧局部字元線扇出結構

213-1、213-2、213-3‧‧‧次陣列

214-1、214-2、214-3‧‧‧局部字元線組

220‧‧‧全域字元線解碼器

221‧‧‧全域字元線組

X-SEL‧‧‧選擇信號

Claims

【第1項】

一種積體電路裝置，包括：
一基板；
一記憶胞陣列，位於該基板上，該記憶胞陣列包括一行/列線；
該行/列線包括一通路電晶體結構，該通路電晶體結構包括：一半導體層帶，位於該基板上的一第一圖案化層內；該半導體層帶包括一半導體通道主體、一接觸區域及一延伸部，該接觸區域位於該半導體通道主體的一側，該延伸部位於該半導體通道主體的另一側，該延伸部耦接該記憶胞陣列；
一選擇線，位於一第二圖案化層內，該第二圖案化層橫跨該半導體通道主體；
一行/列線選擇信號產生器，連接於該選擇線，並產生一選擇信號；以及
一行/列線電壓產生器，連接於該接觸區域，並產生一行/列線電壓。
【第2項】

如申請專利範圍第1項所述之裝置，其中該記憶胞陣列包括複數個記憶胞區塊，該行/列線為設置在該些區塊中之複數個局部字元線的其中之一，該些局部字元線分別包括該些通路電晶體結構。
【第3項】

如申請專利範圍第2項所述之裝置，其中該選擇線橫跨該些半導體通道主體，該些半導體通道主體位於一個以上的該些局部字元線之該些通路電晶體結構內，該些局部字元線位於該些區塊其中之一。
【第4項】

如申請專利範圍第2項所述之裝置，其中該行/列線電壓產生器包括連接到該些接觸區域的連接點，該些接觸區域位於一個以上的該些局部字元線之該些通路電晶體結構內，該些局部字元線位於該些區塊其中之一。
【第5項】

如申請專利範圍第2項所述之裝置，其中該行/列線電壓產生器包括一全域字元線驅動器，該全域字元線驅動器耦接該些接觸區域，該些接觸區域位於一個以上的該些局部字元線的該些通路電晶體結構內，該些局部字元線位於該些區塊其中之一。
【第6項】

如申請專利範圍第1項所述之裝置，其中該些區塊其中之一包括一個三維記憶胞陣列之次陣列。
【第7項】

如申請專利範圍第1項所述之裝置，其中該半導體層帶的該半導體通道主體具有一第一寬度，且該半導體層帶的該延伸部具有一第二寬度，該第二寬度小於該第一寬度。
【第8項】

如申請專利範圍第7項所述之裝置，其中該半導體層帶的該半導體通道主體具有配置在一第一方向上的一通道長度，且該半導體層帶的該延伸部配置於一第二方向，該第二方向正交於該第一方向。
【第9項】

一種記憶體裝置，包括：
複數個記憶胞區塊，該些區塊分別包括多組局部字元線，組內的局部字元線分別包括通路電晶體結構，通路電晶體結構包括一半導體通道主體、一接觸區域及一延伸部，該半導體通道主體位於一基板上，該接觸區域位於該半導體通道主體的一側，該延伸部位於該半導體通道主體的另一側，該延伸部耦接對應之該些區塊其中之一內的記憶胞；
複數個局部區塊選擇線，耦接該些區塊中對應之區塊，該些局部區塊選擇線其中之一橫跨一個以上之局部字元線的通路電晶體結構的該些通路電晶體通道主體，該一個以上之局部字元線位於對應之該些區塊內的局部字元線組；以及
複數個全域字元線，該些全域字元線其中之一連接到通路電晶體結構的該些接觸區域，通路電晶體結構位於一個以上的該些區塊。
【第10項】

如申請專利範圍第9項所述之裝置，包括：
局部區塊選擇電路，連接複數個局部區塊選擇線中對應的局部區塊選擇線，該局部區塊選擇電路包括位準移位器且在足以與用於全域字元線之字元線電壓的電壓位準相比的電壓位準產生該選擇信號，以開啟被選擇區塊內局部字元線的對應通路電晶體結構。
【第11項】

如申請專利範圍第9項所述之裝置，包括一全域字元線驅動器，耦接該些全域字元線。
【第12項】

如申請專利範圍第9項所述之裝置，其中通路電晶體結構分別包括一半導體層帶，該半導體層帶位於該基板上的一第一圖案化層之內，該半導體層帶包括一半導體通道主體、一接觸區域及一延伸部，該接觸區域位於該半導體通道主體的一側，該延伸部位於該半導體通道主體的另一側，該延伸部耦接該陣列中的記憶胞。
【第13項】

如申請專利範圍第9項所述之裝置，其中該些區塊之一特定區塊內的該些局部字元線包括一扇出結構，通路電晶體結構配置於該扇出結構內。
【第14項】

一種積體電路裝置的製造方法，包括：
在一基板上形成複數個局部字元線，該些局部字元線包括半導體層帶，半導體層帶位於一第一圖案化層內，半導體層帶包括一半導體通道主體、一接觸區域及一延伸部，該接觸區域位於該半導體通道主體的一側，該延伸部位於該半導體通道主體的另一側；
形成選擇線覆蓋該些局部字元線的該些半導體通道主體；以及
形成複數個全域字元線，該些全域字元線接觸對應的該些局部字元線的該接觸區域。
【第15項】

如申請專利範圍第14項的方法，其中該些局部字元線配置在具有對應扇出區域的區塊中，且該半導體通道主體配置在扇出區域。
【第16項】

如申請專利範圍第14項的方法，其中該形成局部字元線的步驟包括形成一圖案化半導體層，該圖案化半導體層包括半導體層帶，注入雜質於半導體層帶，並遮蔽該半導體通道主體，以增加半導體層帶外側的該半導體通道主體的導電性。