TW201541586A - 晶片堆疊封裝體及其製造方法 - Google Patents

Abstract

本發明揭露一種晶片堆疊封裝體，包括至少一第一基底，其具有一第一側及相對的一第二側，且包括一凹口，位於第一基底內且鄰接其一側邊。複數重佈線層設置於第一基底上且延伸至凹口的一底部。至少一第二基底設置於第一基底的第一側。複數焊線對應設置於凹口內的重佈線層上，且延伸至第二基底上。至少一裝置基底設置於第一基底的第二側。本發明揭露一種晶片堆疊封裝體的製造方法。

Description

晶片堆疊封裝體及其製造方法

本發明係有關於一種封裝技術，特別為有關於一種晶片堆疊封裝體及其製造方法。

一般而言，在完成晶片封裝體的製作之後，可將晶片封裝體接合於封裝部件(例如，中介層或印刷電路板(Printed Circuit Board，PCB))上，且在晶片封裝體與封裝部件之間形成外部導電結構，以透過外部導電結構將晶片封裝體內的導電墊電性連接至封裝部件上的電路，進而形成晶片堆疊封裝體。

然而，上述外部導電結構使得晶片堆疊封裝體的整體尺寸增加，而無法進一步縮小晶片堆疊封裝體的尺寸。

因此，有必要尋求一種新穎的晶片堆疊封裝體及其製造方法，其能夠解決或改善上述的問題。

本發明實施例係提供一種晶片堆疊封裝體，包括至少一第一基底，其具有一第一側及相對的一第二側，且包括一凹口，位於第一基底內且鄰接其一側邊。複數重佈線層設置於第一基底上且延伸至凹口的一底部。至少一第二基底設置於第一基底的第一側。複數焊線對應設置於凹口內的重佈線層 上，且延伸至第二基底上。至少一裝置基底設置於第一基底的第二側。

本發明實施例係提供一種晶片堆疊封裝體的製造方法，包括提供至少一第一基底，其具有一第一側及相對的一第二側，且包括一凹口，位於第一基底內且鄰接其一側邊。複數重佈線層設置於第一基底上且延伸至凹口的一底部。在第一基底的第一側提供至少一第二基底。在凹口內的重佈線層上對應形成複數焊線，並延伸至第二基底上。在第一基底的第二側提供至少一裝置基底。

100‧‧‧第一基底

100a、300a、400a、500a‧‧‧上表面

101、102、103、104‧‧‧側邊

110‧‧‧晶片區

120‧‧‧切割道區

140‧‧‧第三導電墊

150、340、440‧‧‧鈍化保護層

200‧‧‧凹口

220‧‧‧重佈線層

220a‧‧‧擴大部

300‧‧‧裝置基底

300b‧‧‧下表面

310‧‧‧第一導電墊

320、420‧‧‧絕緣層

330、430‧‧‧導電層

350‧‧‧第一導電結構

360‧‧‧焊線

400‧‧‧第二基底

410‧‧‧第四導電墊

450‧‧‧第二導電結構

500‧‧‧第三基底

510‧‧‧第二導電墊

H‧‧‧高度

第1A至1C圖係繪示出根據本發明一實施例之晶片堆疊封裝體的第一基底的製造方法的剖面示意圖。

第2圖係繪示出本發明另一實施例之晶片堆疊封裝體的第一基底的剖面示意圖。

第3至7圖係繪示出本發明各種實施例之晶片堆疊封裝體的第一基底的平面示意圖。

第8圖係繪示出本發明一實施例之晶片堆疊封裝體的剖面示意圖。

第9圖係繪示出本發明另一實施例之晶片堆疊封裝體的剖面示意圖。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其 可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。

本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System；MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package；WSP)製程對影像感測元件、發光二極體(light-emitting diodes；LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。

其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定 實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。

請參照第8圖，其繪示出根據本發明一實施例之晶片堆疊封裝體的剖面示意圖。在本實施例中，晶片堆疊封裝體包括一第一基底100、一第二基底400、一裝置基底300及複數焊線360。第一基底100具有一第一側及相對的一第二側，且第一基底100內具有複數第三導電墊140，鄰近於其上表面100a。在本實施例中，第一基底100可為晶片或中介層(interposer)。在一實施例中，第一基底100為一矽晶圓，以利於進行晶圓級封裝。在本實施例中，第三導電墊140可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。

請同時參照第7及8圖，其中第7圖係繪示出本發明一實施例之晶片堆疊封裝體的第一基底100的平面示意圖。在此實施例中，第一基底100內具有兩個凹口200，分別鄰接於第一基底100的兩相對側邊101及103。再者，凹口200的側壁傾斜於第一基底100的上表面100a，且凹口200的底部平行於第一基底100的上表面100a。在另一實施例中，凹口200的側壁傾斜於第一基底100的上表面100a，且凹口200的底部可非平行於第一基底100的上表面100a。在其他實施例中，凹口200的側壁可垂直於第一基底100的上表面100a，且凹口200的底部可平行或非平行於第一基底100的上表面100a。另外，凹口200的側壁及底 部可能凹凸不平而呈現鋸齒狀輪廓。在第7及8圖的實施例中，鄰接於第一基底100的側邊101及103的凹口200為單階凹口，然而在其他實施例中，第一基底100內可具有由複數連續凹口所構成的多階凹口(未繪示)。

一鈍化保護(passivation)層150設置於第一基底100的上表面100a上，並延伸至凹口200的側壁及底部。鈍化保護層150具有複數開口，以暴露出對應的第三導電墊140。在本實施例中，鈍化保護層150可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的介電材料。

複數重佈線層(redistribution layer，RDL)220設置於鈍化保護層150上，且接觸暴露出的第三導電墊140，並延伸至凹口200的側壁及底部。在一實施例中，重佈線層220局部覆蓋暴露出的第三導電墊140。在另一實施例中，重佈線層220可完全覆蓋暴露出的第三導電墊140。在本實施例中，重佈線層220可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。

在第7圖的實施例中，重佈線層220延伸至凹口200底部的一端可具有一擴大部220a，且各個擴大部220a彼此可具有相同或不同的尺寸及/或形狀。舉例來說，鄰接於側邊101的凹口200內的兩個圓形擴大部220a具有相同的尺寸，而分別鄰接於側邊101及103的凹口200內的兩個圓形擴大部220a具有不同的尺寸。再者，鄰接於側邊101及103的凹口200內的擴大部 220a各自具有圓形、橢圓形及矩形的外型。在其他實施例中，重佈線層220的擴大部220a可具有其他適合作為電路圖案的形狀及尺寸。另外，可以理解的是，圖式中第三導電墊140的位置、重佈線層220的數量及延伸路徑、擴大部220a的尺寸及形狀僅作為範例說明，並不限定於此。

請再參照第8圖，一第二基底400設置於第一基底100的第一側。在本實施例中，第二基底400可為晶片、中介層或電路板。第二基底400內可具有複數第四導電墊410，鄰近於其上表面400a。在本實施例中，第四導電墊410可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。

複數焊線360設置於第一基底100的凹口200內對應的重佈線層220上，且延伸至第二基底400的第四導電墊410上，以將重佈線層220電性連接至對應的第四導電墊410。在本實施例中，焊線360位於第一基底100的上表面100a與第二基底400的上表面400a之間，且焊線360的最高高度H低於第一基底100的上表面100a。

一裝置基底300設置於第一基底100的第二側，以形成三維(Three-Dimensional)晶片堆疊封裝體。在本實施例中，裝置基底300可為晶片，且可具有感測裝置(未繪示)位於其上表面300a上。在一實施例中，上述感測裝置可包括生物特徵感測元件(例如，指紋辨識元件)、影像感測元件或其他適合的感測元件。在本實施例中，裝置基底300內具有複數第一導電墊310，鄰近於其上表面300a。在本實施例中，第一導電墊310 可為單層導電層或具有多層之導電層結構，且可透過內連線結構(未繪示)而與裝置基底300上的感測裝置(未繪示)電性連接。此處，僅以單層導電層作為範例說明。再者，第一導電墊310可透過裝置基底300內的複數矽通孔電極(through silicon via，TSV)及複數第一導電結構350電性連接至第一基底100上的重佈線層220。

舉例來說，裝置基底300內具有自下表面300b朝上表面300a延伸的複數開口，暴露出第一導電墊310的表面。一絕緣層320設置於下表面300b上且延伸進入裝置基底300的開口內。在本實施例中，絕緣層320可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。

一圖案化的導電層330設置於絕緣層320上且延伸進入裝置基底300的開口內，以電性接觸暴露出的第一導電墊310，且透過絕緣層320與裝置基底300電性隔離。因此，裝置基底300的開口內的導電層330為矽通孔電極。在本實施例中，導電層330可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。

在另一實施例中，裝置基底300內的開口可暴露出第一導電墊310的側壁，且圖案化的導電層330透過絕緣層320與裝置基底300電性隔離，並與暴露出的第一導電墊310的側壁直接接觸，而以T型接觸(T-contact)的方式電性連接至第一導電墊310。又另一實施例中，裝置基底300內的開口可穿過第一導 電墊310，使得圖案化的導電層330可與第一導電墊310的內部直接接觸，而以環型接觸(ring-contact)的方式電性連接至第一導電墊310。

一鈍化保護層340設置於圖案化的導電層330上，且填入裝置基底300的開口內，以覆蓋導電層330。鈍化保護層340具有複數開口，暴露出位於裝置基底300的下表面300b上的導電層330的一部分。在本實施例中，鈍化保護層340可包括環氧樹脂、綠漆(solder mask)、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。

第一導電結構350設置於鈍化保護層340的開口內，且裝置基底300透過第一導電結構350接合至第一基底100上。再者，第一導電結構350電性接觸第一基底100上對應的重佈線層220。在本實施例中，第一導電結構350可為焊球、凸塊或導電柱，且可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。

雖然第8圖中的裝置基底300的尺寸大於第一基底100的尺寸，然而裝置基底300的尺寸也可等於或小於第一基底100的尺寸。再者，第一基底100可具有足夠大的尺寸，以在第一基底100的第二側設置一個以上的裝置基底300。同樣地，第二基底400亦可具有足夠大的尺寸，以將一個以上的第一基底100接合至第二基底400。

請參照第9圖，其繪示出根據本發明另一實施例之 晶片堆疊封裝體的剖面示意圖，其中相同於前述第7及8圖的實施例的部件係使用相同的標號並省略其說明。第9圖中的晶片堆疊封裝體之結構類似於第8圖中的晶片堆疊封裝體之結構，差異在於第9圖中的晶片堆疊封裝體更包括一第三基底500，設置於第一基底100的第一側，且第二基底400位於第一基底100與第三基底500之間。在本實施例中，第三基底500可為晶片、中介層或電路板。第三基底500內具有複數第二導電墊510，鄰近於其上表面500a，且可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。

第8圖中的第一導電墊310透過裝置基底300內的矽通孔電極及第一導電結構350，而電性連接至對應的第三導電墊140。類似地，在第9圖的實施例中，第四導電墊410透過第二基底400內的複數矽通孔電極及複數第二導電結構450(例如，焊球、凸塊或導電柱)電性連接至對應的第二導電墊510。相同地，在其他實施例中，第四導電墊410也可透過T型接觸或環型接觸的方式電性連接至第二導電結構450及第二導電墊510。另外，當第二基底400為中介層或電路板時，第二基底400內可包括由介電層、介電層內的金屬接觸窗(contact)及介層插塞(via)所構成的內連接結構(未繪示)，且第四導電墊410可透過內連接結構以及第二導電結構450電性連接至第二導電墊510。

雖然第9圖中的第三基底500的尺寸大於第二基底400的尺寸，然而第三基底500的尺寸也可等於第二基底400的尺寸。再者，第三基底500可具有足夠大的尺寸，以將一個以上的第二基底400接合至第三基底500。

請參照第3至6圖，其繪示出本發明各種實施例之晶片堆疊封裝體的第一基底100的平面示意圖，其中相同於前述第7及8圖的實施例的部件係使用相同的標號並省略其說明。第3圖中的第一基底100之結構類似於第7圖中的第一基底100之結構，差異在於第3圖中的第一基底100僅具有一個凹口200，鄰接於第一基底100的側邊101。再者，從上視方向來看，各個重佈線層220具有相同的寬度及長度，且不具有第7圖中的擴大部220a。

第4圖中的第一基底100之結構類似於第3圖中的第一基底100之結構，差異在於第4圖中的第一基底100的凹口200橫跨側邊101的全部長度而延伸至第一基底100的角落。再者，第一基底100具有鄰近於側邊102、103及104的第三導電墊140。對應地電性連接至鄰近於側邊102、103及104之第三導電墊140的重佈線層220的長度大於對應地電性連接至鄰近於側邊101之第三導電墊140的重佈線層220的長度。另外，重佈線層220從第三導電墊140延伸至凹口200底部之延伸路徑可為直線或曲折的。

在第4圖的實施例中，由於凹口200橫跨側邊101的全部長度而延伸至第一基底100的角落，因此可減少應力而避免第一基底100破裂，且使得與距離第一基底100的角落較近的第三導電墊140電性連接之重佈線層220可直接延伸至凹口200內，進而有效縮短重佈線層220的導電路徑，增加訊號傳遞速度，且可節省重佈線層220所佔用之第一基底100的表面面積。

第5圖中的第一基底100之結構類似於第4圖中的 第一基底100之結構，差異在於第5圖中的第一基底100的凹口200除了橫跨側邊101的全部長度之外，更進一步橫跨相鄰於側邊101的側邊102的全部長度。

第6圖中的第一基底100之結構類似於第3圖中的第一基底100之結構，差異在於第6圖中的第一基底100內除了具有鄰接於側邊101的凹口200之外，更具有另一凹口200，與相鄰於側邊101的側邊102鄰接。再者，從上視方向來看，第3圖中的重佈線層220的寬度皆小於第三導電墊140的寬度，且各個重佈線層220的長度皆相同，然而第6圖中的重佈線層220的寬度可小於、等於或大於第三導電墊140的寬度，且各個重佈線層220的長度可相同或不同。

在上述實施例中，由於凹口200同時橫跨側邊101及102的全部長度(如第5圖所示)或第一基底100內同時具有鄰接於側邊101及102兩個凹口200(如第6圖所示)，使得與鄰近於側邊102的第三導電墊140電性連接之重佈線層220可直接延伸至橫跨側邊102的凹口200，而無需延伸至距離較遠的側邊101，因此可有效縮短導電路徑，增加訊號傳遞速度，且可節省重佈線層220所佔用之第一基底100的表面面積，進而增加晶片堆疊封裝體之輸出訊號的布局彈性。另外，上述第3至6圖中的第一基底100的各種實施例可應用於第8及9圖的各種實施例之晶片堆疊封裝體中的第一基底100。

根據上述實施例，晶片堆疊封裝體具有凹口200位於第一基底100內且鄰接於其側邊101，使得重佈線層220可延伸至凹口200的底部，因此當第二基底400接合於第一基底100 的第二側時，能夠透過焊線360將凹口200底部上的重佈線層220電性連接至第二基底400的第四導電墊410上，且焊線360位於第一基底100的上表面100a與第二基底400之間，而未突出於第一基底100的上表面100a，進而可有效降低晶片堆疊封裝體的整體尺寸。

以下配合第1A至1C圖說明本發明一實施例之晶片堆疊封裝體的第一基底的製造方法，其中第1A至1C圖係繪示出根據本發明一實施例之晶片堆疊封裝體的第一基底的製造方法的剖面示意圖。

請參照第1A圖，提供一第一基底100，其具有一第一側(如第一基底100之底側)及相對的一第二側(如第一基底100之頂側)，且包括複數晶片區110及分離晶片區110的一切割道區120。在本實施例中，第一基底100可為晶片或中介層。在一實施例中，半導體基底100為一矽晶圓，以利於進行晶圓級封裝。

可透過微影製程及蝕刻製程，去除位於切割道區120內一部份的第一基底100，以於第一基底100內形成凹口200。在一實施例中，凹口200位於切割道區120內。在另一實施例中，凹口200可延伸至晶片區110內。在一實施例中，凹口200的側壁傾斜於第一基底100的上表面100a，且凹口200的底部平行於第一基底100的上表面100a。在另一實施例中，凹口200的側壁傾斜於第一基底100的上表面100a，且凹口200的底部可非平行於第一基底100的上表面100a。在其他實施例中，凹口200的側壁可垂直於第一基底100的上表面100a，且凹口 200的底部可平行或非平行於第一基底100的上表面100a。另外，凹口200的側壁及底部可能凹凸不平而呈現鋸齒狀輪廓。在其他實施例中，可透過進行多次蝕刻製程，在第一基底100內形成由複數連續凹口所構成的多階凹口(未繪示)。

接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第一基底100的上表面100a上形成一鈍化護層150，並延伸至凹口200的側壁及底部上。在本實施例中，鈍化護層150可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的介電材料。

請參照第1B圖，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)及圖案化製程(例如，微影及蝕刻製程)，在第一基底100的上表面100a上形成複數重佈線層220，並延伸至凹口200的側壁及底部。在本實施例中，重佈線層220可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。

請參照第1C圖，沿著切割道區120進行切割製程，且從凹口200切割鈍化保護層150及第一基底100，以形成彼此分離的複數第一基底100。在另一實施例中，可在進行切割製程之前，先在第一基底100的上表面100a上形成一暫時基底(未繪示，例如玻璃基底或矽晶圓)，且以暫時基底為支撐，對第 一基底100的下表面進行薄化製程(例如，機械研磨製程或化學機械研磨製程)，以減少第一基底100的厚度，並有利於後續進行切割製程。

以下配合第2及8圖說明本發明一實施例之晶片堆疊封裝體的製造方法，其中第2圖係繪示出根據本發明一實施例之具有導電墊的第一基底的剖面示意圖，且第8圖係繪示出根據本發明一實施例之晶片堆疊封裝體的剖面示意圖。再者，第2及8圖中相同於前述第1A至1C圖的實施例的部件係使用相同的標號並省略其說明。

第2圖中的第一基底100之結構類似於第1C圖中的第一基底100之結構，差異在於第2圖中的第一基底100內具有複數第三導電墊140，鄰近於其上表面100a。在本實施例中，第三導電墊140可為單層導電層或具有多層之導電層結構。再者，在形成鈍化護層150之後，可透過微影製程及蝕刻製程，去除位於第三導電墊140上方的鈍化護層150的一部份，以暴露出部份的第三導電墊140。再者，重佈線層220設置於暴露出的第三導電墊140上，且局部覆蓋第三導電墊140。另外，重佈線層220也可完全覆蓋第三導電墊140。

接著，請參照第8圖，在對具有第三導電墊140的第一基底100進行切割製程之後，在第一基底100的第一側提供一第二基底400。在本實施例中，第二基底400可為晶片、中介層或電路板。第二基底400內可具有複數第四導電墊410，鄰近於其上表面400a。在本實施例中，第四導電墊410可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範 例說明。

接著，可透過打線接合(wire bonding)製程，在第一基底100的凹口200內重佈線層220上對應形成複數焊線360，並延伸至第二基底400的第四導電墊410上，以將重佈線層220電性連接至對應的第四導電墊410。在本實施例中，焊線360位於第一基底100的上表面100a與第二基底400的上表面400a之間，且焊線360的最高高度H低於第一基底100的上表面100a。

接著，在第一基底100的第二側提供一裝置基底300。在本實施例中，裝置基底300可為晶片，且可具有感測裝置(未繪示)位於其上表面300a上。在一實施例中，上述感測裝置可包括生物特徵感測元件(例如，指紋辨識元件)、影像感測元件或其他適合的感測元件。在本實施例中，裝置基底300內具有複數第一導電墊310，鄰近於其上表面300a。在本實施例中，第一導電墊310可為單層導電層或具有多層之導電層結構，且可透過內連線結構(未繪示)而與裝置基底300上的感測裝置(未繪示)電性連接。此處，僅以單層導電層作為範例說明。

再者，在將裝置基底300接合至第一基底100之前，可先透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在裝置基底300內形成複數開口，自裝置基底300的下表面300b朝上表面300a延伸，以分別暴露出鄰近於上表面300a的每一第一導電墊310。

接著，可透過沉積製程(例如，塗佈製程、物理氣 相沈積製程、化學氣相沈積製程或其他適合的製程)，在裝置基底300的下表面300b上形成一絕緣層320，並延伸至裝置基底300的開口內。在本實施例中，絕緣層320可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。

接著，可透過微影製程及蝕刻製程，去除裝置基底300的開口底部上的絕緣層320，以暴露出第一導電墊310的表面。可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層320上形成圖案化的導電層330。圖案化的導電層330延伸進入裝置基底300的開口內，以電性接觸暴露出的第一導電墊310，且透過絕緣層320與裝置基底300電性隔離。因此，裝置基底300的開口內的導電層330為矽通孔電極。在本實施例中，導電層330可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。

接著，可透過沉積製程，在圖案化的導電層330上形成一鈍化保護層340，且填入裝置基底300的開口內，以覆蓋導電層330。可透過微影製程及蝕刻製程，在鈍化保護層340內形成複數開口，以暴露出位於裝置基底300的下表面300b上的導電層330的一部分。在本實施例中，鈍化保護層340可包括環氧樹脂、綠漆、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺 樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。在另一實施例中，鈍化保護層340可包括光阻材料，且可透過曝光及顯影製程，於其中形成開口。

接著，在鈍化保護層340的開口內形成第一導電結構350，以直接接觸暴露出的導電層330，而與圖案化的導電層330電性連接。舉例來說，可透過電鍍製程、網版印刷製程或其他適合的製程，在鈍化保護層340的開口內形成焊料(solder)，且進行迴焊(reflow)製程，以形成第一導電結構350。在本實施例中，第一導電結構350可為焊球、凸塊或導電柱，且可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。

接著，裝置基底300透過第一導電結構350接合至第一基底100上，且第一導電結構350電性接觸第一基底100上對應的重佈線層220，如第8圖所示。

在另一實施例中，如第9圖所示，在將第二基底400接合至第一基底100之前，可透過類似於上述裝置基底300的開口、絕緣層320、圖案化的導電層330、鈍化保護層340、第一導電結構350的製程，在第二基底400內形成開口，且在第二基底400上依序形成一絕緣層420、一圖案化的導電層430、一鈍化保護層440、複數第二導電結構450。

接著，在第一基底100的第一側提供一第三基底500，且第二基底400位於第一基底100與第三基底500之間。在本實施例中，第三基底500可為晶片、中介層或電路板。第三基底500內具有複數第二導電墊510，鄰近於其上表面500a，且 可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。

第二導電墊510透過第二導電結構450及第二基底400內的矽通孔電極(即，導電層430)電性連接至第四導電墊410。另外，第二導電墊510也可透過其他導電層與第二導電結構450電性連接，而未直接接觸第二導電結構450。在其他實施例中，當第二基底400為中介層或電路板時，第二基底400內可包括由介電層、介電層內的金屬接觸窗及介層插塞所構成的內連接結構(未繪示)，且第二導電墊510可透過第二導電結構450及內連接結構而電性連接至第四導電墊410。

相較於使用焊球作為第一基底與第二基底之間的導電結構，或將焊線形成於第一基底的上表面而延伸至第二基底上，本發明之實施例係透過在第一基底100內形成凹口200，且將重佈線層220延伸至凹口200的底部。如此一來，第一基底100的上表面100a與第二基底400之間能夠提供足夠的空間來形成焊線360，並使得焊線360不會突出於第一基底100的上表面100a，因此可有效降低晶片堆疊封裝體的整體尺寸。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧第一基底

100a、300a、400a‧‧‧上表面

140‧‧‧第三導電墊

150、340‧‧‧鈍化保護層

200‧‧‧凹口

220‧‧‧重佈線層

300‧‧‧裝置基底

300b‧‧‧下表面

310‧‧‧第一導電墊

320‧‧‧絕緣層

330‧‧‧導電層

350‧‧‧第一導電結構

360‧‧‧焊線

400‧‧‧第二基底

410‧‧‧第四導電墊

H‧‧‧高度

Claims (20)

1. 一種晶片堆疊封裝體，包括：至少一第一基底，其具有一第一側及相對的一第二側，且包括：一凹口，位於該至少一第一基底內且鄰接其一側邊；以及複數重佈線層，設置於該至少一第一基底上且延伸至該凹口的一底部；至少一第二基底，設置於該至少一第一基底的該第一側；複數焊線，對應設置於該凹口內的該等重佈線層上，且延伸至該至少一第二基底上；以及至少一裝置基底，設置於該至少一第一基底的該第二側。
2. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該至少一裝置基底內具有複數第一導電墊，其透過複數第一導電結構電性連接至該等重佈線層。
3. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該至少一裝置基底為晶片。
4. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該至少一第一基底為晶片或中介層。
5. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該至少一第二基底為晶片、中介層或電路板。
6. 如申請專利範圍第1項所述之晶片堆疊封裝體，更包括一第三基底，設置於該至少一第一基底的該第一側，且該至少一第二基底位於該至少一第一基底與該第三基底之間。
7. 如申請專利範圍第6項所述之晶片堆疊封裝體，其中該第 三基底具有複數第二導電墊，其透過複數第二導電結構電性連接至該等焊線。
8. 如申請專利範圍第6項所述之晶片堆疊封裝體，其中該第三基底為晶片、中介層或電路板。
9. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中從上視方向來看，該等重佈線層中的至少兩者具有相同或不同的寬度及/或長度。
10. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該等重佈線層中的至少兩者延伸至該凹口內的一端具有一擴大部，且該等擴大部具有相同或不同的尺寸及/或形狀。
11. 一種晶片堆疊封裝體的製造方法，包括：提供至少一第一基底，其具有一第一側及相對的一第二側，且包括：一凹口，位於該至少一第一基底內且鄰接其一側邊；以及複數重佈線層，設置於該至少一第一基底上且延伸至該凹口的一底部；在該至少一第一基底的該第一側提供至少一第二基底；在該凹口內的該等重佈線層上對應形成複數焊線，並延伸至該至少一第二基底上；以及在該至少一第一基底的該第二側提供至少一裝置基底。
12. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中該至少一裝置基底內具有複數第一導電墊，且該晶片堆疊封裝體的製造方法更包括在該至少一第一基底與該至少一裝置基底之間形成複數第一導電結構，以將該等 第一導電墊電性連接至該等重佈線層。
13. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中該至少一裝置基底為晶片。
14. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中該至少一第一基底為晶片或中介層。
15. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中該至少一第二基底為晶片、中介層或電路板。
16. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，更包括在該至少一第一基底的該第一側提供一第三基底，其中該至少一第二基底位於該至少一第一基底與該第三基底之間。
17. 如申請專利範圍第16項所述之晶片堆疊封裝體的製造方法，其中該第三基底具有複數第二導電墊，且該晶片堆疊封裝體的製造方法更包括在該至少一第二基底與該第三基底之間形成複數第二導電結構，以將該等第二導電墊電性連接至該等焊線。
18. 如申請專利範圍第16項所述之晶片堆疊封裝體的製造方法，其中該第三基底為晶片、中介層或電路板。
19. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中從上視方向來看，該等重佈線層中的至少兩者具有相同或不同的寬度及/或長度。
20. 如申請專利範圍第11項所述之晶片堆疊封裝體的製造方法，其中該等重佈線層中的至少兩者延伸至該凹口內的一端具有一擴大部，且該等擴大部具有相同或不同的尺寸及/ 或形狀。