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TW201533907A - 用於加強型ＧａＮ半導體裝置的複合高－ｋ金屬閘極堆疊 - Google Patents

用於加強型ＧａＮ半導體裝置的複合高－ｋ金屬閘極堆疊 Download PDF

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馬可 拉多撒福傑維克
羅伯特 喬
宋承宏
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Abstract

本案係揭示一種加強型氮化鎵(GaN)半導體裝置，其具有複合高-k金屬閘極堆疊及製造該等裝置的方法。在一例子中，半導體裝置包含氮化鎵(GaN)通道區配置於基板上。閘極堆疊係配置於該GaN通道區上。閘極堆疊包含複合閘極介電層，直接配置於該GaN通道區與閘極電極之間。該複合閘極介電層包含高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，其具有高於第一高-K介電氧化物層的介電常數。源極/汲極區係被配置於該GaN通道區的兩側。

Description

用於加強型GaN半導體裝置的複合高-k金屬閘極堆疊
本發明之實施例係為半導體裝置的領域，更明確地說，具有複合高-k金屬閘極堆疊的加強型氮化鎵(GaN)半導體裝置及該等裝置的製造方法。
對於過去幾十年來，在積體電路中之特徵的縮小化在持續成長的半導體工業中一直是種驅使力量。縮小至更小更小特性使得在半導體晶片的有限實體內完成增加功能單元的密度。例如，縮小的電晶體尺寸允許於晶片上加入增加數量的記憶體裝置，導致可以完成具有增加容量的產品製造。然而，更大容量的驅動並不是一直沒有問題。因此，將各個裝置的效能最佳化變得更加重要。
行動計算(例如智慧手機及平板電腦)市場由更小元件形狀因素及更低功率消耗而獲利。因為智慧手機與平板電腦的現行平台解決方案係取決於安裝於電路板上的多數封裝積體電路(IC)，所以，更縮小至更小及更 有效功率形式因素係受到限制。例如，除了分開的邏輯處理器IC外，智慧手機將包含分開電源管理IC(PMIC)、射頻IC(RFIC)、及WiFi/藍芽/GPS IC。系統晶片(SoC)架構提供了縮小優點，但其並不能匹配電路板級元件整合。雖然邏輯處理器IC本身可以被認為是系統晶片(SoC)，其整合記憶體與邏輯功能，但用於行動計算平台的更密集SoC解決方案仍難以捉摸，因為PMIC及RFIC操作於兩個或更多高電壓、高功率及高頻。
因此，傳統行動計算平台典型利用不相容電晶體技術，以專門調整用於為PMIC及RFIC所執行的不同功能。例如，水平擴散矽MOS(LDMOS)技術典型被用於PMIC，以管理電壓轉換及電力分配(電池電壓調整包含升壓及/或降壓轉換等等)。例如GaAs異質接面雙極性電晶體(HBT)的III-V族化合物半導體典型被利用於RFIC中，以產生在GHz載波頻率的足夠功率放大。實施CMOS技術的傳統矽場效電晶體必然伴有一第三電晶體技術，被利用於在行動計算平台內的邏輯及控制功能。除了在行動計算平台內的各種IC間之基礎半導體材料不相容外，在PMIC中之直流至直流轉換開關的電晶體設計通常也與在RFIC中之高頻功率放大器的電晶體設計不相容。例如，矽的相對低崩潰電壓需要在直流至直流轉換器開關中之源極至汲極分離遠大於功率放大器電晶體所允許，取決於載波頻率，功率放大器電晶體需要超出20GHz，並可能高達500GHz的Ft(例如，WPAN為60GHz，因此，此 等電晶體需要很多倍於60GHz的Ft)。此不同電晶體級設計要求使得各種電晶體設計的製程有所區分並且很難整合至單一製程中。
因此，雖然用於將整合PMIC及RFIC功能的行動計算空間之SoC解決方案對於改良縮小性、降低成本及改良平台電力效率很有吸引力，但SoC解決方案的一障礙為缺少具有足夠速度(即，足夠高增益截止頻率Ft)及足夠高崩潰電壓(BV)的可縮小電晶體技術。
III族-氮化物(III-N)裝置提供PMIC與RFIC功能的整合至CMOS有很大希望，因為可以取得高BV與Ft兩者。然而，在矽基板上的III-N材料堆疊之異質磊晶對於明顯晶格失配及熱膨脹失配的至少兩原因造成技術上的挑戰，這兩者可能在裝置層中造成高缺陷密度及較差的裝置效能。可以在裝置層中提供減少之缺陷密度的技術及磊晶半導體堆疊架構因此係較有利的。
另外，在製造積體電路裝置，例如三閘極電晶體的多閘極電晶體時，已經流行裝置尺寸持續縮小。很多不同技術已經想要降低此等電晶體的接面洩漏。然而，在接面洩漏抑制的領域中仍需要顯著的改良。
100‧‧‧GaN為主半導體裝置
102‧‧‧GaN通道區
104‧‧‧閘極介電層
106‧‧‧金屬閘極電極
199‧‧‧露出BCl3表面
200‧‧‧GaN為主半導體裝置
206‧‧‧GaN通道區
220‧‧‧複合高-K材料堆疊
220A‧‧‧較低K高-K氧化物層
220B‧‧‧較高K高-K氧化物層
222‧‧‧高能帶隙III族-N層
224‧‧‧閘極電極
299‧‧‧介面
150‧‧‧穿透式電子顯微鏡圖
300‧‧‧半導體裝置
302‧‧‧基板
306‧‧‧汲極區
308‧‧‧通道區
310‧‧‧源極及汲極材料區
312‧‧‧溝渠
314‧‧‧源極區
318‧‧‧閘極堆疊
326‧‧‧頂阻障層
328‧‧‧底阻障層
390‧‧‧異質結構
316‧‧‧汲極區
304‧‧‧異質結構
400‧‧‧半導體裝置
404‧‧‧異質結構
460‧‧‧介電間隔層
470‧‧‧隔離區
500‧‧‧半導體裝置
550，550A-C‧‧‧奈米線
570‧‧‧接觸
580‧‧‧半導體材料
600‧‧‧計算裝置
602‧‧‧板
604‧‧‧處理器
606‧‧‧通訊晶片
700‧‧‧行動計算平台
702‧‧‧基板
705‧‧‧顯示螢幕
710‧‧‧SoC
711‧‧‧控制器
713‧‧‧電池
715‧‧‧電力管理積體電路
725‧‧‧RF積體電路
730‧‧‧中央處理器核心
731‧‧‧中央處理器核心
圖1A為具有偏極層被移除作加強型操作的GaN-為主的半導體裝置的一部份的剖面圖。
圖1B為依據本發明實施例之提供高品質層至 層介面的具有三層閘極介電層的加強型GaN為主半導體裝置的一部份的剖面圖。
圖1C為依據本發明實施例之包含Pt層作為閘極電極一部份的參考圖1B描述的材料堆疊的實施的穿透式電子顯微鏡(TEM)影像。
圖2A為依據本發明實施例之用於GaN電晶體的Is(以安/微表示)成為Vg(以伏表示)的函數之圖表。
圖2B為依據本發明實施例之對於具有增加SF6處理的GaN裝置的Is(以安/微表示)成為Vg(以伏表示)的函數。
圖3A-3E為依據本發明實施例之製造具有複合閘極介電質的GaN為主半導體裝置的方法中的各種操作的剖面圖。
圖3F為依據本發明實施例之具有複合閘極介電質的另一GaN為主半導體裝置的剖面圖。
圖4為依據本發明實施例之具有複合閘極介電質的另一GaN為主半導體裝置的有角視圖。
圖5A為依據本發明實施例之具有複合閘極介電質的奈米線為主GaN半導體裝置的三維剖面圖。
圖5B為依據本發明實施例之沿著圖5A的a-a’軸所取之奈米線為主半導體結構的剖面通道圖。
圖5C為依據本發明實施例之沿著圖5A的b-b’軸所取之奈米線為主半導體結構的剖面間隔層圖。
圖6為依據本發明一實施法的計算裝置。
圖7為依據本發明實施例之行動計算裝置的III族-NSoC實施法的功能方塊圖。
【發明內容與實施方式】
本案描述具有複合高-k金屬閘極堆疊的加強型氮化鎵(GaN)半導體裝置及該等裝置的製造方法。在以下的說明中，各種特定細節係加以說明，例如特定整合及材料範圍，以提供對本發明實施例之完整了解。為熟習於本技藝者所了解的，本發明的實施例可以在沒有這些特定細節下加以實施。在其他例子中，已知特性，例如整體電路設計佈局並未詳細說明，以不必要地模糊本發明之實施例。再者，應了解的是，在圖式中所示的各種實施例係作例示表示並不必然依規格加以描繪。
於此所述之一或更多實施例有關於用於例如表面通道GaN為主裝置的加強型氮化鎵(GaN)電晶體之複合高-K金屬閘極堆疊。一或更多實施例可以有關於一或更多氮化鎵技術、高壓應用、行動積體電路(IC)、電力管理IC、RF功率放大器、系統晶片(SoC)產品及行動IC產品。態樣可以包含以下之一或多者：(1)適用於操作於加強型(即，Vt>0)之GaN裝置的製造，(2)相容閘極氧化物介面，及(3)低閘極洩漏。在一特定實施例中，複合閘極介電堆疊係被直接形成在GaN裝置的GaN層上，並有第一高能帶隙III族-N層、第二較低k的 高-k氧化物層、及第三較高k的高-k氧化物層。
為了提供更一般上下文，PMIC及RFIC係為在行動計算平台，例如智慧手機、平板電腦及膝上型/小筆電上所發現的系統晶片(SoC)上的重要功能方塊。該PMIC及RFIC如同邏輯及記憶體IC一樣重要為SoC平台的電力效率與形狀因素的決定因素。GaN電晶體傳統上使用2D電子氣體(2D片電荷)作為其傳輸通道。此2D片電荷係為以較大自發與壓電極化的電荷感應膜的磊晶沈積所形成在陡異質接面之處，例如，AlN、AlGaN及AlInN形成在GaN上。由於此2DEG的自然存在，所以多數GaN電晶體為具有臨限閘極電壓低於0伏的空乏型裝置。在多數應用中，空乏型裝置施加負偏壓被應用至電晶體的閘極的要求，以關斷該裝置。在一些應用中，為了完成加強型操作(其中電晶體有0伏的閘極電壓並關斷)，該頂電荷感應膜被蝕去。GaN電晶體也大多以蕭基閘極加以製造，因為缺乏適當閘極介電質，其可以同時與低介面狀態形成良好品質界面，也能同時提供足夠導帶偏移，以完成低閘極洩漏。蕭基閘極係極端洩漏，並具有閘極洩漏電流接近汲極與源極電流的大小。
依據本發明之一實施例，針對一或更多上述問題，於此揭示係為III族-N複合閘極堆疊的設計，其同時也完成了以下想要的品質：(1)製造運行良好的加強型GaN電晶體，(2)幾乎理想閘極-氧化物介面，及(3)低閘極洩漏。
在一傳統方式的例子中，圖1A顯示GaN為主半導體裝置100的部份剖面圖，其具有偏極層被移除以作加強型操作。參考圖1A，GaN通道區102具有Al2O3閘極介電層104，具有10-12nm的厚度直接配置於其上。鎳(Ni)金屬閘極電極106係配置在該Al2O3閘極介電層104上。典型地，在該Al2O3閘極介電層104與該GaN通道區102間之直接接係首先藉由以BCL3蝕刻，以由該GaN通道區102移除平坦化層，露出BCl3外露面199；其隨後為沈積Al2O3閘極介電層104加以完成。如圖1A所示之例子中，仍有補救由BCl3為主蝕刻所造成對GaN通道區102的損壞之挑戰。另外，高介面狀態可能由於直接氧化物沈積氧化物於該GaN通道上而侵襲該裝置100。再者，因為在GaN與Al2O3間沒有導帶偏移，所以典型需要相當厚的Al2O3層，降低閘極洩漏，這可能出現在保留偏極層的情況中。
不同於圖1A，圖1B顯示依據本發明實施例之加強型GaN為主半導體裝置200的一部份的剖面圖，其具有三層閘極介電層，其提供高品質層至層介面。參考圖1B，GaN通道區206具有複合閘極介電堆疊(222+220)直接形成在其上。該複合閘極介電堆疊係為三層堆疊，包含高能帶隙III族-N層222及複合高-K材料堆疊220。該複合高-K材料堆疊220包含較低K的高-K氧化物層220A與較高K的高-K氧化物層220B。該三層222、220A及220B一起形成該GaN為主裝置200的閘極 介電質。閘極電極224係被形成在複合高-K材料堆疊222上，以完成裝置200的閘極/通道部份。
在一實施例中，GaN裝置200為表面通道裝置，其中電荷遷移係主要在該GaN通道區206與該閘極介電堆疊的第一層222的介面處。依據本發明實施例，根據示於圖1B的材料堆疊的GaN為主電晶體係適用於加強型操作，具有幾乎理想的次臨限斜率(SS)及低閘極洩漏。在一特定實施例中，該GaN材料層206具有(0001)纖鋅礦結晶面並具有大約50奈米的厚度。雖然示於圖1B為平坦裝置層堆疊，但也可能製造多閘極裝置，其考量該層222、220及224可以配置在該GaN通道材料區的一個以上之表面上，即包圍多於該GaN通道材料區的單一個平坦面。此配置係被更詳細描述如下。再者，雖然未示出，但源極及汲極區可以被形成在裝置200的通道區的兩側。在此一實施例中，GaN層係被底切及另一III-V族材料層(例如InGaN)的嵌式源極/汲極區係被形成在底切區域中。在另一實施例中，源極與汲極區係藉由以矽(例如，用於N型裝置)高摻雜在通道區域兩側上的GaN部份加以形成。
在一實施例中，為裝置200的閘極介電層的第一層之高能帶隙III族-N層222係為包含Al及N的高能帶隙材料，例如但並不限於AlInGaN、AlGaN、AlInN。在此一實施例中，高能帶隙III族-N層222係由AlInN構成。該AlInN可以具有一或更多的以下特性，以 有利於裝置200：(1)對於GaN有高Ec能帶偏移，(2)與GaN形成優良介面，(3)相較於該HfO2，具有寬能帶隙(例如5.6eV)能隙，(4)晶格匹配於GaN，(5)Al2O3為與之相配的氧化物層。在一特定實施例中，AlInN層為AlxInyN的複合物的層，其中0.81<x<1及0<y<0.19。在另一實施例中，在AlInN層中之In係被以GaIn替換，其中In係較Ga出現更多。在一實施例中，AlInN層具有大約範圍1-2.5nm的厚度。
在一實施例中，包含該裝置200的第二及第三層的閘極介電層的複合高-K材料堆疊220包含兩層原子層沈積(ALD)氧化物介電質，其中較高K的高-K層(例如，K>15)及較低K的高K層(例如，K<15)的組合係被配置於高能隙III族-N層222上，其中較低K的高-K層接近該高能帶隙III族-N層222。在此一實施例中，複合閘極介電堆疊的頂層(最遠離通道)係由HfO2構成並具有大約範圍1-5nm的厚度，及複合閘極介電堆疊的中間層係由Al2O3構成並具有大約範圍1-4nm的厚度。通常，在一實施例中，介電堆疊的複合高-K氧化物部份包含第一Al2O3層，以與層222有良好介面品質，並包含較高K材料於其上(例如HfO2、ZrO2或Ta2O5)。
在一實施例中，該閘極電極224係被配置在複合高-K材料堆疊220上並為金屬閘極電極。在此一實施例中，金屬閘極電極的功函數為用於GaN為主半導體裝置的中間隙功函數。在一實施例中，金屬閘極電極224 為一層(或包含功函數主導層)金屬，例如但並不限於氮化鈦(TiN)、鎳(Ni)、鉑(Pt)、或鎢(W)。
再次參考圖1B，介面299係位於高能帶隙III族-N層222與複合閘極介電層堆疊的複合高-K氧化物部分的第一高K氧化物層之間。在一實施例中，在形成第一高K氧化物層之前，層222的表面被以SF6電漿處理。在此一實施例中，SF6電漿處理係執行於50-200W的電漿偏壓。在一實施例中，此硫及氟為主的預處理化學品(例如SF6)的引入在層222表面與第一高K氧化物層間提供穩定的介面。在一實施例中，高能帶隙III族-N層222係被以SF6處理並沈積。在另一實施例中，高能帶隙III族-N層222係在沈積後處理及後續例如以蝕刻製程薄化該層。在例示實施例中，下層GaN材料被以約700至1050℃的上升溫度先加以沈積，高能帶隙III族-N層222隨後再以大約1050至600℃的下降溫度加以沈積，然後，執行SF6處理。
有關於實際堆疊及/或裝置製造，圖1C為依據本發明實施例之有關於圖1B所述之材料堆疊的實施法的穿透式電子顯微鏡(TEM)影像150，其中，Pt層為包含在閘極電極的一部份。圖2A為依據本發明實施例之GaN電晶體的Is(以A/微米表示)為Vg(以伏表示)的函數之繪圖160。參考繪圖160，在0.5伏的Vt及1pA/微米的Ig時，次臨限斜率係接近理想60mV/十進制(decade)。圖2B為依據本發明實施例之具有增加SF6 處理的GaN裝置的Is(以A/微米表示)為Vg(以伏表示)的函數的繪圖170。參考繪圖170，Vt隨著增加之介面處理，移動至加強型。再者，次臨限斜率匹配顯示並未由SF6處理造成損壞。整體而言，參考圖1C、2A及2B，例如影像150所示之GaN為主裝置堆疊可以以一或更多以下屬性加以製造：(1)加強型GaN，臨限電壓=0.5伏，(2)接近60mV/dec的理想SS，(3)低閘極洩漏IG=1pA/um。
在一態樣中，提供製造具有三層閘極介電層的GaN為主半導體結構的方法，該三層閘極介電層包含複合高-k閘極介電堆疊。例如，圖3A-3E例示依據本發明實施例之呈現在製造具有複合閘極介電層的GaN為主半導體裝置的方法中之各種操作的剖面圖。應了解的是，在圖3A-3E的元件符號可以相關於圖1B者加以描述。
參考圖3A，底阻障層328係被形成在基板302上。GaN層然後被形成在底阻障層328上並圖案化以形成三維GaN體206，其有通道區308。或者，該GaN層可以在如下參考圖3C所述之溝渠形成之後或之時加以形成。
參考圖3B，可以包含頂阻障層326及源極與汲極材料區310的異質結構390係被形成在三維GaN體206之上(或如果未圖案化的話，則在GaN層上)。
參考圖3C，溝渠312係被形成在異質結構390中並部份形成在底阻障層328內，曝露出該三維GaN 體206的通道區308。在一實施例中，溝渠312係由乾或濕式蝕刻製程形成。作為閘極介電堆疊的第一層的高能帶隙III族-N層222係然後被形成在三維GaN體206的曝露通道區308上，其例示實施例係相關於圖1B加以描述。或者，此一層222的材料也可以先前形成然後在此階段被回蝕。
參考圖3D，複合高-K堆疊220(形成閘極介電層的第二及第三層)係被形成在溝渠312中並包圍該高能帶隙III族-N層222，及因此，通道區308。然後，參考圖3E，閘極電極224係被形成在複合高-K堆疊220上。
因此，圖3E例示依據本發明實施例之具有三層閘極介電層的GaN主動區的非平面半導體裝置300的剖面圖。再次參考圖3E，然後半導體裝置300包含配置於基板302上的異質結構304。異質結構304包含具有通道區308的三維GaN體206。源極與汲極材料區310被配置於該三維GaN體206上。溝渠係被配置於源極與汲極材料區310之中，分開源極區314與汲極區316，並曝露至少一部份的通道區308(其上具有閘極介電質的第一層222)。閘極堆疊318係被配置於溝渠中並在層222的曝露部份上。閘極堆疊218包含複合介電堆疊220及閘極電極224。雖然所繪為T-型，但閘極電極224也可以具有被修剪的T部份，以降低電容作用。可以了解的是，閘極堆疊318包含在通道區308下的一部份，如圖3E所描繪。
再參考圖3E，在一實施例中，異質結構304更包含頂阻障層326(如圖3E中之虛線所示)，配置於源極與汲極材料區310與GaN體206之間。溝渠也配置於頂阻障層326中。在一實施例中，異質結構304更包含底阻障層328，配置於基板302與三維GaN體206之間。在此一實施例中，溝渠也部份被配置於底阻障層328中，完全地曝露於通道區308上的高能帶隙III族-N層222。在該實施例中，閘極堆疊318完全地包圍通道區308，如圖3E所描繪。
基板302也可以由適用於半導體裝置製造的材料構成。在一實施例中，基板302為單體基板，其由單晶材料構成，其可以包含但並不限於矽、鍺、矽-鍺或III-V族化合物半導體材料。在另一實施例中，基板302包含單體層，具有頂磊晶層。在一特定實施例中，單體層係由單晶材料構成，其可以包含但並不限於矽、鍺、矽-鍺、III-V族化合物半導體材料或石英，而頂磊晶層係由單晶層構成，其可以包含但並不限於矽、鍺、矽-鍺、或III-V族化合物半導體材料。在另一實施例中，基板302包含頂磊晶層，在中絕緣層上，該中絕緣層係在下單體層上。頂磊晶層由單晶層構成，其包含但並不限於矽(例如，形成絕緣層上有矽(SOI)半導體基板)、鍺、矽-鍺、SiC、藍寶石或III-V族化合物半導體材料。絕緣層係由一材料構成，其可以包含但並不限於二氧化矽、氮化矽或氧氮化矽。下單體層由單結晶構成，其可以包含但並不限於矽、 鍺、矽-鍺、SiC、藍寶石、III-V族化合物半導體材料或石英。基板302可以進一步包含摻雜物雜質原子。
異質結構304包含一或更多結晶半導體層的堆疊，例如，複合緩衝層(未示出)與底阻障層328配置在其上。複合緩衝層可以由適用以提供特定晶格結構的結晶材料構成，該特定晶格結構上可以形成有可忽略差排的底阻障層。例如，依據本發明實施例，複合緩衝層係用以由基板302的晶格結構至更相配於在其上作高品質低缺陷層的磊晶成長處，改變半導體異質結構304的曝露成長面的晶格常數梯度。在一實施例中，複合緩衝層作動以提供用於磊晶成長的更適合晶格常數，而不是基板302的不相配晶格常數。在一實施例中，基板302係由單晶矽構成及複合緩衝層漸變至由InAlN層構成的底阻障層，該InAlN層具有約1微米的厚度。在另一實施例中，複合緩衝層被省略，因為基板302的晶格常數係適用於量子井半導體裝置的底阻障層328的成長。
在底阻障層328可以由適用以侷限波函數在形成於其上的量子井的材料構成。在本發明之實施例中，底阻障層328具有適用以匹配至複合緩衝層的頂晶格常數的晶格常數，例如晶格常數係足夠類似，以使得在底阻障層328中之差排形成可忽略。在一實施例中，底阻障層328由大約In0.17Al0.83N的具有厚度約10奈米的層所構成。在特定實施例中，由約In0.17Al0.83N In0.65Al0.35As層構成的底阻障層328係用以作為在N-型半導體裝置中之 量子侷限。
三維GaN體206可以由適用以低電阻傳遞波函數的材料構成。依據本發明實施例，三維GaN體206具有適用以匹配異質結構304的底阻障層328晶格常數的晶格常數，例如，晶格常數係足夠類似，使得在三維GaN體206中的差排形成可忽略。三維GaN體206具有適用以傳遞波函數的大部份的厚度，例如，適用以禁止大部份的波函數進入異質結構304的底阻障層328或進入形成在三維GaN體206上的頂阻障層(例如阻障層326)。在實施例中，三維GaN體206具有厚度(高度)約於範圍50至200埃。寬度(穿入所示頁面之尺寸)可以具有相同尺寸，提供三維線型特性。
頂阻障層326可以由一材料構成，該材料適用以侷限波函數並引發2D電子氣體形成在其下的該III-V族材料體/通道區中。依據本發明實施例，頂阻障層326較佳具有適合匹配至GaN體206晶格常數的晶格常數，例如Al0.83In0.17N，其中晶格常數係足夠類似，使得在頂阻障層326中的差排形成可忽略。頂阻障層326可以由兩或更多夾層構成，例如，AlN/AlInN、AlN/AlGaN、AlN/AlGaN/AlInN，如果非晶格匹配層，例如AlN、AlGaN或AlxIn1-xN，其中x非0.83。源極與汲極材料區310可以是摻雜III-V族材料區，此一更重摻雜結構由與頂阻障層326相同或類似材料形成。在其他實施例中，從摻雜差異離開之源極與汲極材料區310的組成物不同於頂 阻障層326材料，例如，GaN、InN、或InyGa1-yN。
在示於圖3F的另一實施例中，雙溝渠係被以已知微影技術形成在閘極區中，其中源極/汲極310係被進一步側向離開閘極224 10nm至約4000nm。這具有增加裝置的閘極至汲極崩潰由~3伏至1000伏的優點。在示於圖3F的特定實施例中，在沈積源極/汲極材料310之前，阻障材料326係被蝕刻，以完成直接接觸通道材料206，作低接觸電阻。
半導體裝置200或300可以為半導體裝置，加入有閘極、通道區、及一對源極/汲極區。在一實施例中，半導體裝置200或300為一個例如但並不限於MOS-FET或微電機系統(MEMS)。在一實施例中，半導體裝置200或300為平面或三維MOS-FET並為一隔離裝置或在多數巢狀裝置中之一個裝置。由典型積體電路所了解，N-及P-通道電晶體可以製造於單一基板上，以形成CMOS積體電路。再者，其他互連配線也可以製造，以整合此等裝置成為積體電路。
上述裝置可以被視為溝渠為主裝置，其中閘極包圍在III-V族材料層堆疊的溝渠內的通道區。然而，其他裝置也可以包含突出GaN通道區，例如，在三閘或FIN-FET為主MOS-FET中。例如，圖4例示依據本發明實施例之另一GaN為主半導體裝置的斜角圖，該半導體裝置具有三層閘極介電層，包括複合高-k閘極介電堆疊。
參考圖4，半導體裝置400包括異質結構404 配置在基板302之上。異質結構404包括底阻障層328。具有通道區308的三維GaN體206係配置於底阻障層328之上。閘極堆疊318係配置以包圍該通道區308的至少一部份。在一實施例中，並未由圖4的立體圖看到，閘極堆疊完全地包圍通道區308。閘極堆疊318包括閘極電極224及複合閘極介電層，其包含高能帶隙III族-N層222與複合高-K介電堆疊220。閘極堆疊可以進一步包含介電間隔層460。
源極及汲極區314/316可以形成在三維GaN材料體206之未為閘極堆疊318所包圍的部份之中或之上。再者，頂阻障層也可以包含在這些區域中。同時，也可以包含隔離區470。雖然圖4所示係略微對準底阻障層328的底部，但可以了解的是，隔離區470的深度可以改變。同時，可以了解的是，圖4的類似元件符號係可以相關於圖1B及3A-3E作描述。
在另一態樣中，圖5A例示依據本發明實施例之具有三層閘極介電層的GaN奈米線為主半導體結構的三維剖面圖，該三層閘極介電層包含複合高-k閘極介電堆疊。圖5B例示沿著圖5A之a-a’軸所取之GaN奈米線為主半導體結構的剖面圖。圖5C例示沿著圖5A之b-b’軸所取之GaN奈米線為主半導體結構的剖面間隔層圖。
參考圖5A，半導體裝置500包含一或更多垂直堆疊GaN奈米線(550組)配置在基板302上。此實施例係針對於單線裝置及多線裝置。例如，具有奈米線 550A、550B、及550C的三奈米線為主裝置係被作例示目的顯示。為方便說明，奈米線550A係被使用作為例子，其中說明係只針對奈米線之一。應了解的是，一奈米線的很多屬性係被描述，根據多數奈米線的實施例可以對各個奈米線均有相同屬性。
至少第一奈米線550A包含GaN通道區308。GaN通道區308具有長度(L)。參考圖5B，GaN通道區308也具有正交於長度L的圓周。參考圖5A及5B，閘極電極堆疊318包圍各個奈米線550的各個通道區的整個圓周，包含GaN通道區308。閘極電極堆疊318包含閘極電極與複合閘極介電層堆疊配置在該通道區與該閘極電極之間。複合閘極介電層堆疊包含高能帶隙III族-N層222(示於圖5B)及複合高-k介電層堆疊，例如雙高-K氧化物堆疊(未個別示出)。GaN通道區308與其他奈米線550B及550C的通道區係分開，使得它們完全為閘極電極堆疊318所包圍，而沒有任何例如，下層基板材料或上層通道製造材料的干擾材料。因此，在具有多數奈米線550的實施例中，奈米線的通道區也彼此分開，如於圖5B所示。參考圖5A-5C，底阻障層328係配置在基板302之上。底阻障層328更進一步配置在一或更多奈米線550之下。在實施例中，GaN通道區308完全為閘極電極318所包圍，如圖5B所示。
再次參考圖5A，各個奈米線550同時也包含源極及汲極區314及316配置在通道區兩側上的奈米線中 或之上，其包含在GaN通道區308之兩側上。在一實施例中，源極與汲極區314/316係為嵌入源極及汲極區，例如至少部份奈米線被移除並被替換以源極/汲極材料區。然而，在另一實施例中，源極及汲極區314/316係由該一或更多奈米線550的部份構成或至少包含該一或更多奈米線550部份。
一對接觸570係配置在該源極/汲極區314/316之上。在一實施例中，半導體裝置500更包含一對間隔層540。間隔層540係配置在該閘極電極堆疊318與該對接觸570之間。如上所述，在至少幾個實施例中，通道區及源極/汲極區係被作成分開。然而，並不是所有奈米線550的區域均需如此或甚至作成分開。例如，參考圖5C，奈米線550A-550C在間隔層540下的位置並不是分開。在一實施例中，奈米線550A-550C的堆疊在其間具有干擾半導體材料580。在一實施例中，底奈米線550A仍與底緩衝層328的一部份接觸，否則其係被下凹作閘極堆疊318形成(圖5B)。因此，在實施例中，在一或兩間隔層540下的多數垂直堆疊奈米線550的一部份係相連的。
應了解的是，圖5A-5C的類似元件符號可以相關於圖1B、3A-3E及4加以描述。同時，雖然上述裝置500為單一裝置，但CMOS架構可以被形成，以包含NMOS及PMOS奈米線為主裝置，配置在相同基板上或之上。在一實施例中，奈米線550可以作成大小為線或絲， 並可以具有缺角或圓化角落。
因此，於此所述之一或更多實施例係針對GaN作動區配置整合有複合閘極介電質。雖然上述有關於非平坦及全閘極裝置加以描述，但也可以用於平坦裝置，而沒有閘極包圍特性。因此，此等配置也可以包含形成GaN為主電晶體，例如平坦裝置、鰭式或三閘為主裝置、及全閘極裝置，包含奈米線為主裝置。於此所述之實施例也可以有效於在金屬氧化物半導體場效電晶體(MOSFET)中的接面隔離。應了解的是，例如於此所述之III-V族材料層的材料形成可以以以下技術執行，例如但並不限於化學氣相沈積(CVD)或分子束磊晶(MBE)、或其他類似製程。
通常，於此所述之實施例可以涵蓋以下之一或多數：(1)具有兩層ALD介電質的複合氧化物(氧化物-半導體堆疊)，該兩層ALD介電質為在薄(例如1-2.5nm)AlxIn1-xN(例如x=0.83)層上組合較高高-K(例如K>15)及較低高-K(例如K<15)，(2)引入硫-及氟-為主預處理化學品(例如，SF6)至AlxIn1-xN(例如，x=0.83)表面，及(3)用於GaN為主裝置的加強型可操作性。應了解的是，上述材料及處理參數可以適用以製造GaN為主裝置，其係沒有平坦化層或其他情況，加入平坦化層於例如裝置的源極及汲極區。
通常，於此所述之一或更多實施例係有關於SoC產品(包含針對積集在智慧手機及平板電腦的 SoC)，這將需要直接電池高壓開關電晶體，例如在輸出濾波器及在驅動電路中的DC-至-DC轉換。例如，DC-至-DC轉換器係在智慧手機、筆記型電腦、平板電腦、及其他電子設備中的SoC電路中的電力管理IC所需要。消費者想要更小形狀因素，以容許更多IC更多功能；於此所述之一或更多實施例隨著增加功能性完成在形狀因素中的縮小。一或更多實施例也可以有關於其他工業，例如基地台無線傳輸技術、在電力輸配網路中之電力轉換技術及電動車的技術。
圖6例示依據本發明一實施法的計算裝置600。計算裝置600包圍住一板602。板602可以包含若干元件，包含但並不限於處理器604及至少一通訊晶片606。該處理器604係實體及電耦接至該板602。在一些實施法中，至少一通訊晶片606係也實體及電耦接至板602。在其他實施法中，通訊晶片606也是處理器604的一部份。
取決於其應用，計算裝置600可以包含其他元件，其可以或可不實體及電耦接至板602。這些其他元件包含但並不限於揮發記憶體(例如，DRAM)、非揮發記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、攝影機、及大量儲存裝置 (例如硬碟機、光碟機(CD)、數位影音光碟(DVD)等等)。
通訊晶片606完成用於資料傳送進出計算裝置600的無線通訊。用語“無線”及其衍生可以用以描述電路、裝置、系統、方法、技術、通訊頻道等等，其可以透過非固態媒體經由使用調變電磁輻射而傳遞資料。雖然在一些實施例中，該用語可能不包含線，但該用語並不暗示相關裝置並不包含線。通訊晶片606可以實施任意數量的無線標準或協定，包含但並不限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生，及其他用於指定給3G、4G、5G及之後的任何其他無線協定。計算裝置600可以包含多數通訊晶片606。例如，第一通訊晶片606可以專屬於短距無線通訊，例如Wi-Fi及藍芽及第二通訊晶片606可以專屬於長距無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置600的處理器604包含封裝在處理器604內的積體電路晶粒。在本發明的一些實施法中，處理器的積體電路晶粒包含一或更多裝置，例如依據本發明實施建立的GaN為主MOS-FET電晶體。用語“處理器”可以表示任何裝置或裝置部份，其可以處理來自暫存器及/或記憶體的電子資料，以轉換該電子資料成為其他可以被 儲存在暫存器及/或記憶體中的電子資料。
通訊晶片606也包含封裝在通訊晶片606內積體電路晶粒。依據本發明之另一實施法，通訊晶片的積體電路晶粒包含依據本發明實施法建立的一或更多裝置，例如GaN-為主MOS-FET電晶體。
在其他實施法中，包圍在計算裝置600內的另一元件可以包含一積體電路晶粒，其包含一或更多裝置，例如GaN為主MOS-FET電晶體，其係依據本發明實施法加以建立。
在各種實施法中，計算裝置600可以為膝上型電腦、小筆電、筆記型電腦、超筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、手動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、攜帶式音樂播放器、或數位視訊記錄器。在其他實施法中，計算裝置600可以為處理資料的任何其他電子裝置。
圖7為依據本發明實施例的行動計算平台的SoC實施法的功能方塊圖。行動計算平台700可以為用於各個電子資料顯示、電子資料處理、及無線電子資料傳輸的任何可攜帶裝置。例如，行動計算平台700可以為任何平板電腦、智慧手機、膝上型電腦等等並包含顯示螢幕705，其在一例示實施例中為觸控螢幕(例如電容式、電感式、電阻式等等)，其允許接收使用者輸入、SoC710及電池713。如所例示，SoC710的積集度愈大，則在行動 計算平台700內的更多形狀因素可以為電池713所佔用，以作為在充電間之最長操作壽命，或為記憶體(未示出)佔用，例如固態機，作最大功能性。
取決於其應用，行動計算平台700也可以包含其他元件，包含但並不限揮發記憶體(DRAM)、非揮發記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、攝影機、及大量儲存裝置(例如硬碟機、光碟機(CD)、數位影音光碟(DVD)等等)。
SoC710更被例示為放大圖720。取決於實施例，SoC710包含一部份基板702(即晶片)，其上製造有：兩或更多電力管理積體電路(PMIC)715、包含RF發射器及/或接收器的RF積體電路(RFIC)725、其控制器711、及一或更多中央處理核心730、731。RFIC725可以實施為若干無線標準或協定之任一，包含但並不限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生，及其他用於指定給3G、4G、5G及之後的任何無線協定。RFIC725可以包含多數通訊晶片。例如，第一通訊晶片可以專屬於短距無 線通訊，例如Wi-Fi及藍芽及第二通訊晶片可以專屬於長距無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
可以為熟習於本技藝者所了解，這些功能分開電路模組中，CMOS電晶體典型專屬使用於PMIC715及RFIC725。在本發明之實施例中，PMIC715及RFIC725使用如此所述之一或更多氮化鎵電晶體。在其他實施例中，利用於此所述之氮化鎵電晶體的PMIC715及RFIC725係被積集至設在矽CMOS技術中的一或更多控制器711及處理器核心730、731中，單石地積集PMIC715及RFIC725至該(矽)基板702。將可以了解的是，在PMIC715及/或RFIC725內，於此所述之高壓高頻能氮化鎵並不需要被利用於排除CMOS之外，而是矽CMOS可以進一步包含在各個PMIC715及RFIC725中。
於此所述之氮化鎵電晶體可以特別利用，其中出現有高電壓擺動(例如，在PMIC715內的7-10伏電池電壓調整，DC至DC轉換等等)。如所示，在例示實施例中，PMIC715具有一輸入耦接至電池713，並具有一輸出提供電流供給至SoC710內的所有其他功能模組。在其他實施例中，其中額外IC係被提供在行動計算平台700內，但離開SoC710，PMIC715輸出進一步提供電流供應給離開SoC710的所有這些額外IC。
如進一步顯示，在例示實施例中，PMIC715具有輸出耦接至天線並可以進一步具有輸入耦接至在 SoC710上的通訊模組，例如，RF類比與數位基頻帶模組(未示出)。或者，此通訊模組可以設在晶片離開SoC710的IC上並耦接至SoC710作傳輸。於此所述之氮化鎵也更提供功率放大器電晶體所需更大的額外效率(PAE)，該功率放大器電晶體具有至少十倍載波頻率(例如，設計用於3G或GSM蜂巢通訊的RFIC725中的1.9GHz)的Ft。
因此，本發明之實施例包含加強模式氮化鎵(GaN)半導體裝置，其具有複合高-k金屬閘極堆疊及製造此等裝置的方法。
在一實施例中，半導體裝置包含氮化鎵(GaN)通道區配置於基板之上。閘極堆疊係配置在GaN通道區上。閘極堆疊包含複合閘極介電層直接配置於該GaN通道區與閘極電極之間。複合閘極介電層包含高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，具有較第一高-K介電氧化層為高的介電常數。源極/汲極區係被配置在該GaN通道區的兩側上。
在一實施例中，高能帶隙III族-N層係配置於GaN通道區上，該第一高-K介電氧化物層係配置在該高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在該第二高-K介電氧化物層上。
在一實施例中，高能帶隙III族-N層係由AlInN構成，該高-K介電氧化物層係由氧化鋁(Al2O3) 構成，及第二高-K介電氧化物層係由氧化鉿(HfO2)構成。
在一實施例中，第二高-K介電氧化物層具有大於15的介電常數，及該第一高-K介電氧化物層具有小於15的介電常數。
在一實施例中，半導體裝置為N-型裝置，該閘極電極為中-間隙金屬閘極電極，及該源極及汲極區係由重摻雜矽的GaN區構成。
在一實施例中，半導體裝置為加強型裝置。
在一實施例中，半導體裝置包含異質結構，配置在基板之上並具有三維氮化鎵(GaN)體與一表面GaN通道區。源極與及汲極材料區係配置於三維GaN體之上。溝渠係配置於源極及汲極材料區中，分開源極區與汲極區，並曝露出該表面GaN通道區的至少一部份。閘極堆疊係配置在該溝渠中並在該表面GaN通道區的曝露部份上。閘極堆疊包含複合閘極介電層，直接配置於表面GaN通道區與閘極電極之間。複合閘極介電層包含高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，其具有大於第一高-K介電氧化物層的介電常數。
在一實施例中，高能帶隙III族-N層係配置在表面GaN通道區上，該第一高-K介電氧化物層配置在高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在 該第二高-K介電氧化物層上。
在一實施例中，高能帶隙III族-N層由AlInN構成，第一高-K介電氧化物層由氧化鋁(Al2O3)構成，及第二高-K介電氧化物層係由氧化鉿(HfO2)構成。
在一實施例中，第二高-K介電氧化物層具有大於15的介電常數，及第一高-K介電氧化物層具有小於15的介電常數。
在一實施例中，半導體裝置為N-型裝置，及該閘極電極為中-間隙金屬閘極電極。
在一實施例中，該半導體裝置為加強型裝置。
在一實施例中，異質結構更包含頂阻障層，配置在該源極及汲極材料區與該三維GaN體之間。該溝渠也配置在該頂阻障層中。
在一實施例中，異質結構更包含底阻障層，配置在該基板與該三維GaN體之間。
在一實施例中，溝渠也部份配置在底阻障層中，完全地曝露該表面GaN通道區。閘極堆疊完全地包圍該表面GaN通道區。
在一實施例中，半導體裝置包含垂直配置的多數氮化鎵(GaN)奈米線配置在基板之上。閘極堆疊係配置在各個該GaN奈米線的通道區上並完全包圍住該通道區。閘極堆疊包含複合閘極介電層，直接配置於各個通道區與閘極電極之間。該複合閘極介電層包含高能帶隙 III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，具有高於該第一高-K介電氧化物層的介電常數。源極與汲極區包圍各個該GaN奈米線的部份，在各個通道區的兩側上。
在一實施例中，高能帶隙III族-N層係配置於各個通道區上，該第一高-K介電氧化物層係配置在該高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在第二高-K介電氧化物層上。
在一實施例中，高能帶隙III族-N層係由AlInN構成，第一高-K介電氧化物層係由氧化鋁(Al2O3)構成，及第二高-K介電氧化物層係由氧化鉿(HfO2)構成。
在一實施例中，第二高-K介電氧化物層具有大於15的介電常數，及該第一高-K介電氧化物層具有小於15的介電常數。
在一實施例中，半導體裝置為N-型裝置，閘極電極係為中-間隙金屬閘極電極，及源極及汲極區係由重摻雜Si的GaN區構成。
在一實施例中，半導體裝置為加強型裝置。
在一實施例中，半導體裝置更包含頂阻障層，配置在源極及汲極區與各個該GaN奈米線之間。
在一實施例中，半導體裝置更包含底阻障層，配置在該基板與該最底下GaN奈米線之間。閘極堆 疊的底部係配置在該底阻障層上。
在一實施例中，一種製造半導體裝置的方法，涉及在基板之上形成氮化鎵(GaN)通道區。該方法也涉及在GaN通道區上形成高能帶隙III族-N層。該方法也涉及以SF6處置高能帶隙III族-N層。該方法也涉及在該高能帶隙III族-N層上形成第一高-K介電氧化物層。該方法也涉及在該第一高-K介電氧化物層上形成第二高-K介電氧化物層，該第二高-K介電氧化物層具有較該第一高-K介電氧化物層為高的介電常數。該方法也涉及在該第二高-K介電氧化物層上形成閘極電極。該方法也涉及在該GaN通道區的兩側上，形成源極/汲極區。
在一實施例中，形成高能帶隙III族-N層涉及形成該高能帶隙III族-N層至第一厚度，並隨後蝕刻該高能帶隙III族-N層至第二的較小的厚度。
200‧‧‧GaN為主半導體裝置
206‧‧‧GaN通道區
220‧‧‧複合高-K材料堆疊
220A‧‧‧較低K高-K氧化物層
220B‧‧‧較高K高-K氧化物層
222‧‧‧高能帶隙III族-N層
224‧‧‧閘極電極
299‧‧‧介面

Claims (25)

  1. 一種半導體裝置，包含：氮化鎵(GaN)通道區，配置在基板之上；閘極堆疊，配置在該GaN通道區上，該閘極堆疊包含複合閘極介電層，直接配置在該GaN通道區與閘極電極之間，其中該複合閘極介電層包含高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，其具有高於該第一高-K介電氧化物層的介電常數；及源極/汲極區，配置在該GaN通道區的兩側。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該高能帶隙III族-N層係配置在該GaN通道區上，該第一高-K介電氧化物層係配置在該高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在該第二高-K介電氧化物層上。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該高能帶隙III族-N層包含AlInN，該第一高-K介電氧化物層包含氧化鋁(Al2O3)，及該第二高-K介電氧化物層包含氧化鉿(HfO2)。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第二高-K介電氧化物層具有大於15的介電常數，及該第一高-K介電氧化物層具有小於15的介電常數。
  5. 如申請專利範圍第1項所述之半導體裝置，其中 該半導體裝置為N-型裝置，該閘極電極為中-間隙金屬閘極電極，及該源極及汲極區包含重摻雜矽的GaN區。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置為加強型裝置。
  7. 一種半導體裝置，包含：異質結構，配置在基板之上並包含具有表面GaN通道區的三維氮化鎵(GaN)體；源極與汲極材料區配置於該三維GaN體之上；溝渠配置於該源極及汲極材料區中，分開源極區與汲極區，並曝露出該表面GaN通道區的至少一部份；及閘極堆疊配置在該溝渠中並在該表面GaN通道區的曝露部份上，該閘極堆疊包含複合閘極介電層，直接配置於該表面GaN通道區與閘極電極之間，其中該複合閘極介電層包含高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，其具有大於該第一高-K介電氧化物層的介電常數。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該高能帶隙III族-N層係配置在該表面GaN通道區上，該第一高-K介電氧化物層係配置在該高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在該第二高-K介電氧化物層上。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該高能帶隙III族-N層包含AlInN，該第一高-K介電氧化 物層包含氧化鋁(Al2O3)，及該第二高-K介電氧化物層包含氧化鉿(HfO2)。
  10. 如申請專利範圍第7項所述之半導體裝置，其中該第二高-K介電氧化物層具有大於15的介電常數，及該第一高-K介電氧化物層具有小於15的介電常數。
  11. 如申請專利範圍第7項所述之半導體裝置，其中該半導體裝置為N-型裝置，及該閘極電極為中-間隙金屬閘極電極。
  12. 如申請專利範圍第7項所述之半導體裝置，其中該半導體裝置為加強型裝置。
  13. 如申請專利範圍第7項所述之半導體裝置，其中該異質結構更包含：頂阻障層，配置在該源極及汲極材料區與該三維GaN體之間，其中該溝渠也配置在該頂阻障層中。
  14. 如申請專利範圍第7項所述之半導體裝置，其中該異質結構更包含：底阻障層，配置在該基板與該三維GaN體之間。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該溝渠也部份配置在該底阻障層中，完全地曝露該表面GaN通道區，及其中該閘極堆疊完全地包圍該表面GaN通道區。
  16. 一種半導體裝置，包含：垂直配置的多數氮化鎵(GaN)奈米線配置在基板之上； 閘極堆疊配置在各個該GaN奈米線的通道區上並完全包圍住該通道區，該閘極堆疊包含複合閘極介電層，直接配置於各個通道區與閘極電極之間，其中該複合閘極介電層包含：高能帶隙III族-N層、第一高-K介電氧化物層、及第二高-K介電氧化物層，其具有高於該第一高-K介電氧化物層的介電常數；及源極與汲極區，包圍各個該GaN奈米線的部份，在各個通道區的兩側上。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該高能帶隙III族-N層係配置於各個通道區上，該第一高-K介電氧化物層係配置在該高能帶隙III族-N層上，該第二高-K介電氧化物層係配置在該第一高-K介電氧化物層上，及該閘極電極係配置在該第二高-K介電氧化物層上。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該高能帶隙III族-N層包含AlInN，該第一高-K介電氧化物層包含氧化鋁(Al2O3)，及該第二高-K介電氧化物層包含氧化鉿(HfO2)。
  19. 如申請專利範圍第16項所述之半導體裝置，其中該第二高-K介電氧化物層具有大於15的介電常數，及該第一高-K介電氧化物層具有小於15的介電常數。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該半導體裝置為N-型裝置，該閘極電極係為中-間隙金屬閘極電極，及該源極及汲極區包含重摻雜Si的GaN 區。
  21. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置為加強型裝置。
  22. 如申請專利範圍第16項所述之半導體裝置，更包含：頂阻障層，配置在該源極及汲極區與各個該GaN奈米線之間。
  23. 如申請專利範圍第16項所述之半導體裝置，更包含：底阻障層，配置在該基板與最底下GaN奈米線之間，其中該閘極堆疊的底部係配置在該底阻障層上。
  24. 一種製造半導體裝置的方法，該方法包含：在基板之上形成氮化鎵(GaN)通道區；在該GaN通道區上，形成高能帶隙III族-N層；以SF6處置該高能帶隙III族-N層；在該高能帶隙III族-N層上，形成第一高-K介電氧化物層；在該第一高-K介電氧化物層上，形成第二高-K介電氧化物層，該第二高-K介電氧化物層具有較該第一高-K介電氧化物層為高的介電常數；在該第二高-K介電氧化物層上，形成閘極電極；及在該GaN通道區的兩側上，形成源極/汲極區。
  25. 如申請專利範圍第24項所述之方法，其中形成該高能帶隙III族-N層包含形成該高能帶隙III族-N層至 第一厚度，並隨後蝕刻該高能帶隙III族-N層至第二的較小的厚度。
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