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TW201530627A - 金屬閘極及其製造程序 - Google Patents

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Abstract

本揭露提供一種半導體結構，包含一基板、一金屬閘極、一介電層、一蝕刻停止層。金屬閘極位於基板上，並具有一第一表面。介電層圍繞金屬閘極，並具有一第二表面。蝕刻停止層與第一表面及第二表面接觸。第一表面高於第二表面。本揭露亦提供一種製造半導體結構之方法，包含在基板上形成一假閘極；在該假閘極之上方形成一第二蝕刻停止層；在該假閘極之上方形成一介電層；以一金屬閘極取代該假閘極；回蝕刻介電層以形成介電層的一第二表面，其低於金屬閘極的第一表面；並形成金屬閘極與介電層之上方的第一蝕刻停止層。

Description

金屬閘極及其製造程序
本發明係關於半導體裝置領域，且特定而言係關於具有金屬閘極之半導體裝置。
在現今半導體製造快速發展的世界中，積體度提高、裝置特徵變得更小並滿足更大的需求以改善裝置效能。在未來技術，如CMOS，互補金屬氧化物半導體，裝置尺寸將變得更小，需要新材料及概念以符合先進效能的需求。
CMOS技術包含NMOS(N型金屬氧化物半導體)及PMOS(P型金屬氧化物半導體)形成於相同基板上並且在相同晶粒(die)中。NMOS及PMOS及各種其他裝置中高效能的重要特徵係裝置速度。為了使裝置以高速操作，需要非常低的阻值，包含金屬內連接結構與NMOS及PMOS電晶體之間非常低的接觸阻值。接點形成至各自電晶體的閘極電極以及相關聯電晶體的源極及汲極區域之電極。一種提供至源極及汲極區域的接點之方法係形成貫穿經過源極及汲極區域之上的介電層之溝槽，並接著以導電材料填充該等溝槽。
隨著尺寸縮小之趨勢，各種材料已用於CMOS裝置的閘極電極及閘極介電層。一種方法製備這些裝置係以金屬材料用於閘極電極，及以高k值介電質用於閘極介電質。然而，高k值金屬閘極(HKMG)裝置經常在閘極結構中需要額外的層。例如，功函數層可用以調整金屬 閘極的功函數值。額外地，屏障(或覆蓋)層可輔助HKMG製造程序。雖然源極/汲極接點及HKMG製造的組合已滿足其需求，卻未滿足所有各方面的需求。
本揭露之一實施例提供一種半導體結構，其包含一基板；一金屬閘極，其具有一第一表面，並且位於該基板上；一介電層，其具有一第二表面，並且圍繞該金屬閘極；及一蝕刻停止層，其至少在該金屬閘極及該介電層之上方，與該第一表面及該第二表面接觸，其中該第一表面高於該第二表面。
本揭露之另一實施例提供一種半導體結構，其包含一基板；及在該基板上的一閘極，其包含一第一部分，由一第一蝕刻停止層圍繞；一第二部分，由一第二蝕刻停止層及一介電層圍繞，其中，在該第一蝕刻停止層及該介電層之間的一介面不與該閘極接觸。
本揭露又一實施例提供一種製造一半導體結構的方法，其包含在一基板上形成一假閘極；形成一第二蝕刻停止層在該假閘極層之上方；形成一介電層覆蓋在該假閘極層之上方；以一金屬閘極取代該假閘極；回蝕刻該介電層以形成該介電層的一第二表面，該第二表面低於該金屬閘極的一第一表面；及在該金屬閘極及該介電層之上方形成一第一蝕刻停止層。
10‧‧‧金屬閘極電晶體結構
100‧‧‧基板
100'‧‧‧介面層
101‧‧‧源極及汲極區域
101'‧‧‧淡摻雜源極/汲極區域
102‧‧‧隔離區域
103‧‧‧金屬閘極
103A‧‧‧第一表面
103'‧‧‧PMOS金屬閘極
1031‧‧‧閘極間隔物
1032‧‧‧高k值介電材料
1033‧‧‧高k值介電覆蓋層
1034‧‧‧屏障或蝕刻停止層
1035‧‧‧功函數層
1036‧‧‧金屬填充層
1037‧‧‧第一部份
1038‧‧‧介面
1039‧‧‧第二部分
104‧‧‧假閘極
104'‧‧‧假閘極層
1040‧‧‧凹口
105‧‧‧介電層
105A‧‧‧第二表面
105B‧‧‧第三表面
106‧‧‧源極及汲極區域
107A‧‧‧第二蝕刻停止層、下蝕刻停止層
107B‧‧‧第一蝕刻停止層、上蝕刻停止層
107C‧‧‧平整表面
109‧‧‧氧化物層
111‧‧‧接點
111'‧‧‧接觸孔
140‧‧‧矽化材料
H1‧‧‧預定距離
H2‧‧‧預定距離
T‧‧‧三相點
本揭露之特徵可由下列說明書內容以及相應圖示充分表達。然而本揭露所屬技術領域中具有通常知識者應瞭解，如業界的一般做法，本揭露圖式上某些特徵並無按照相對比例繪製。事實上，本揭露圖式上某些特徵之尺寸會任意放大或縮小，以達到清楚的說明效果。
圖1顯示，本揭露之部分實施例中沒有源極/汲極接點的金屬閘極結構。
圖2顯示本揭露之部分實施例中圖1所示的金屬閘極結構中解剖自線AA的上視圖。
圖3顯示本揭露之部分實施例中圖1所示的金屬閘極結構中解剖自線BB的上視圖。
圖4顯示本揭露之部分實施例中具有源極/汲極接點的金屬閘極結構。
圖5至圖10顯示本揭露之部分實施例中製造半導體結構的金屬閘極的方法之操作截面圖。
圖11至圖13顯示本揭露之部分實施例中製造半導體結構的蝕刻停止層的方法之操作截面圖。
圖14及圖15顯示本揭露之部分實施例中製造半導體結構的源極/汲極接點的方法之操作截面圖。
以下揭露內容提供實施本發明標的物不同特徵的不同實施例或範例。以下特定的元件示例以及組合方法係用以簡化本揭露，該些特定的元件示例以及組合方法僅為範例，而本揭露的範圍並不局限於此。舉例而言，形成一第一特徵於一第二特徵之上之敘述可包含該第一特徵與該第二特徵直接接觸之實施例，或可包含該第一特徵與該第二特徵之間存在其它特徵，因此該第一特徵與該第二特徵並無直接接觸之實施例。再者，本揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
進一步而言，空間上之相對用語，例如「在...下方」、「之下」、「低於」、「之上」、「上方的」，及其同類用語可出現於本揭露中，係用以描述圖式中一元件或特徵與另一元件或另一特徵的相對關係。空間上之相對用語係用以涵蓋元件於使用時在圖式描繪之外 的不同方位或角度。元件或裝置可以不同方位配置(旋轉90度或其它角度)，而本揭露描述空間相對關係之用語亦可以相應地被解釋。
隨著裝置尺寸縮小，在較大尺寸的裝置中所利用的數個製造操作(operation)在縮減尺寸中出現重大的問題。例如，在具有通道長度大約或小於20奈米的金屬閘極電晶體中，根據客製化操作形成源極/汲極接點，可能出現被掏空的金屬閘極。在金屬閘極電晶體中形成源極/汲極區域接點通常包含下列步驟：(1)形成金屬閘極的底蝕刻停止層(bottom etch stop layer)；(2)在該底蝕刻停止層之上方形成一中間介電層(ILD)；(3)平坦化該ILD及該底蝕刻停止層，直到暴露金屬閘極的頂表面；(4)在金屬閘極的頂表面之上方形成一上蝕刻停止層(top etch stop layer)；(5)藉由引入移除ILD、底蝕刻停止層及上蝕刻停止層的蝕刻劑以形成源極/汲極區域接觸孔。
根據上述操作，當在形成源極/汲極接觸孔同時，位於ILD及上蝕刻停止層間的介面將形成洩漏路徑(leakage path)，允許蝕刻劑貫穿直達金屬閘極的若干金屬層。當用以形成源極/汲極接觸孔的適當蝕刻劑對金屬閘極的金屬層具有一定蝕刻速率時，洩漏路徑提供金屬層被蝕刻並掏空的通道。例如，利用上述操作，金屬閘極的填充金屬層(例如：鎢層)完全被移除。另一例，根據上述操作，填充金屬層(例如：鎢層)、功函數(work function)金屬層(例如：含鋁氮化物層)、屏障層(氮化物層)及覆蓋層(capping layer)(例如：氮化物層)均被移除並掏空。無論是部分或完全移除金屬閘極，將會降低裝置的良率及可靠度。因此應該避免源極/汲極接觸孔形成後金屬閘極的移除/掏空現象。
在20奈米以下金屬閘極電晶體結構將面臨上述問題，本揭露提供具有截斷洩漏路徑的半導體結構。蝕刻停止層及ILD間的介面經修改，以在離開金屬閘極的金屬層一預定距離處終止，因此使接觸孔蝕 刻劑的洩漏路徑被阻絕於金屬閘極。本揭露提供一種具有截斷洩漏路徑的半導體結構之製造方法。在部分實施例中，藉由本揭露所揭示之操作，在形成接觸孔之後70%的金屬閘極仍保留。
圖1顯示本揭露部分實施例之不具有源極/汲極接觸拴塞(contact plug)的金屬閘極電晶體結構10之截面圖。金屬閘極電晶體結構10包含基板100、位於基板上的金屬閘極103、圍繞金屬閘極103的介電層105、及在金屬閘極103及介電層105之上方的蝕刻停止層107A、107B。在部分實施例中，基板100係包含單元素半導體基板，例如結晶、多晶或非晶結構的矽、鍺；複合半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；任何其他適當材料；及/或其組合。在部分實施例中，合金半導體基板可具有梯度SiGe特徵，其中梯度SiGe特徵從在一位置處Si和Ge的組成由一比例至在另一位置處改變為另一比例。在另一實施例中，合金SiGe形成於矽基板之上方。另一實施例中，SiGe基板係經應變的(strained)。再者，基板100可為位於絕緣層上之半導體，例如絕緣層上矽材料(SOI)，或薄膜電晶體(TFT)。在部分實施例中，基板100可以包含經摻雜的磊晶層或埋層(buried layer)。在其他實施例中，基板100可具有多層複合半導體結構。在部分實施例中，基板100可包含非半導體材料，例如玻璃。
在本揭露所屬技術領域中可知基板依設計需求可包含各種摻雜組態。在部分實施例中，基板100可包含摻雜的區域。摻雜的區域可以p型或n型摻雜劑摻雜。例如，摻雜區域可以用例如硼或BF2的p型摻雜劑摻雜；可以用例如磷或砷的n型摻雜劑摻雜；及/或其組合。摻雜區可直接形成在半導體基板上、在P型井(P-well)結構中、N型井結構中、雙井(dual well)結構中或利用抬升式結構(raised structure)。基板 100可進一步包含各種主動區域，例如經組態用於N型金屬氧化物半導體電晶體裝置(NMOS)的區域及經組態用於P型金屬氧化物半導體電晶體裝置(PMOS)的區域。可瞭解地金屬閘極電晶體結構10可由互補金屬氧化物半導體(CMOS)技術製程形成，因此部分程序在此不詳述。在部分實施例中，金屬閘極電晶體結構10包含閘極結構每一側上的源極及汲極區域中的磊晶成長及形成抬升式源極及汲極區域101，磊晶成長對通道區域賦予拉伸應變(tensile strain)及壓縮應變(compressive strain)。
至少一隔離區域102可在基板100上形成以隔離各種區域，例如，隔離NMOS及PMOS電晶體裝置區域，如圖4所示。隔離區域102利用隔離技術，例如局部矽氧化技術(LOCOS)或淺溝槽隔離(STI)，以限定及電性隔離不同區域。在一實施例中，隔離區域102包含STI。隔離區域102可包含矽氧化物、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低K值介電材料、其他適當材料及/或其組合。
參照圖1所示，金屬閘極103可包含閘極間隔物(spacer)1031，其位於金屬閘極103的每一側上，例如，以氮化物材料(如氮化矽)組成。閘極間隔物1031可包含介電材料，例如氮化矽、矽氧化物、碳化矽、氮氧化矽、其他適當材料及/或其組合。閘極間隔物1031可用以相對於淡摻雜源極/汲極區域101'偏移源極及汲極區域101(亦可稱為重摻雜源極/汲極區域)。在部分實施例中，本揭露所述的金屬閘極側壁係指閘極間隔物1031的外表面。
在圖1中，蝕刻停止層107A、107B可包含氮化矽、氮氧化矽、非晶碳材料、碳化矽及/或其他適當材料。蝕刻停止層107A、107B的組成成份可根據對金屬閘極電晶體結構10的一或多個額外特徵之蝕刻選擇比而選擇。在一實施例中，蝕刻停止層107B係一中間接觸蝕刻停止層(middle contact etch stop layer，MCESL)，至少由氮化矽組成， 蝕刻停止層107A係底接觸蝕刻停止層(bottom contact etch stop layer，BCESL)，其係由相同於MCESL的若干不同介電材料組成。蝕刻停止層107A、107B可具有任何適當的厚度，例如，從約30Å至約150Å。
圖1中，介電層105可包含材料例如氧化矽、氮化矽、氮氧化矽、旋塗玻璃(SOG)、摻氟石英玻璃(FSG)、碳摻雜矽氧化物(如：SiCOH)、Black Diamond®(加州聖塔克拉拉應用材料)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、BCB(雙苯並環丁烯)、Flare、SiLK(密西根州美聯市陶氏化學)、聚乙醯胺(polyimide)、非孔材料、多孔材料及/或其組合。在部分實施例中，介電層105可包含高密度電漿(HDP)介電材料(如：HDP氧化物)及/或高深寬比製程(HARP)介電材料(如：HARP氧化物)。介電層105可具有任何適當厚度，例如自約3000Å至約5000Å。可以瞭解地介電層105可包含一或多個介電材料及/或一或多個介電層。
如圖1所示，金屬閘極103係指閘極間隔物1031及數個金屬層(1032、1033、1034、1035、1036)。在部分實施例中，數個金屬閘極層包含中間層或高k值介電層1032、高k值介電覆蓋層、屏障或蝕刻停止層1034、功函數金屬層1035及金屬填充層1036。在本揭露所屬技術領域中具有通常知識者應瞭解亦可以由各種順序或額外的/減少的金屬層所建構，並不超出本揭露之範圍。
參照圖1，金屬閘極103具有第一表面103A，在部分實施例中，第一表面103A係金屬閘極103的頂表面。介電層105具有第二表面105A，在部分實施例中，第二表面105A係介電層105的頂表面。第一表面103A可進一步被限定為介於金屬閘極頂表面及蝕刻停止層107B間的介面，而第二表面105A可進一步限定為介電層105及蝕刻停止層 107B間的介面。在圖1中，蝕刻停止層107B與第一表面103A及第二表面105A分別在不同高度接觸。換言之，例如，第一表面103A以一預定距離H1高於第二表面105A。
在部分實施例中，介於第一表面103A及第二表面105A之間的預定距離H1係在從約30Å至約8oÅ的一範圍中。例如，金屬閘極103的第一表面103A比介電層105的第二表面105A高50Å。在部分實施例中，蝕刻停止層107A、107B包含二部分：上部分107B及下部分107A。上部分107B位於金屬閘極103A及介電層105之上方，而下部分107A與介電層的第三表面105B接觸。第三表面105B將稍後在本揭露中詳述。如圖1所示，蝕刻停止層的上部分107B及下部分107A至少在靠近金屬閘極103的側壁之位置形成一連續區域，在該連續區域上部分107B實質上與下部分107A連接。
在部分實施例中，下部分107A圍繞介電層105的第三表面105B。介電層105的第三表面105B係指第二表面105A以外介電層105之外廓(contour)。換言之，第三表面105B可包含位於介電層105的底部之一水平部分及位於介電層105的一側壁之陡峭傾斜部分。如前所述，下部分107A可以係順從金屬閘極103的形態之BCESL，因此下部分107A圍繞介電層105的第三表面105B。
進一步闡明圖1中金屬閘極電晶體結構10，沿圖1平面剖面線AA及線BB的平面上視圖分別顯示於圖2及圖3。圖1及圖2中，線AA跨越金屬閘極103的第一表面103A並橫向地延伸至蝕刻停止層的上部分107B。圖1及圖3中，線BB跨越第二表面105A並橫向地延伸至金屬閘極103。圖2中，金屬閘極103包含閘極間隔物1031、中間層或高k值介電層1032、高k值介電覆蓋層1033、屏障或蝕刻停止層1034、功函數金屬層1035及金屬填充層1036。蝕刻停止層的上部分107B位於金屬閘極103的兩側。圖3中，相同符號的標示與圖1及圖2中表示相同的元 件，在此不再重述。與圖2比較，圖3的上視圖進一步包含介電層105將金屬閘極103及蝕刻停止層的下部分107A夾在中間。
圖2顯示蝕刻停止層的上部分107B與金屬閘極103的側壁接觸。在部分實施例中，金屬閘極103的側壁可以係閘極間隔物1031。類似地，如圖3所示，蝕刻停止層的下部分107A與金屬閘極103的側壁接觸。因為金屬閘極103的下部分由蝕刻停止層107A及介電層105圍繞，蝕刻停止層的下部分107A具有一預定距離H2，其可量測自第二表面105A的邊緣至金屬閘極103的側壁。
如本揭露之前所述，蝕刻停止層107A、107B及介電層105可由具有不同蝕刻速率的不同材料組成。例如，在包含含氟氣體(如CF4、SF6、CH2F2、CHF3及/或C2F6)的乾蝕刻操作中，蝕刻停止層107A、107B(例如：以氮化物為基的層)的蝕刻速率低於介電層105(例如：以氧化物為基的層)的蝕刻速率。部分實施例中，在具有含氟氣體的乾蝕刻操作下的選擇比(介電層105對蝕刻停止層107A、107B的蝕刻速率比)大約為4。另一方面，在包含稀釋氫氟酸(HF)浸泡程序的濕蝕刻操作下，介電層105與蝕刻停止層107A、107B間的選擇比在約為5至約為10之間的一範圍。
圖4顯示跟據本揭露部分實施例之具有源極/汲極接點的金屬閘極結構20。金屬閘極結構20包含基板100、基板100上的NMOS金屬閘極103及PMOS金屬閘極103'。在部分實施例中，NMOS結構可包含磊晶成長的源極及汲極區域101，其對通道區域賦予拉伸應變；PMOS結構可包含磊晶成長的源極及汲極區域106，其對通道區域賦予壓縮應變。在部分實施例中，金屬閘極結構20建構於鰭式場效電晶體(FinFET)中，並藉此基板100係部分地埋置入絕緣層(未顯示)中的半導體鰭。
參照圖4，NMOS金屬閘極103包含第一部份1037及第二部分 1039。第一部分1037指金屬閘極103的上部分，由蝕刻停止層107A、107B的上部分107B或第一蝕刻停止層所圍繞。第二部分指金屬閘極103的下部分，由下部分107A(或本揭露之前所述的第二蝕刻停止層)及介電層105所圍繞。又參照圖4，在第一蝕刻停止層107B與介電層105之間的介面1038終止於與金屬閘極103的側壁一預定距離H2之處，因此該介面1038並不與金屬閘極103接觸。在部分實施例中，預定距離H2係在30Å至80Å間的一範圍中。
在圖4中，第一蝕刻停止層107B、第二蝕刻停止層107A及介電層105的交叉點形成一三相點T。在部分實施例中，三相點T低於金屬閘極103的第一表面103A。在部分實施例中，三相點T與金屬閘極103的側壁橫向地距離H2。NMOS金屬閘極103及其圍繞環境可應用於PMOS金屬閘極103'，因此圖4所示的PMOS金屬閘極103'不再詳加敘述。
再參照圖4，蝕刻停止層107A、107B及介電層105可由具有不同蝕刻速率的不同材料所組成。例如，在包含含氟氣體(如CF4、SF6、CH2F2、CHF3及/或C2F6)的乾蝕刻操作中，蝕刻停止層107A、107B(例如：以氮化物為基的層)的蝕刻速率低於介電層105(例如：以氧化物為基的層)的蝕刻速率至少3倍。在部分實施例中，在包含含氟氣體的乾蝕刻操作中的選擇比(介電層105對蝕刻停止層107A、107B的蝕刻速率比)大約為4。另一方面，在包含稀釋氫氟酸(HF)浸泡程序的濕蝕刻操作中，介電層105對蝕刻停止層107A、107B間的選擇比在約為5至約為10之間的一範圍中。
再參照圖4，源極及汲極接點111將金屬閘極結構20的源極及汲極區域101、106電性耦接至敷金屬層(metallization layer)(未顯示)及其他半導體裝置(未顯示)。源極及汲極接點111由以導體材料填充的接觸孔所組成。接觸孔至少貫穿經氧化物層109、第一蝕刻停止層107B、介電層105及第二蝕刻停止層107A，而連接各別源極及 汲極101、106之上方的矽化物層(未顯示)。在部分實施例中形成接點111的導體材料包含鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN、其他適當材料及/或其組合。
本揭露亦在此提供一種製造半導體結構的方法。在部分實施例中，圖5至圖6的截面圖顯示在基板上形成假閘極(dummy gate)104；圖7的截面圖顯示在假閘極之上方形成介電層105；圖8至圖10的截面圖顯示以金屬閘極103取代假閘極104；圖11的截面圖顯示回蝕刻介電層105以形成介電層的第二表面105A低於金屬閘極的第一表面103A；圖12至圖13的截面圖顯示在金屬閘極103及介電層105之上方形成第一蝕刻停止層107B。
在圖5中，假閘極104'沈積於基板100上，並隨後微影地圖案化以形成圖6所示的假閘極104。可選擇地沈積介面層(interfacial layer)100'於基板及假閘極層104'之間，並隨後圖案化。沈積操作包含化學器相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、高密度電漿CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠距離電漿CVD(RPCVD)、電漿輔助CVD(PECVD)、磊晶成長法(如：選擇性磊晶成長)、濺鍍、電鍍(plating)、旋塗(spin-on coating)、其他適當方法及/或其組合。光微影圖案化操作可包含光阻塗布(如：旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、清洗(rinsing)、乾燥化(如：硬烘烤)、其他適當程序及/或其組合。光微影曝光程序亦可能以其他合適的方法實施或取代，例如無遮罩光微影、電子束寫入、離子束寫入及/或分子壓印(molecular imprint)。蝕刻程序可包含乾蝕刻、濕蝕刻及/或其他蝕刻方法(如：反應離子蝕刻)。蝕刻程序亦可以係純化學性(電漿蝕刻)、純物理性(離子研磨，ion miling)及/或其組合。
圖7中，閘極間隔層1031形成於假閘極104的側壁，蝕刻停止層的下部分107A(或在本揭露之前所述的第二蝕刻停止層)保形地沈積於假閘極104之上方。在部分實施例中，閘極間隔層1031及底蝕刻停止層107A藉由適於氮化物材料的CVD操作而沈積。介電層105接著覆面(blanket)形成於假閘極104及保形層(conformal layer)之上方。如圖7所示，在部分實施例中，在形成底蝕刻停止層107之前，源極/汲極區域101可以，例如藉由應力記憶技術(stress memorization technique，SMT)或其他適合的成長操作，進行磊晶成長。
圖8至圖10顯示移除假閘極104並由金屬閘極103取代。頂部平坦化操作可實施於圖7的中間半導體結構上，以移除介電層105、底蝕刻停止層107A及閘極間隔物1031，直到露出假閘極104的頂表面(top surface)。圖8中假閘極104藉由任何適當的蝕刻操作被移除而形成凹口(recess)1040。在部分實施例中，高k值介電材料1032、高k值介電覆蓋層1033、屏障或蝕刻停止層1034、功函數層1035及金屬填充層1036依序地形成於凹口1040中。
在金屬閘極103中的多層之間，功函數層1035經調整以具有合適的功函數，並包含任何適當材料。例如，如果需要PMOS裝置的P型功函數金屬(P-金屬)，可利用TiN、WN或W。另一方面，如果需要NMOS裝置的N型功函數金屬(N-金屬)，可利用TiAl、TiAlN或TaCN。在部分實施例中，功函數層1035可包含經摻雜導電金屬氧化物材料，金屬填充層1036包含之前所述的任何適當之導電材料。進一步地，金屬填充層1036可以係以與經摻雜導電金屬氧化物材料相同或不同的摻雜方式而摻雜之多晶矽。在部分實施例中，金屬填充層1036包含鋁。可瞭解地，額外層可形成於功函數層1035及/或金屬填充層之上或之下，包含襯墊層(liner layers)、介面層、種子層、黏著層、屏障層等等。可進一步瞭解地，功函數層1035及金屬填充層1036 可包含一或多種材料及/或一或多層。
圖10中，移除操作係執行以移除位於介電層105之上方的金屬閘極層(1032、1033、1034、1035、1036)，直到暴露介電層105的頂表面105'。在部分實施例中，頂表面105'與金屬閘極103的第一表面103A共平面。在部分實施例中，移除操作包含化學機械研磨(CMP)操作及/或其他適當的平坦化操作。
圖10之後，介電層105的頂表面105'進一步經回蝕刻以形成凹下表面105A(或如本揭露之前所述的第二表面)，例如，約30Å至約80Å的介電層105被移除，而第二表面105A以一預定距離H1低於第一表面103A。在部分實施例中，該預定距離H1應足夠大以允許後續形成的第一蝕刻停止層107B接觸金屬閘極103的側壁，但足夠小以避免半導體結構的阻值提高。
回蝕刻操作可包含一或多個乾蝕刻程序、濕蝕刻程序、其他適當程序(如：反應離子蝕刻)及/或其組合。在部分實施例中，任何蝕刻操作顯示介電層105的蝕刻速率，在本揭露之審慎考慮範圍內足夠高於金屬閘極103及第二蝕刻停止層之蝕刻速率。在部分實施例中，在揭露中，蝕刻操作顯示金屬閘極103、第二蝕刻停止層107及介電層105間的蝕刻速率可以係約0：1：4。
在部分實施例中，回蝕刻操作可以係純化學性(電漿蝕刻)、純物理性(離子研磨)及/或其組合。例如，乾蝕刻程序可以在蝕刻腔中利用程序參數而實施，程序參數包含無線電頻率(RF)源功率、偏壓功率、壓力、流動速率、晶圓溫度、其他適當的程序參數及/或其組合。乾蝕刻程序可實施含氧氣體、含氟氣體(如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(如：Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(如：HBr及/或CHBr3)、含碘氣體、其他適當氣體及/或電漿，及/或其組合。在部分實施例，乾蝕刻程序利用氧 (O2)電漿處理及/或氧/氮(O2/N2)電漿處理。進一步地，乾蝕刻程序可在任何適當時機實施。濕蝕刻程序可利用氫氟酸溶液用於HF浸泡程序。HF溶液可具有任何適當濃度(例如1：100)。在部分實施例中，濕蝕刻程序可將稀釋的氫氟酸用於中間半導體結構。
在圖11之後，圖12顯示藉由氮化物沈積操作，上蝕刻停止層107B(或本揭露之前所述的第一蝕刻停止層)形成於金屬閘極103及介電層105之上方。在部分實施例中，利用與沈積第二蝕刻停止層107A相同的操作沈積第一蝕刻停止層107B。在其他實施例中，利用與第二蝕刻停止層107A不同的操作沈積第一蝕刻停止層107B。利用本揭露所述的操作，第一蝕刻停止層107B與介電層105之間的介面1038低於金屬閘極103的第一表面103A，並且第一蝕刻停止層107B及與第二蝕刻停止層107A在鄰近金屬閘極103的側壁處互相連接。換言之，第一蝕刻停止層107B及第二蝕刻停止層107A連接之部分終止介面1038，並防止三相點T接觸金屬閘極103的側壁。圖13中，平坦化操作在第一蝕刻停止層107B上實施，以形成平整表面(leveled surface)107C，並接著氧化物層109隨後形成於平整表面107C之上方。
圖14至圖15顯示根據本揭露部分實施例之接點形成操作。圖14中，氧化物層109、第一蝕刻停止層107B、介電層105及第二蝕刻停止層107A經光微影操作而被移除以形成接觸孔111'。在部分實施例中，接觸孔的底部進一步經歷矽化(或自我對準矽化)操作。矽化材料140形成於源極/汲極區域的表面上。圖15中的接點11提供電性連接至S/D區域101(經由矽化區域)。接點111可藉由以導電材料填充接觸孔111'而形成。導電材料可包含鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳、鈷、TaC、TaSiN、TaCN、TiAl、TiAlN、其他適當材料及/或其組合。
本揭露之圖5至圖15揭露不將半導體結構限於平面電晶體 (planar transistor)，亦包含非平面電晶體，例如鰭式場效電晶體(FinFET)。圖5至圖15所提供操作之截面圖可解讀為具有半導體鰭100及金屬閘極的FinFET結構，而非本揭露之前所述的基板100。
本揭露部分實施例提供一種半導體結構，包含一基板、一金屬閘極、一介電層、及一蝕刻停止層。該金屬閘極位於該基板上並具有一第一表面。該介電層圍繞該金屬閘極並具有一第二表面。該蝕刻停止層在金屬閘極及介電層之上方，而該蝕刻停止層與第一表面及第二表面接觸。第一表面經抬升或高於第二表面。
本揭露部分實施例中，第一表面以約30Å至約80Å的的一範圍高於第二表面。
本揭露部分實施例中，蝕刻停止層圍繞介電層的第三表面。
本揭露部分實施例中，蝕刻停止層包含上部分及下部分。上部分及下部分形成一連續的蝕刻停止層。
本揭露部分實施例中，蝕刻停止層的下部分與金屬閘極的側壁接觸。
本揭露部分實施例中，蝕刻停止層的上部份與金屬閘極的側壁接觸。
本揭露部分實施例中，蝕刻停止層包含在含氟蝕刻劑中具有蝕刻速率低於介電層的蝕刻速率之材料。
本揭露部分實施例中，提供一種半導體結構，半導體包含一基板及位於基板上的一閘極。該閘極進一步包含一第一部分及一第二部分。閘極的第一部分由第一蝕刻停止層圍繞，及閘極的第二部分由第二蝕刻停止層及介電層圍繞。第一蝕刻停止層及介電層之間的介面不與閘極接觸。
本揭露部分實施例中，第一蝕刻停止層、第二蝕刻停止層及介電層形成離開閘極的三相點。
本揭露部分實施例中，在三相點與閘極側壁間的一間隔係在約30Å至約80Å的一範圍中。
本揭露部分實施例中，第一蝕刻停止層及第二蝕刻停止層包含在含氟蝕刻劑中的蝕刻速率至少三倍低於介電層的蝕刻速率之材料。
本揭露部分實施例中，半導體結構進一步包含一接點，該接點使一源極或一汲極區連接至一外部導電路徑，且該接點貫穿該第一蝕刻停止層、該介電層及該第二蝕刻停止層而到達源極或汲極區域。
本揭露部分實施例中，閘極係一NMOS金屬閘極或一PMOS金屬閘極。
本揭露部分實施例提供製造一半導體結構的方法。該方法包含在一基板上形成一假閘極；在該假閘極之上方形成一第二蝕刻停止層；在該假閘極之上方形成一介電層；以一金屬閘極取代該假閘極；回蝕刻該介電層以暴露金屬閘極的側壁之部分；在金屬閘極與介電層之上方形成第一蝕刻停止層。
本揭露部分實施例中，回蝕刻介電層包含實施自約30Å至約80Å的一厚度之乾蝕刻操作回蝕刻介電層。
本揭露部分實施例中，回蝕刻介電層包含在金屬閘極、第一蝕刻停止層及介電層間以大約0：1：4之蝕刻速率比實施乾蝕刻。
本揭露部分實施例中，回蝕刻介電層包含以含氟材料實施乾蝕刻。
本揭露部分實施例中，在金屬閘極與介電層之上方形成第一蝕刻停止層包含沈積第一蝕刻停止層並平坦化沈積的第一蝕刻停止層。
本揭露部分實施例中，以金屬閘極取代假閘極包含移除假閘極、形成金屬閘極及移除金屬閘極以暴露介電層的一頂表面。
本揭露部分實施例中，製造半導體結構的方法進一步包含形成源極或汲極接點，其貫穿第二蝕刻停止層、介電層及第一蝕刻停止 層，以到達源極或汲極區域。
以上概述若干實施例，使在本揭露所屬技術領域中具有通常知識者可較佳地瞭解本揭露之概念。在本揭露所屬技術領域中具有通常知識者應瞭解可容易地以本案之揭露為基礎而設計或修改其他程序及結構而實現與在此介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域具有通常知識者應瞭解不背離後本揭露所揭露之精神和範圍之等效建構，並在不背離後本揭露所揭露之精神和範圍可作種種之改變、替換及修改。
10‧‧‧金屬閘極電晶體結構
100‧‧‧基板
101‧‧‧源極及汲極區域
101'‧‧‧淡摻雜源極/汲極區域
102‧‧‧隔離區域
103‧‧‧金屬閘極
103A‧‧‧第一表面
1031‧‧‧閘極間隔物
1032‧‧‧高k值介電材料
1033‧‧‧高k值介電覆蓋層
1034‧‧‧屏障或蝕刻停止層
1035‧‧‧功函數層
1036‧‧‧金屬填充層
105‧‧‧介電層
105A‧‧‧第二表面
105B‧‧‧第三表面
107A‧‧‧蝕刻停止層
107B‧‧‧蝕刻停止層
109‧‧‧氧化物層

Claims (10)

  1. 一種半導體結構，其包含：一基板；一金屬閘極，其具有一第一表面，且位於該基板上；一介電層，其具有一第二表面，且圍繞該金屬閘極；及一蝕刻停止層，其至少在該金屬閘極及該介電層之上方，與該第一表面及該第二表面接觸，其中該第一表面高於該第二表面。
  2. 如請求項1之半導體結構，其中該第一表面以自約30Å至約80Å的一範圍高於該第二表面。
  3. 如請求項1之半導體結構，其中該蝕刻停止層圍繞該介電層的一第三表面。
  4. 如請求項3之半導體結構，其中該蝕刻停止層包含一上部分及一下部分，該上部分及該下部分組成一連續的蝕刻停止層。
  5. 一種半導體結構，其包含：一基板；及在該基板上的一閘極，其包含：一第一部分，由一第一蝕刻停止層圍繞；及一第二部分，由一第二蝕刻停止層及一介電層圍繞，其中，在該第一蝕刻停止層及該介電層之間的一介面不與該閘極接觸。
  6. 如請求項5的半導體結構，其中該第一蝕刻停止層、該第二蝕刻停止層及該介電層形成離開該閘極的一三相點(triple point)。
  7. 如請求項5的半導體結構，其中該第一蝕刻停止層及該第二蝕刻停止層包含在一含氟蝕刻劑中的一蝕刻速率至少三倍低於該介 電層在該含氟蝕刻劑中的一蝕刻速率之材料。
  8. 一種製造一半導體結構的方法，其包含：在一基板上形成一假閘極(dummy gate)；在該假閘極層之上方形成一第二蝕刻停止層；在該假閘極層之上方形成一介電層；以一金屬閘極取代該假閘極；回蝕刻(etching back)該介電層以形成該介電層的一第二表面，該第二表面低於該金屬閘極的一第一表面；及在該金屬閘極及該介電層之上方形成一第一蝕刻停止層。
  9. 如請求項第8項之製造一半導體結構的方法，其中回蝕刻該介電層包含實施一乾蝕刻操作回蝕刻該介電層約30Å至約80Å的一厚度。
  10. 如請求項第8項之製造一半導體結構的方法，其中回蝕刻該介電層包含實施一乾蝕刻，該乾蝕刻係在該金屬閘極、該第一蝕刻停止層及該介電層間以0：1：4之一蝕刻速率比而實施。
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