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TW201535742A - 半導體裝置 - Google Patents

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TW201535742A
TW201535742A TW103128298A TW103128298A TW201535742A TW 201535742 A TW201535742 A TW 201535742A TW 103128298 A TW103128298 A TW 103128298A TW 103128298 A TW103128298 A TW 103128298A TW 201535742 A TW201535742 A TW 201535742A
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TW
Taiwan
Prior art keywords
semiconductor device
layer
semiconductor
plane
semiconductor layer
Prior art date
Application number
TW103128298A
Other languages
English (en)
Inventor
Masahiro Inohara
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201535742A publication Critical patent/TW201535742A/zh

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Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置，其係具備：矽基板，其係包含：具有第1面的第1部分，及具有與前述第1面之間的角度為大於等於125度，小於等於126度的第2面之第2部分；第1半導體元件，其係設於前述第1部分；第1半導體層，其係設於前述第2面上；及第2半導體元件，其係設於前述第1半導體層。

Description

半導體裝置 關聯申請案的引用
本申請案是以2014年3月13日申請之日本專利申請案第2014-050789號為基礎主張優先權，且在此引用其全體內容。
本發明的實施形態是一般有關半導體裝置。
例如，有在矽基板的(111)面上設有含氮化鎵的半導體元件的例子。另一方面，也有在矽基板的(100)面上設有半導體元件的例子。例如，也有使形成於(111)面的半導體元件及形成於(100)面的半導體元件層疊的半導體裝置。在半導體裝置中，期望高性能，安定的特性。
本發明的實施形態是在於提供一種高性能且特性安定的半導體裝置。
實施形態是提供一種半導體裝置，其係具 備：矽基板，其係包含：具有第1面的第1部分，及具有與前述第1面之間的角度為大於等於125度，小於等於126度的第2面之第2部分；第1半導體元件，其係設於前述第1部分；第1半導體層，其係設於前述第2面上；及第2半導體元件，其係設於前述第1半導體層。
實施形態是可取得高性能且特性安定的半導體裝置。
10‧‧‧第1半導體元件
11‧‧‧第1汲極領域
12‧‧‧第1源極領域
13‧‧‧閘極電極
14‧‧‧通道領域
15‧‧‧閘極絕緣膜
20‧‧‧第2半導體元件
21‧‧‧第2汲極領域
22‧‧‧第2源極領域
23‧‧‧閘極電極
24‧‧‧通道領域
30‧‧‧第3半導體元件
31‧‧‧第3汲極領域
32‧‧‧第3源極領域
33‧‧‧閘極電極
34‧‧‧通道領域
40‧‧‧第4半導體元件
41‧‧‧第4汲極領域
42‧‧‧第4源極領域
43‧‧‧閘極電極
44‧‧‧通道領域
45‧‧‧閘極絕緣膜
51‧‧‧第1汲極電極
52‧‧‧第1源極電極
54‧‧‧配線
61‧‧‧第1汲極電極
62‧‧‧第1源極電極
71~76‧‧‧第1~第6面
78‧‧‧交叉部
80‧‧‧第1半導體層
80a~80e‧‧‧第1~5領域
81‧‧‧第1層
82‧‧‧第2層
83‧‧‧底層
85‧‧‧第2半導體層
86‧‧‧絕緣膜
91‧‧‧氧化膜
92‧‧‧阻絕層
93‧‧‧氧化膜
94‧‧‧阻絕層
θ1‧‧‧第1角度
101~103‧‧‧第1~第3部分
110‧‧‧矽基板
200~203，200a~200c，202a，202b‧‧‧半導體裝置
圖1(a)~圖1(c)是舉例說明實施形態的半導體裝置的模式圖。
圖2(a)~圖2(d)是舉例說明第1實施形態的半導體裝置的模式性剖面圖。
圖3是舉例說明第1實施形態的半導體裝置的透視平面圖。
圖4(a)~圖4(e)是舉例說明第1實施形態的半導體裝置的製造工程的模式圖。
圖5(a)及圖5(b)是舉例說明第2實施形態的半導體裝置的模式圖。
圖6是舉例說明第3實施形態的半導體裝置的模式圖。
以下一面參照圖面一面說明有關各實施形態。
另外，圖面是模式性或概念性者，各部分的厚度與寬度的關係，部分間的大小的比率等不一定限於與現實者相同。並且，即使是顯示相同的部分，也會有依圖面而彼此的尺寸或比率不同的情況。
另外，在本案說明書及各圖中，有關已出的圖與前述者同樣的要素是附上同一符號，詳細的說明是適當省略。
(第1實施形態)
圖1(a)~圖1(c)是舉例說明實施形態的半導體裝置的模式圖。
圖1(a)是實施形態的半導體裝置200的透視平面圖。
圖1(b)是圖1(a)的A1-A2線的模式性剖面圖。
圖1(c)是圖1(b)的B1-B2線的模式性剖面圖。
在圖1(a)~圖1(c)中，為了容易看，而省略顯示一部分的要素。
如圖1(a)~圖1(c)所示般，實施形態的半導體裝置200是包含：矽基板110，第1半導體層80，第1半導體元件10，及第2半導體元件20。
矽基板110是包含第1部分101及第2部分102。第1部分101是包含第1面71。第2部分102是包 含第2面72。就此例而言，第2部分102是更包含第3面73，第4面74及第5面75。
矽基板110是含矽(Si)。第1面71是例如矽的(100)面。第2面72是例如矽的(111)面。第3面73，第4面74，及第5面75是矽的(111)面。
第2~5面72，73，74，75是例如與第1面71連續設置的面。第1面71與第2~5面72，73，74，75的各之間所成的角度(第1角度θ1)是例如分別微125度以上126度以下。第1面71與第2~5面72，73，74，75的各之間所成的角度是例如，125.26度。
將與第1面71垂直的1個方向設為Z軸方向。將對於Z軸方向垂直的1個方向設為X軸方向。將對於X軸方向垂直且對於Z軸方向垂直的方向設為Y軸方向。
就此例而言，矽基板110是在X-Y平面內延伸。
第3面73及第4面74是分別與第2面72鄰接的面。例如，第3面73是與第2面72共有一邊的面，第4面74是與第2面72共有別的一邊的面。
第5面75是與第3面73及第4面74鄰接的面。例如，第5面75是與第3面73及第4面74分別共有一邊的面。
例如，第2~第5面72~75是在具有(100)面的矽基板上利用結晶異方性蝕刻來形成的矽的(111)面。如圖1(b)及圖1(c)所示般，第2~第5面72~75是在剖面 中為楔子形狀的傾斜面。
第2部分102是包含交叉部78。交叉部78是第2面72，第3面73，第4面74及第5面75互相交叉的部分。交叉部78是例如投影於X-Y平面時，對應於第2部分102的中心領域。
在具有第1面71的第1部分101設有第1半導體元件10。第1半導體元件10是例如包含第1汲極領域11，第1源極領域12，閘極電極13(第1閘極電極)，通道領域14(第1通道領域)，及閘極絕緣膜15(第1閘極絕緣膜)。第1半導體元件10是例如MOSFET。
第1汲極領域11是設在第1部分101。第1源極領域12是設在第1部分101，與第1汲極領域11分離。第1汲極領域11是例如在X-Y平面內與第1源極領域排列。
第1汲極領域11及第1源極領域12是分別例如包含第1面71的一部分的領域。亦即，設在矽基板110的表面側。
第1通道領域14是設在第1汲極領域11與第1源極領域12之間。閘極絕緣膜15是設在第1通道領域14上。閘極電極13是設在閘極絕緣膜15上。
第1汲極領域11是含第1導電型(例如n型)的雜質。例如，第1汲極領域11的雜質濃度是比矽基板110的雜質濃度更高。
第1源極領域12是包含與第1汲極領域11 同樣的第1導電型的雜質。例如，第1源極領域12的雜質濃度是比矽基板110的雜質濃度更高。
在實施形態中，第1汲極領域11及第1源極領域12是亦可含第2導電型(例如p形)的雜質。n型的雜質是例如使用磷(P)或(As)。p形的雜質是例如使用硼(B)。
閘極電極13是例如使用多晶矽。閘極絕緣膜15是例如使用氧化矽或氧氮化矽。
例如，第1半導體元件10是更包含第1汲極電極51及第1源極電極52。第1汲極電極51是與第1汲極領域11電性連接。第1源極電極52是與第1源極領域12電性連接。
第1半導體層80是例如設在第2部分102上。第1半導體層80是包含第1領域80a。第1領域80a是至少一部分設在第2面72上。
第1半導體層80是例如含AlxGal-xN(0≦x<1)。第1半導體層80是例如包含第1層81及第2層82。在第1層81與第2面72之間設有第2層82。第1層81是例如含Alx1Gal-x1N(0<x1<1)。第2層82是例如含Alx2Gal-x2N(0≦x2<x1)。第2層82是例如GaN層。並且，第2層82是例如無摻雜。第2層82是例如不含雜質。第1層81的Al的組成比是例如比第2層82的Al的組成比更高。第1層81是例如AlGaN層。例如，亦可將第2層82設為AlGaN層，將第1層81設為比第2層82 更高Al組成比的AlGaN層。
例如，在矽基板110與第1半導體層80之間設有底層83。例如，在第1半導體層80與第2面72之間設有底層83。底層83是例如含氮化物半導體。底層83是例如含AlaGal-aN(0≦a≦1)。底層83是例如含複數的氮化物半導體層。底層83是例如包含複數的AlN層，複數的AlGaN層，及複數的GaN層。該等的各層是例如在矽基板110與底層83的層疊方向，依AlN層-AlGaN層-GaN層的順序重複層疊。亦即，底層是包含複數被層疊的層，被層疊的層是分別包含AlN層，AlGaN層及GaN層。亦即，底層83是例如超晶格層。底層83是不限於此，例如，亦可為在AlN與GaN之間包含使Al的組成比階段性地變化的複數的AlGaN層的層疊膜。底層83是亦可為例如從AlN往GaN使Al的組成比在對於第2面72垂直的方向連續地變化的1個層(所謂的傾斜層)。另外，底層83是因應所需而設，可省略。
就此例而言，第1半導體層80是更包含第2領域80b，第3領域80c，第4領域80d，及第5領域80e。
第2領域80b是設在第1面71上。第2領域80b是與第1領域80a連續設置。
第3領域80c是設在第3面73上。第3領域80c是與第1領域80a連續設置。
又，第4領域80d是設在第4面74上。第5領域 80e是設在第5面75上。第1~第5領域80a~80e是連續設置。
第2半導體元件20是設在第1半導體層80。第2半導體元件20是例如包含第2汲極領域21，第2源極領域22，閘極電極23(第2閘極電極)，及通道領域24(第2通道領域)。第2半導體元件20是例如HEMT(High Electron Mobility Transistor：高速移動度電晶體)。
第2汲極領域21是設在第1半導體層80。就此例而言，第2汲極領域21是連續於第1領域80a，第3領域80c，第4領域80d及第5領域80e而設。例如，第2汲極領域21是在投影於X-Y平面時，以能夠包圍交叉部78的方式設置。
第2源極領域22是設在第1半導體層80，與第2汲極領域21分離。就此例而言，第2源極領域22是連續於第1領域80a，第3領域80c，第4領域80d及第5領域80e而設。例如，第2源極領域22是以能夠包圍第2汲極領域21的方式設置。
在實施形態中是亦可將汲極領域與源極領域的位置關係設為相反。
第2通道領域24是設在第2汲極領域21與第2源極領域22之間。在第2通道領域24上設有閘極電極23。在投影於X-Y平面時，閘極電極23是以能夠包圍第2汲極領域21的方式設置。在實施形態中是亦可在第 2通道領域24與閘極電極23之間設置閘極絕緣膜。
第2半導體元件20是更包含第2汲極電極61及第2源極電極62。第2汲極電極61是與第2汲極領域21電性連接。第2源極電極62是與第2源極領域22電性連接。
如前述般，第1層81的Al的組成比是比第2層82的Al的組成比更高。亦即，第1層81的晶格常數是比第2層82的晶格常數更小。藉此，在第1層81產生變形，藉由壓電效應，在第1層81內產生壓電極化。藉此，在第2層82之與第1層81的界面附近形成2次元電子氣體。
例如，藉由控制施加於閘極電極23的電壓，增減閘極電極23之下的2次元電子氣體的濃度。藉此，控制流動於第2汲極領域21與第2源極領域22之間的電流。
就此例而言，半導體裝置200是更包含配線54。例如，配線54是電性連接閘極電極23與第1汲極電極51。例如，第2半導體元件是作為功率電晶體使用，第1半導體元件10是作為第2半導體元件20的驅動器使用。如此，可取得在1個的基板上混載形成於(100)面的半導體元件及形成於(111)面的半導體元件之半導體裝置。
如此，在實施形態的半導體裝置200中是在1個的矽基板上設有(100)面及(111)面。分別在(100)面及 (111)面形成有半導體元件。例如，在(100)面是形成有MOSFET，在(111)面是形成有含GaN/AlGaN的HEMT。在如此混載HEMT及MOSFET之下，可取得高性能且特性安定的半導體裝置。
在矽基板上形成含GaN的半導體元件時，將GaN層成膜於矽基板上。GaN層的成膜是最好在(111)面上進行。在(100)面上進行GaN層的成膜時，產生矽的晶格與GaN的晶格的不整合，而有GaN層的膜質降低的情況。因此，會有半導體元件的特性產生劣化的情況。
並且，MOSFET是最好形成於矽的(100)面上。例如，在(111)面上利用熱氧化來形成的矽氧化膜，相較於在(100)面上以熱氧化來形成的矽氧化膜，矽與矽氧化膜的界面的懸空鍵(未結合者)密度高。
因此，使用在(111)面上利用熱氧化來形成的矽氧化膜時，載子會散亂，而有移動度大幅度劣化的情況。並且，因終端懸空鍵的氫原子離脫，而有MOSFET的特性變動大的情況。
對於此，在實施形態中是分別在(100)面及(111)面形成半導體元件。藉此，可取得高性能且特性安定的半導體裝置。
例如，對於使用具有(100)面的基板及具有(111)面的別的基板的雙方之類的方法，在實施形態中是可在1個的基板上形成半導體元件。藉此，可使半導體裝置的生產效率提升。並且，相較於使用SOI基板來形成半導體元件之 類的別的方法，生產成本會被抑制，可使生產效率提升。
圖2(a)~圖2(d)是舉例說明第1實施形態的變形例的半導體裝置的圖1(a)的A1-A2線的模式性剖面圖。圖2(a)~圖2(d)是舉例說明半導體裝置的一部分。在圖2(a)~圖2(d)中舉例說明的半導體裝置200a~200c中，有關與針對半導體裝置200說明的構成同樣的構成是附上同一符號，省略說明。
如圖2(a)所示般，在半導體裝置200a中，第1半導體層80是未設在第1部分101上。亦即，第1半導體層80是亦可不含圖1(b)所示的第2領域80b。在半導體裝置200a中，可比在半導體裝置200更廣泛使用矽的(100)面。
並且，在半導體裝置200中，可比在半導體裝置200a更廣泛使用矽的(111)面。
半導體裝置200a的第1半導體層80的端部是例如銳角，但半導體裝置200的第1半導體層80的端部是90度程度。藉此，半導體裝置200的可靠度會提升。
如圖2(b)所示般，在半導體裝置200b中是在交叉部78上未設有第1半導體層80。例如，投影於X-Y平面時，交叉部78與第1半導體層80是不重疊。投影於X-Y平面時，在第2汲極領域21所包圍的部分的中心領域中未設有第1半導體層80。
例如，在交叉部78上，將AlxGal-xN(0≦x<1)成膜時，在交叉部78中會有基板的平坦性低，膜質劣化 的情況。例如，因第1半導體層80的膜質劣化的部分，會有洩漏電流增加等，半導體元件的特性劣化的情況。如圖2(b)所示般，藉由除去AlxGal-xN(0≦x<1)的膜質劣化的部分，可取得特性安定的半導體元件。
如圖2(c)所示般，例如，在將AlxGal-xN(0≦x<1)成膜之前，亦可在交叉部78上的領域設置矽氧化膜等的絕緣膜86。藉此，在將AlxGal-xN(0≦x<1)成膜的工程中，AlxGal-xN(0≦x<1)未被形成於交叉部78上的領域，可抑制AlxGal-xN(0≦x<1)的膜質的劣化。
如圖2(d)所示般，半導體裝置200d的矽基板110是更包含第3部分103。第3部分103是與第1部分101分離。在第1部分101與第3部分103之間設有第2部分102。第3部分103是在投影於X-Y平面時被第2部分102包圍。亦即，第2部分102是在投影於X-Y平面時設在第3部分103的周圍。第3部分103是具有第6面76。第6面76是與第1面71分離。例如，第6面76是與第1面71實質平行。第6面76是例如矽的(100)面。第6面76是在投影於X-Y平面時，例如分別與第2~第5面72~75接觸。
第6面76是例如在後述的製造工程中，可藉由調整基板的結晶異方性蝕刻的時間等來取得。
半導體裝置200d是在X-Y平面中對應於交叉部78的部分具有平坦的面(第6面76)。藉此，可抑制將AlxGal-xN(0≦x<1)成膜時的膜質的劣化。
圖3是舉例說明第1實施形態的半導體裝置的透視平面圖。
如圖3所示般，半導體裝置201是包含矽基板110，複數的第1半導體層80，複數的第1半導體元件10，及複數的第2半導體元件20。
矽基板110是包含第1部分101及複數的第2部分102。複數的第2部分102是分別具有第2面72。在複數的第2面72上分別設有第1半導體層80。在複數的第1半導體層80分別設有第2半導體元件20。此例是設有4個的第2半導體元件20，但在實施形態中，第2半導體元件20的數量是任意。在第1部分101設有複數的第1半導體元件10。此例是設有3個的第1半導體元件10，但實施形態中，第1半導體元件10的數量是任意。
例如，複數的第1半導體元件10，及複數的第2半導體元件20是分別藉由配線來電性連接。藉此，可在1個的基板上形成使用該等的半導體元件的電路。在實施形態中，複數的第1半導體元件10的配置，複數的第2半導體元件20的配置，及連接半導體元件彼此間的配線的圖案是任意。如此，亦可在1個的基板上形成複數的半導體元件。藉此，可取得高性能且特性安定的半導體裝置。
圖4(a)~圖4(e)是舉例說明第1實施形態的半導體裝置的製造工程的模式圖。
如圖4(a)所示般，準備具有(100)面的矽基板110。
例如，藉由CVD(Chemical Vapor Deposition)法來將氧化膜91形成於矽基板110上。然後，在氧化膜91上形成阻絕層(resist)92。例如，利用光微影技術在阻絕層92形成圖案。以阻絕層92作為遮罩，將氧化膜91的一部分剝離，使矽基板的一部分露出。在露出的部分進行結晶異方性蝕刻。藉此，形成矽的(111)面(第2~第5面72~75)。
結晶異方性蝕刻是例如可使用KOH(氫氧化鉀)，TMAH(Tetramethyl Ammnium Hydroxide；氫氧化四甲銨)，EDP(ethylene diamine pyrocatechol)或N2H4．H2O(Hydrazine Hydrate)等。另外，在結晶異方性蝕刻中，可藉由調整蝕刻量來形成例如圖2(d)所示的第3部分103的平坦部。
如圖4(b)所示般，剝離阻絕層92及氧化膜91之後，在矽基板110上形成底層83(晶格不整合緩和層，Buffer層)。在底層83上形成第2層82(例如GaN層)。在第2層82上形成第1層81(例如AlGaN層)。
如圖4(c)所示般，更形成第2汲極領域21，第2源極領域22，及閘極電極23。藉此，形成HEMT。亦可在閘極電極23下形成閘極絕緣膜。第2汲極領域21及第2源極領域22的形成是例如使用離子注入。
例如，由對於第1面71垂直的方向來進行離子注入。藉此，例如，可在形成於第2~第5面72~75上的第1半導體層80同時進行離子注入。此時，對於閘 極電極23，第2汲極領域21與第2源極領域22是形成非對稱。雜質的分布會成為非對稱。例如，在半導體元件的驅動時，藉由雜質的非對稱性，相較於源極領域，在汲極領域中，電場會被緩和。藉此，例如，可取得高耐壓的半導體元件。另外，在實施形態中亦可分別在第2~第5面72~75上適當形成阻絕層等的遮罩，設定傾角來進行離子注入。
如圖4(d)所示般，在第2半導體元件20上，例如藉由CVD法來形成氧化膜93。然後，在氧化膜93上形成阻絕層94。例如，利用光微影技術在阻絕層94形成圖案。以阻絕層94作為遮罩，除去氧化膜93，第1層81，第2層82及底層83的一部分，使矽的(100)面(第1面71)露出。
如圖4(e)所示般，在具有露出的第1面71的第1部分形成第1半導體元件10(MOSFET)。此例是在形成第1半導體元件10之前，形成第2半導體元件20。亦可在形成第2半導體元件20之前形成第1半導體元件10。例如，第1層81及第2層82的成膜是有時在高溫度中進行。因此，先形成第2半導體元件20為理想。
(第2實施形態)
圖5(a)及圖5(b)是舉例說明第2實施形態的半導體裝置的模式圖。
圖5(a)是第2實施形態的半導體裝置202a的透視平 面圖。
圖5(b)是第2實施形態的半導體裝置202b的透視平面圖。
在半導體裝置202a及半導體裝置202b中也設有矽基板110，第1半導體層80，第1半導體元件10，及第2半導體元件20。有關該等是在與第1實施形態中說明的構成同樣的構成附上同一符號，省略說明。
半導體裝置202a及半導體裝置202b是更包含第2半導體層85及第3半導體元件30。
如圖5(a)所示般，在半導體裝置202a中，第2半導體層85是例如經由底層來設於第3面73上。第2半導體層85是與第1半導體層80分離。第2半導體層85是可適用與第1半導體層80同樣的構成。
第3半導體元件30是設在第2半導體層85。第3半導體元件30是包含第3汲極領域31，第3源極領域32，閘極電極33(第3閘極電極)及通道領域34等。第3半導體元件30是例如HEMT。第3半導體元件30是例如可適用與第2半導體元件20同樣的構成。
如圖5(b)所示般，在半導體裝置202b中，第2半導體層85是設在第2面72上。第2半導體層85是與第1半導體層80分離。第3半導體元件30是設在第2半導體層85。
亦可如此在第2部分102上設置複數的半導體層，分別在半導體層設置半導體元件。又，亦可在1個 的半導體層設置複數的半導體元件。第2半導體層85是亦可設在第4面74或第5面75。
(第3實施形態)
圖6是舉例說明第3實施形態的半導體裝置的模式圖。
如圖6所示般，在半導體裝置203中也設有矽基板110，第1半導體層80，第2半導體層85，第1半導體元件10，第2半導體元件20，及第3半導體元件30。有關該等是在與針對半導體裝置202說明的構成同樣的構成附上同一符號，省略說明。
半導體裝置203是更包含第4半導體元件40。又，矽基板110是更包含第4部分104。第4半導體元件40是設在第4部分104。
第4半導體元件是設在第4部分104領域上，包含第4汲極領域41，第4源極領域42，閘極電極43(第4閘極電極)，通道領域44(第4通道領域)，及閘極絕緣膜45。第4半導體元件40是例如MOSFET。
第4汲極領域41是與第4源極領域42分離。第4汲極領域41是例如在X-Y平面內與第4源極領域42排列。
第4通道領域44是設在第4汲極領域41與第4源極領域42之間。閘極絕緣膜45是設在第4通道領域44上。閘極電極43是設在閘極絕緣膜45上。
在實施形態中，亦可如此在矽基板110形成複數的(111)面及複數的(100)面，分別在上面形成半導體元件。
若根據實施形態，則可提供一種高性能且特性安定的半導體裝置。在實施形態中是利用GaN/AlGaN來說明HEMT，但不限於此。例如，使用由GaAs系，InP系，SiGe系等所形成的構成之HEMT也可取得本實施形態的效果。並且，在以上說明的半導體裝置中是在1個的半導體層上形成有1個的半導體元件，但實施形態是不限於此。例如，亦可在第1半導體層80上設置複數的半導體元件(HEMT)。
另外，在本案說明書中，「垂直」及「平行」不只是嚴格的垂直及嚴格的平行，還包含例如在製造工程的偏差等者，只要是實質上垂直及實質上平行即可。
以上，一面參照具體例，一面說明有關本發明的實施形態。但，本發明的實施形態並非限於該等的具體例。例如，有關基板，第1~第2半導體層，第1~第4半導體元件，第1~第6面，源極領域，汲極領域，通道領域，閘極絕緣膜，閘極電極等的各要素的具體的構成是只要該當業者由周知的範圍來適當選擇，而可同樣地實施本發明，取得同樣的效果，便為本發明的範圍所包含。
並且，在技術性可能的範圍組合各具體例的任何2個以上的要素者，也是只要包含本發明的要旨，便為本發明的範圍所包含。
其他，本發明的實施形態，以上述的半導體裝置為基礎，該當業者適當設計變更而實施取得的所有半導體裝置也只要包含本發明的要旨，便屬於本發明的範圍， 其他，在本發明的思想範疇中，只要是該當業者，便可想到各種的變更例及修正例，有關該等變更例及修正例也屬於本發明的範圍。
以上說明本發明的幾個實施形態，但該等的實施形態是舉例提示者，非意圖限定發明的範圍。該等新穎實施例可在其他各種的形態下被實施，可在不脫離發明的要旨的範圍內進行各種的省略，置換，變更。該等實施形態或其變形是為發明的範圍或要旨所包含，且為申請專利範圍記載的發明及其等效的範圍所包含。
10‧‧‧第1半導體元件
11‧‧‧第1汲極領域
12‧‧‧第1源極領域
13‧‧‧閘極電極
14‧‧‧通道領域
15‧‧‧閘極絕緣膜
20‧‧‧第2半導體元件
21‧‧‧第2汲極領域
22‧‧‧第2源極領域
23‧‧‧閘極電極
24‧‧‧通道領域
51‧‧‧第1汲極電極
52‧‧‧第1源極電極
54‧‧‧配線
61‧‧‧第1汲極電極
62‧‧‧第1源極電極
71~75‧‧‧第1~第6面
78‧‧‧交叉部
80‧‧‧第1半導體層
80a~80e‧‧‧第1~5領域
81‧‧‧第1層
82‧‧‧第2層
83‧‧‧底層
101~102‧‧‧第1~第2部分
110‧‧‧矽基板
200‧‧‧半導體裝置
θ1‧‧‧第1角度

Claims (20)

  1. 一種半導體裝置，其特徵係具備：矽基板，其係包含：具有第1面的第1部分，及具有與前述第1面之間的角度為大於等於125度，小於等於126度的第2面之第2部分；第1半導體元件，其係設於前述第1部分；第1半導體層，其係設於前述第2面上；及第2半導體元件，其係設於前述第1半導體層。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體層係含AlxGal-xN(0≦x<1)。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第1面為矽的(100)面，前述第2面為矽的(111)面。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體層係包含：第1層，及設在前述第1層上，含雜質的第2層，前述第2層中的雜質濃度係比前述第1層中的雜質濃度更高。
  5. 如申請專利範圍第1項之半導體裝置，其中，更具備：設在前述第1半導體層與前述第2面之間的底層。
  6. 如申請專利範圍第5項之半導體裝置，其中，前述底層係含AlaGal-aN(0≦a≦1)。
  7. 如申請專利範圍第5項之半導體裝置，其中，前述底層係包含複數個被層疊的層，前述複數個被層疊的層係分別包含AlN層，AlGaN層，及GaN層。
  8. 如申請專利範圍第6項之半導體裝置，其中，前述底層的Al的組成比係在對於前述第2面垂直的方向變化。
  9. 如申請專利範圍第1項之半導體裝置，其中，前述第1部分係包含：第1部，第2部，及設在前述第1部與前述第2部之間的第3部，前述第1半導體元件係包含：第1源極領域，其係設於前述第1部；第1汲極領域，其係設於前述第2部；第1閘極電極；及第1閘極絕緣膜，其係設於前述第3部與前述第1閘極電極之間，前述第1半導體層係包含：第4部，第5部，及設於前述第4部與前述第5部之間的第6部，前述第2半導體元件係包含：第2源極領域，其係設於前述第4部；第2汲極領域，其係設於前述第5部；及第2閘極電極，其係設於前述第6部上。
  10. 如申請專利範圍第9項之半導體裝置，其中，更具備：第1汲極電極，其係與前述第1汲極領域電性連接；及配線，其係電性連接前述第1汲極電極與前述第2閘極電極。
  11. 如申請專利範圍第1項之半導體裝置，其中，更具備：在投影於與前述第1面平行的平面時，設在前述第2部分的中心領域上之絕緣膜。
  12. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體層係包含：第1領域，其係設在前述第2面上；及第2領域，其係設在前述第1面上，與前述第1領域連續。
  13. 如申請專利範圍第1項之半導體裝置，其中，更具備：第2半導體層，其係與設在前述第2面上的前述第1半導體層分離；及第3半導體元件，其係設在前述第2半導體層。
  14. 如申請專利範圍第1項之半導體裝置，其中，前述第2部分更具有：與前述第1面之間的角度為大於等於125度，小於等於126度的第3面。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述第3面為矽的(111)面。
  16. 如申請專利範圍第14項之半導體裝置，其中，前述第1半導體層更包含設在前述第3面上的領域。
  17. 如申請專利範圍第1項之半導體裝置，其中，前述基板更包含：具有與前述第1面平行的面之第3部分，前述第2部分係設於前述第1部分與前述第3部分之間。
  18. 如申請專利範圍第17項之半導體裝置，其中，前述第3部分係具有矽的(100)面。
  19. 如申請專利範圍第17項之半導體裝置，其中，前述第2部分係在投影於與前述第1面平行的平面時，設在前述第3部分的周圍。
  20. 如申請專利範圍第1項之半導體裝置，其中，前述角度為125.26度。
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