TW201535737A - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括：一半導體層，具有一第一導電類型；數個第一摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中，其中該些第一摻雜區具有相反於該第一導電類型之一第二導電類型以及長方形之一形狀；一閘極結構，沿一第二方向而設置於該半導體層之一部上，覆蓋該些摻雜區之一部；一第二摻雜區，沿該第二方向而設置於該半導體層內並鄰近該閘極結構之一第一側，具有該第二導電類型；以及一第三摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該半導體層內並鄰近該些摻雜區，具有該第二導電類型。

Description

半導體裝置及其製造方法

本發明係關於積體電路裝置，且特別是關於一種具有超接面結構(super junction structure)之半導體裝置及其製造方法。

近年來，隨著如功率半導體裝置(power semiconductor device)之高電壓裝置(high voltage device)的需求增加，對於高電壓裝置中使用之高電壓金氧半導體場效電晶體(high voltage MOSFETs)技術的研究亦逐漸增加。

於傳統功率半導體裝置中使用之高電壓金氧半導體場效電晶體通常採用一超接面結構(super junction structure)，以達成如降低導通電阻(on-resistance)及維持高崩潰電壓(high breakdown volgate)等功效。

然而，隨著半導體製造技術的微縮趨勢，所製造出的功率半導體裝置中之高電壓金氧半導體場效電晶體的元件尺寸亦逐漸縮減，因此便需要思量如何隨著功率半導體裝置的尺寸微縮而維持與改善其內高電壓金氧半導體場效電晶體之如驅動電流、導通電阻、崩潰電壓等元件表現。

有鑑於此，本發明提供了一種半導體裝置及其製 造方法，以於其尺寸微縮下仍可維持半導體裝置之如驅動電流、導通電阻、崩潰電壓等元件表現。

依據一實施例，本發明提供了一種半導體裝置， 包括：一半導體層，具有一第一導電類型；複數個第一摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中，其中該些第一摻雜區具有相反於該第一導電類型之一第二導電類型以及長方形之一上視形狀；一閘極結構，沿一第二方向而設置於該半導體層之一部上，其中該閘極結構覆蓋該些摻雜區之一部；一第二摻雜區，沿該第二方向而設置於該半導體層內並鄰近該閘極結構之一第一側，其中該第二摻雜區具有該第二導電類型；以及一第三摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該半導體層內並鄰近該些摻雜區，其中該第三摻雜區具有該第二導電類型。

依據又一實施例，本發明提供了一種半導體裝置 之製造方法，包括：a.提供一半導體層，具有一第一導電類型；b.沿一第一方向分別形成一開口於該半導體層內之平行且分隔之數個部分內；c.形成一第一摻雜區於鄰近該開口之一側之該半導體層之一部中；d：形成一絕緣層或一摻雜材料層於該開口中，其中該摻雜材料層具有相反於該第一導電類型之一第二導電類型；e：形成一閘極結構於該半導體層之一部上，其中該閘極結構沿垂直於該第一方向之一第二方向延伸於該半導體層上；以及f：形成一第二摻雜區於該閘極結構之一第一側之該半導體層之一部內以及一第三摻雜區於相對於該閘極結構之該第一側之一第二側之該半導體層之一部內，其中該 第二摻雜區與該第三摻雜區具有該第二導電類型。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10‧‧‧半導體裝置

12‧‧‧絕緣層上覆半導體基板

14‧‧‧主體半導體層

16‧‧‧埋設絕緣層

18‧‧‧半導體層

20‧‧‧超接面結構

22‧‧‧摻雜區

24‧‧‧摻雜區

26‧‧‧閘極結構

28‧‧‧摻雜區

30‧‧‧摻雜區

32‧‧‧井區

34‧‧‧摻雜區

102‧‧‧半導體基板

104‧‧‧主體半導體層

106‧‧‧埋設絕緣層

108‧‧‧半導體層

110‧‧‧圖案化罩幕層

112、112’、116、116’‧‧‧開口

114、114’‧‧‧離子佈植製程

118‧‧‧摻雜區

120‧‧‧絕緣層

122、124、126‧‧‧摻雜區

140‧‧‧閘極介電層

142‧‧‧閘極電極層

150‧‧‧摻雜材料層

300、300’、300”、300'''、400、400’‧‧‧半導體裝置

310‧‧‧複合摻雜區

320‧‧‧摻雜區

330‧‧‧超接面結構

α‧‧‧入射角

G‧‧‧閘極結構

第1圖為一立體示意圖，顯示了依據本發明之一實施例之半導體裝置。

第2圖為一剖面示意圖，顯示了沿第1圖內線段2-2之一剖面情形。

第3、5、8、11圖為一系列上視示意圖，顯示了依據本發明之一實施例之半導體裝置之製造方法。

第4圖為一剖面示意圖，分別為沿第3圖內之線段4-4之半導體裝置之製作情形。

第6圖為一剖面示意圖，分別為沿第5圖內之線段6-6之半導體裝置之製作情形。

第7圖為一剖面示意圖，分別為沿第5圖內之線段7-7之半導體裝置之製作情形。

第9圖為一剖面示意圖，分別為沿第8圖內之線段9-9之半導體裝置之製作情形。

第10圖為一剖面示意圖，分別為沿第8圖內之線段10-10之半導體裝置之製作情形。

第12圖為一剖面示意圖，分別為沿第11圖內之線段12-12之半導體裝置之製作情形。

第13圖為一立體示意圖，顯示了如第11-12圖所示之一半導體裝置。

第14、17圖為一系列上視示意圖，顯示了依據本發明之另一實施例之半導體裝置之製造方法。

第15圖為一剖面示意圖，分別為沿第14圖內之線段15-15之半導體裝置之製作情形。

第16圖為一剖面示意圖，分別為沿第14圖內之線段16-16之半導體裝置之製作情形。

第18圖為一剖面示意圖，分別為沿第17圖內之線段18-18之半導體裝置之製作情形。

第19圖為一立體示意圖，顯示了如第17-18圖所示之半導體裝置。

第20圖為一立體示意圖，顯示了依據本發明之一實施例之一種半導體裝置。

第21圖為一立體示意圖，顯示了依據本發明之另一實施例之一種半導體裝置。

第22、24、27、30圖為一系列上視示意圖，顯示了依據本發明之又一實施例之半導體裝置之製造方法。

第23圖為一剖面示意圖，分別為沿第22圖內之線段23-23之半導體裝置之製作情形。

第25圖為一剖面示意圖，分別為沿第24圖內之線段25-25之半導體裝置之製作情形。

第26圖為一剖面示意圖，分別為沿第24圖內之線段26-26之半導體裝置之製作情形。

第28圖為一剖面示意圖，分別為沿第27圖內之線段28-28之半導體裝置之製作情形。

第29圖為一剖面示意圖，分別為沿第27圖內之線段29-29之半導體裝置之製作情形。

第31圖為一剖面示意圖，分別為沿第30圖內之線段31-31之半導體裝置之製作情形。

第32圖為一立體示意圖，顯示了如第30-31圖所示之一半導體裝置。

第33圖為一立體示意圖，顯示了依據本發明之另一實施例之一種半導體裝置。

請參照第1圖，顯示了為依據本發明之一實施例之一種具有橫向超接面結構(lateral super junction structure)之半導體裝置10之一立體示意圖。

在此，半導體裝置10為本案發明人所知悉之一半導體裝置且係作為一比較例之用，其係繪示為一金氧半導體場效電晶體(MOSFET)，以說明本案發明人所發現之半導體裝置10隨著其尺寸微縮時所遭遇之驅動電流降低問題，且此處之半導體裝置10的實施情形並非用於限定本發明之範疇。

如第1圖所示，半導體裝置10包括一絕緣層上覆半導體(semiconductor on insulator，SOI)基板12，其包括一主體半導體層(bulk semiconductor layer)14以及依序形成於主體半導體層14上之一埋設絕緣層(buried insulating layer)16與一半導體層(semiconductor layer)18。主體半導體層14與半導體 層18可包括如矽之半導體材料，埋設絕緣層16可包括如二氧化矽之絕緣材料，而半導體層18內則可包括如P型導電類型之第一導電類型之摻質。於半導體裝置10中，半導體層18之一部內形成有一超接面結構(super junction structure)20，其包括相鄰且橫向地交錯設置之數個摻雜區22與24。此些摻雜區24係為半導體層18之一部，因而具有相同於半導體層18之第一導電特性，而此些摻雜區22則為包括相反於半導體層18之第一導電類型之第二導電類型(例如為N型導電類型)之摻質所形成之一摻雜區，其可採用如離子佈值方式而形成於半導體層18之數個部分中。此些摻雜區22係作為半導體裝置10之漂移區(drift-region)之用。另外，於半導體層18之一部上形成有一閘極結構(gate structure)26，以及於閘極結構26的相對側之半導體層18之一部內則分別形成有相鄰之兩摻雜區28與34以及一摻雜區30。摻雜區34為包括於相同於半導體層18之第一導電類型之一摻雜區，而摻雜區28與30為包括相反於半導體層18之第一導電類型之第二導電類型之摻雜區，以分別作為一源極區/汲極區之用。閘極結構26則係沿第1圖上Y方向而延伸於半導體層18之一部上且部分地覆蓋了超接面結構20之此些摻雜區22與24。摻雜區30係設置於摻雜區22與24之一部內且為摻雜區22與24所環繞，而摻雜區28與34則係設置於一井區32之內。此井區32係為鄰近摻雜區28與34之半導體層18之一部且其為閘極結構26所部分覆蓋。井區32具有相同於半導體層18之第一導電類型之摻質，且其底部係接觸了埋設絕緣層16之頂部，而設置於井區32內之摻雜區28與 34則為井區32所環繞。

請參照第2圖，顯示了沿第1圖內線段2-2之剖面 示意圖。如第2圖所示，基於包括交錯設置之數個摻雜區22與24所形成之超接面結構20的使用，此半導體裝置10便可適用於如功率半導體裝置之高電壓操作應用。

然而，由於此些摻雜區22係針對所在區域之半導 體層18之數個部分施行如離子佈植與熱擴散製程等製程所形成。因此，隨著半導體裝置10的尺寸微縮，半導體裝置10之如表面積之元件尺寸亦隨之微縮，因此用於形成此些摻雜區22的區域也將隨之微縮。由於半導體裝置10之驅動電流係正比於位於半導體層18內之此些摻雜區22之截面積的總和，因此此些摻雜區22的區域的微縮恐將降低半導體裝置10之驅動電流並增大半導體裝置10之導通電阻。因此，若欲維持或提升半導體裝置10之驅動電流以及維持或減少半導體裝置10之導通電阻，則需要增大此些摻雜區22所占區域的表面積，此點需求則與半導體裝置10的尺寸微縮情形相牴觸。

因此，本發明提供了一種半導體裝置及其製造方 法，其內包括一超接面結構，且此半導體裝置可隨著元件尺寸微縮而維持或提高半導體裝置之驅動電流以及維持或降低半導體裝置之導通電阻。

請參照第3-13圖之一系列示意圖，以顯示了依據 本發明之一實施例之半導體裝置之製造方法，其中第3、5、8、11圖為一上視示意圖，而第4、6-7、9-10、12等圖則分別顯示了沿第3、5、8、11圖內一特定線段之一剖面示意圖，而第 13圖則顯示了第11-12圖所示結構之一立體示意圖，藉以分別解說於半導體裝置之製造方法之一中間階段的製作情形。

請參照第3-4圖，首先提供一半導體基板102，而 第3圖顯示了此半導體基板102之上視示意圖，而第4圖則顯示沿第3圖內之線段4-4之剖面示意圖。

如第4圖所示，半導體基板102例如為一絕緣層 上覆半導體(semiconductor on insulator，SOI)基板，其包括一主體半導體層104以及依序形成於主體半導體層104上之一埋設絕緣層(buried insulating layer)106與一半導體層108。主體半導體層104與半導體層108可包括如矽之半導體材料，埋設絕緣層106可包括如二氧化矽之絕緣材料，而半導體層108內則可包括如P型導電類型或N型導電類型之第一導電類型的摻質。

請參照第5-7圖，接著於半導體層108內形成平行 且分隔之數個開口112/116，而此些開口112/116分別露出了埋設絕緣層106之一部。第5圖顯示了形成有數個開口112/116之半導體基板102之一上視示意圖，而第6-7圖則分別顯示了沿第5圖內之線段6-6與線段7-7之剖面示意圖。

如第5-6圖所示，首先形成一圖案化罩幕層110 於半導體層108之上，而此圖案化罩幕層110內形成有平行且分隔之數個開口112，此些開口112係沿第5圖上之X方向延伸並分別露出半導體層108之一部。在此，圖案化罩幕層110可包括如阻劑之罩幕材料，故此些開口112可藉由如微影與蝕刻等製程(未顯示)並搭配一適當光罩(未顯示)的使用而形成於 圖案化罩幕層110之內。接著，採用此圖案化罩幕層110作為一蝕刻罩幕並施行一蝕刻製程(未顯示)，以去除為各開口112所露出之半導體層108之此部，進而將開口112之圖案轉移至半導體層108內並於半導體層108內形成具有與開口112相同圖案之數個開口116，而各開口116則露出了其下埋設絕緣層106之一部。

接著，再以此圖案化罩幕層110作為一佈植罩幕 以施行一離子佈植製程114，以佈植具有相反於半導體層108之第一導電類型之第二導電類型的摻質(未顯示)至鄰近第5圖之X方向上之各開口116之一側(例如為左右兩側其中之一，於圖示中顯示為右側)處為圖案化罩幕層110所覆蓋之半導體層108之一部內。於一實施例中，離子佈植製程114例如為採用一入射角α與一佈植能量(未顯示)之一斜角度離子佈植製程。此離子佈植製程114所使用之入射角α與佈植能量則可視相關應用中所使用之半導體層108之厚度而適度調整，以佈植期望之摻質濃度進入半導體層108內。另外，如第7圖所示，介於相鄰兩開口116之間的之半導體層108的一部則因仍受到圖案化罩幕層110的保護，因而不會受到離子佈植製程114內第二導電類型之摻質的佈植，因而仍具有原來之第一導電類型。

請參照第8-10圖，接著於鄰近各開口116之半導體層108之一部(在此顯示為位於各開口116右側之一部)內形成一摻雜區118，以及接著於各開口116內形成一絕緣層120。第8圖顯示了其內形成有數個摻雜區118與絕緣層120之半導 體層108之一上視示意圖，而第9-10圖則分別顯示了沿第8圖內線段9-9與線段10-10之一剖面示意圖。

如第8-9圖所示，於去除第5-7圖內形成於半導體 層108上之圖案化罩幕層110之後，接著可施行一熱擴散製程(未顯示)，例如一回火製程，以分別將位於先前佈植於鄰近第5圖之X方向上之各開口116之一側(例如為右側)處為圖案化罩幕層110所覆蓋之半導體層108之一部內的摻質擴散成為一摻雜區118，而此摻雜區118具有相反於半導體層108之第一導電類型之第二導電類型。如第8圖所示，此摻雜區118大體形成於鄰近各開口116一側(例如為右側)之半導體層108之一部內且具有如大體長方形之上視形狀。接著，於半導體層108之上採用如沉積或旋轉塗佈之一製程(未顯示)以形成如氧化物或氮化物之一絕緣材料(未顯示)並填滿各開口116，並接著藉由如化學機械研磨或回蝕刻之一平坦化製程(未顯示)以去除高於半導體層108表面之絕緣材料，進而於各開口116內形成一絕緣層120。於一實施例中，絕緣層120之頂面與半導體層108之頂面大體共平面。另外，如第10圖所示，則顯示了設置於鄰近開口116之一側(例如為右側)的半導體層108之一部內之摻雜區118之剖面情形。

請參照第11-13圖，接著於半導體層108內上形成 一閘極結構G，以及於閘極結構G之一側內之半導體層108之一部內分別形成一摻雜區124與126，以及於閘極結構G之另一側內之半導體層108之一部內形成一摻雜區122。第11圖為一上視示意圖，而第12圖則分別顯示了沿第11圖內之線段 12-12之一剖面示意圖，而第13圖則顯示了第11-12圖所示結構之一立體示意圖。

如第11圖所示，閘極結構G以及摻雜區122、124 與126係沿著第11圖上垂直於X方向之Y方向延伸而分別形成於半導體層108之上與之內。閘極結構G係部分覆蓋了半導體層108之一部，而摻雜區124與126係設置於鄰近閘極結構G之一側(例如為左側)的半導體層108之一部內，而摻雜區122係形成於閘極結構G之另一側(例如為右側)的半導體層108之一部內且設置於摻雜區118之上，如第12圖所示。另外，如第12圖所示，閘極結構G則包括依序設置於半導體層108上之閘極介電層140與閘極電極層142。

在此，如第11-12圖中所示之閘極結構G內閘極 介電層140與閘極電極層142以及摻雜區122、124與126的製作可採用傳統高電壓金氧半導體(high voltage MOS)製程所形成，且閘極介電層140與閘極電極層142可採用傳統高電壓金氧半導體場效電晶體(MOSFET)之材料，故不在此詳述其製作及其應用材料，而摻雜區122、124內可包括相反於半導體層108之第一導電類型之第二導電類型之摻質並可作為源極區/汲極區之用，而摻雜區126則可包括相同於半導體層108之第一導電類型之摻質，而包覆摻雜區124與126之半導體層108之一部可作為具有第一導電類型之一井區之用。請參照第13圖，則顯示了依據第11-12圖所示之半導體裝置之為一立體示意圖。

製程至此，便大體完成了依據本發明之一實施例 之半導體裝置300的製作，其為包括一超接面結構330之一金氧半導體電晶體(MOS transistor)。此超接面結構330包括了由數個相分隔之大體長方形的摻雜區118以及設置分別鄰近此些摻雜區118之間之半導體層108之一部所組合而成。而第二導電類型之此些摻雜區118可做為半導體裝置300之一漂移區(shift region)之用，因而使得半導體裝置300具有可承受高崩潰電壓之電性表現。

於一實施例中，當11-13圖所示半導體裝置300 內之半導體層108具有如P型之第一導電類型時，則相關摻雜區中所包括之第二導電類型的摻質為N型摻質，因此所形成之半導體裝置300係為一P型金氧半導體電晶體(PMOS)。相反地，於另一實施例中，當11-12圖所示之半導體層108具有如N型之第一導電類型，則相關摻雜區中所包括之第二導電類型的摻質為P型摻質，因此所形成之金氧半導體裝置300係為一N型金氧半導體電晶體(NMOS)。

相較於第1-2圖所示之半導體裝置10，於如第 11-13圖所示半導體裝置300中，則可依照半導體裝置300之驅動電流、導通電阻、崩潰電壓等元件設計需求而適度減少或增加半導體層108及形成於其內之摻雜區118之厚度。如此，藉由半導體層108及形成於其內之摻雜區118之厚度的增減情形，便可於不增大半導體裝置300內之超接面結構330內相分隔之數個摻雜區118之表面積前提之下，透過增厚其內半導體層108及形成於其內之摻雜區118之厚度方式而增大此些摻雜區118於整體之半導體層108內的截面積的總和，從而增加半 導體裝置300之驅動電流並降低半導體裝置300之導通電阻。另外，於半導體裝置300之外側之半導體層(例如為半導體層108)之一部內亦可設置有環繞此半導體裝置300之一深溝槽隔離元件(deep trench isolation，未顯示)。此深溝槽隔離元件係由設置並穿透半導體層108之一部且接觸埋設絕緣層106之一絕緣材料所形成，例如為二氧化矽之絕緣材料。藉由此深溝槽隔離元件(未顯示)的設置，可降低外部雜訊對於半導體裝置300之干擾並可避免半導體裝置300之閉鎖(latch-up)效應的發生。

接著，請參照第14-19圖之一系列示意圖，以顯示 了依據本發明之另一實施例之半導體裝置之製造方法，其中第14、17圖為一上視示意圖，而第15-16、18等圖則分別顯示了沿第14、17圖內特定線段之一剖面示意圖，而第19圖則顯示了第17-18圖內所示結構之一立體示意圖，藉以分別解說於半導體裝置之製造方法之一中間階段的製作情形。在此，如第14-19圖所示之實施例係由修改如第3-13圖所示實施例之製造方法所得到，且基於簡化之目的，於圖式中相同標號係代表相同構件，且於下文中僅解說兩實施例之間的不同實施情形。

首先，參照前述第3-7圖所示情形及所述操作情 形，提供如第5-7圖所示之結構(在此未顯示)。請參照第14-16圖，接著於鄰近各開口116之半導體層108之一側(例如為右側)之一部內形成一摻雜區118以及於各開口116內形成一摻雜材料層150。第14圖顯示了其內形成有數個摻雜區118與摻雜材料層150之半導體層118之一上視示意圖，而第15-16圖 則分別顯示了沿第14圖內線段15-15與線段16-16之一剖面示意圖。

第14-15圖所示，於去除第5-7圖內形成於半導體 層108上之圖案化罩幕層110之後，接著可施行一熱擴散製程(未顯示)，例如一回火製程，以分別將位於先前佈植於鄰近第5圖之X方向上之各開口116之一端(例如為右側端)處為圖案化罩幕層110所覆蓋之半導體層108之一部內為圖案化罩幕層110所覆蓋半導體層108之一部內的摻質擴散成為一摻雜區118，而此摻雜區118具有相反於半導體層108之第一導電類型之第二導電類型。如第14圖所示，此摻雜區118大體設置於鄰近各開口116之一側邊(顯示為右側)之半導體層108之一部內且具有如大體長方形之一上視形狀。接著，於半導體層108之上採用如沉積或磊晶成長之一製程(未顯示)以形成如經過第二導電類型之摻質所摻雜之摻雜多晶矽與摻雜矽之一摻雜材料(未顯示)並填滿各開口116，並接著藉由如化學機械研磨或回蝕刻之一平坦化製程(未顯示)以去除高於半導體層108表面之摻雜材料，進而於各開口116內形成一摻雜材料層150。於一實施例中，摻雜材料層150之頂面與半導體層108之頂面大體共平面，且摻雜材料層150可於其形成時鄰場地於其內摻雜第二導電類型的摻質。另外，如第16圖所示，則顯示了設置於鄰近開口116之一側的半導體層108之的一部內之摻雜區118之剖面情形。

請參照第17-19圖，接著於半導體層108內上形成 一閘極結構G，以及於閘極結構G之一側內之半導體層108之 一部內分別形成一摻雜區124與126，以及於閘極結構G之另一側內之半導體層108之一部內形成一摻雜區122。第17圖為一上視示意圖，而第18圖則分別顯示了沿第17圖內之線段18-18之一剖面示意圖，而第19圖則顯示了第17-18圖所示結構之一立體示意圖。

如第17圖所示，閘極結構G以及摻雜區122、124 與126係沿著第17圖上垂直於X方向之Y方向延伸而分別形成於半導體層108之上與之內。閘極結構G係部分覆蓋了此些摻雜材料層150及其鄰近之半導體層108之一部，而摻雜區124與126係設置於鄰近閘極結構G之一側(例如為左側)的半導體層108之一部內，而摻雜區122係形成於閘極結構G之另一側(例如為右側)的半導體層108之一部內且設置於摻雜區118之一部上，如第18圖所示。另外，如第18圖所示，閘極結構G則包括依序設置於半導體層108上之閘極介電層140與閘極電極層142。

在此，如第17-18圖中所示之閘極結構G內閘極 介電層140與閘極電極層142以及摻雜區122、124與126的製作可採用傳統高電壓金氧半導體(high voltage MOS)製程所形成，且閘極介電層140與閘極電極層142可採用傳統高電壓金氧半導體場效電晶體(MOSFET)之材料，故不在此詳述其製作及其應用材料，而摻雜區122、124內可包括相反於半導體層108之第一導電類型之第二導電類型之摻質並可作為源極區/汲極區之用，而摻雜區126則可包括相同於半導體層108之第一導電類型之摻質，而包覆摻雜區124與126之半導體層108 之一部可作為具有第一導電類型之一井區之用。請參照第19圖，則顯示了依據第17-18圖所示之半導體裝置之為一立體示意圖。

製程至此，便大體完成了依據本發明之另一實施 例之半導體裝置300’的製作，其為包括一超接面結構330之一金氧半導體電晶體(MOS transistor)。此超接面結構330包括了由長方形的各大體摻雜區118及其鄰近之摻雜材料層150所組合而成之分隔的第二導電類型之數個複合摻雜區310以及其鄰近之半導體層108之一部所形成之分隔的第一導電類型之數個摻雜區320。而大體長方形的各摻雜區118及其鄰近之摻雜材料層150所組合而成之分隔的第二導電類型之此些複合摻雜區310可做為半導體裝置300’之一漂移區(shift region)之用，因而使得半導體裝置300’具有可承受高崩潰電壓之電性表現。

於一實施例中，當17-19圖所示半導體裝置300’ 內之半導體層108具有如P型之第一導電類型時，則相關摻雜區中所包括之第二導電類型的摻質為N型摻質，因此所形成之半導體裝置300’係為一P型金氧半導體電晶體(PMOS)。相反地，於另一實施例中，當17-19圖所示之半導體層108具有如N型之第一導電類型，則相關摻雜區中所包括之第二導電類型的摻質為P型摻質，因此所形成之金氧半導體裝置300’係為一N型金氧半導體電晶體(NMOS)。

相較於第1-2圖所示之半導體裝置10，於如第 17-19圖所示半導體裝置300’中，則可依照半導體裝置300’之驅動電流、導通電阻、崩潰電壓等元件設計需求而適度減少或 增加半導體層108及形成於其內之複合摻雜區310之厚度。如此，藉由半導體層108及形成於其內之複合摻雜區310之厚度的增減情形，便可於不增大半導體裝置300’內之超接面結構330內相分隔之數個第二導電類型的複合摻雜區310之表面積前提之下，透過增厚其內半導體層108及形成於其內之摻雜區118與摻雜材料層150之厚度方式而增大此複合摻雜區310於整體半導體層內的截面積的總和，從而可增加半導體裝置300’之驅動電流並降低半導體裝置300’之導通電阻。另外，於半導體裝置300’之外側之半導體層(例如為半導體層108)之一部內亦可設置有環繞此半導體裝置300’之一深溝槽隔離元件(deep trench isolation，未顯示)。此深溝槽隔離元件係由設置並穿透半導體層108之一部且接觸埋設絕緣層106之一絕緣材料所形成，例如為二氧化矽之絕緣材料。藉由此深溝槽隔離元件(未顯示)的設置，可降低外部雜訊對於半導體裝置300’之干擾並可避免半導體裝置300’之閉鎖(latch-up)效應的發生。

請參照第20-21圖，分別顯示了依據本發明之其他 實施例之半導體裝置之一立體示意圖。第20-21圖分別顯示了一半導體裝置300”與300'''，其係由修改第13與19圖所示之半導體裝置300與300’所得到。如第20-21圖所示，在此半導體裝置300”與300'''係形成於一塊狀半導體(bulk semiconductor)基板之上，而於第20-21圖中此塊狀半導體基板係標示為一半導體層108’，而非為如第13、19圖中所示之絕緣層上覆半導體(SOI)基板102。除上述差異之外，第20-21圖所示之其餘構件則分別相同於第13、19圖所示之構件的實施 情形，並可採用如第3-13圖以及第14-19圖所示之製造方法於經過適度調整後所形成，故在此不再重覆描述其製程。於此些實施例中，摻雜區118、絕緣層120及摻雜材料層150僅形成於半導體層108’之一部中，而包覆摻雜區124與126之半導體層108’之一部則可作為具有第一導電類型之一井區之用，且第20-21所示之半導體裝置300”與300'''可具有相同於第13與19圖所示之半導體裝置300與300’之技術功效。

接著，請參照第22-32圖之一系列示意圖，以顯示 了依據本發明之另一實施例之半導體裝置之製造方法，其中第22、24、27、30圖為一上視示意圖，而第23、25-26、28-29、31等圖則分別顯示了沿第22、24、27、30圖內特定線段之一剖面示意圖，而第32圖則分別顯示了第30-31圖之一立體示意圖，藉以分別顯示於半導體裝置之製造方法之一中間階段的製作情形。在此，如第22-32圖所示之實施例係由修改如第3-13圖所示實施例之製造方法所得到，且不同於第3-13圖所示實施例之製造方法，於第22-32圖所示之半導體裝置之製造方法中，絕緣層120及摻雜區118的製作係於閘極結構G的形成後實施。然而，基於簡化之目的，於第22-32圖等圖式中相同標號係代表相同於第3-13圖所示實施例之製造方法中之構件，且於下文中僅解說兩實施例之間的不同實施情形。

請參照第22-23圖，首先提供一半導體基板102， 並於半導體基板102之一部上形成一閘極結構G。第22圖顯示了此半導體基板102之上視示意圖，而第23圖則顯示沿第22圖內之線段23-23之剖面示意圖。

如第22圖所示，半導體基板102例如為一絕緣層 上覆半導體(semiconductor on insulator，SOI)基板，其包括一主體半導體層104以及依序形成於主體半導體層104上之一埋設絕緣層(buried insulating layer)106與一半導體層108。主體半導體層104與半導體層108可包括如矽之半導體材料，埋設絕緣層106可包括如二氧化矽之絕緣材料，而半導體層108內則可包括如P型導電類型或N型導電類型之第一導電類型的摻質。而閘極結構G係沿著第22圖上垂直於X方向之Y方向延伸而形成於半導體層108之一部上。另外，如第23圖所示，閘極結構G則包括依序設置於半導體層108上之閘極介電層140與閘極電極層142。在此，如第22-23圖中所示之閘極結構G內閘極介電層140與閘極電極層142的製作可採用傳統高電壓金氧半導體(high voltage MOS)製程所形成，且閘極介電層140與閘極電極層142可採用傳統高電壓金氧半導體場效電晶體(MOSFET)之材料，故不在此詳述其製作及其應用材料。

請參照第24-26圖，接著於半導體層108內形成平 行且分隔之數個開口112’/116’，而此些開口112’/116’分別露出了鄰近閘極結構G之埋設絕緣層106之一部。第24圖顯示了形成有數個開口112’/116’之半導體基板102之一上視示意圖，而第25-26圖則分別顯示了沿第24圖內之線段25-25與線段26-26之一剖面示意圖。

如第24-25圖所示，首先形成一圖案化罩幕層110’ 於半導體層108與閘極結構G之上，而此圖案化罩幕層110內形成有平行且分隔之數個開口112’，此些開口112’係沿第24 圖上之X方向延伸並分別露出鄰近閘極結構G之半導體層108之一部。在此，圖案化罩幕層110’可包括如阻劑之罩幕材料，故此些開口112’可藉由如微影與蝕刻等製程(未顯示)並搭配一適當光罩(未顯示)的使用而形成於圖案化罩幕層110’之內。接著，採用此圖案化罩幕層110’作為一蝕刻罩幕並施行一蝕刻製程(未顯示)，以去除為各開口112’所露出之半導體層108之此部，進而將開口112’之圖案轉移至半導體層108內並於半導體層108內形成具有與開口112’相同圖案之數個開口116’，而各開口116’則露出了其下埋設絕緣層106之一部。

接著，再以此圖案化罩幕層110’作為一佈植罩幕 以施行一離子佈植製程114’，以佈植具有相反於半導體層108之第一導電類型之第二導電類型的摻質(未顯示)至鄰近第24圖之X方向上之各開口116’之一側(例如為右側)處為圖案化罩幕層110’所覆蓋之半導體層108之一部內為圖案化罩幕層110’所覆蓋半導體層108之一部內。於一實施例中，離子佈植製程114’例如為採用一入射角α與一佈植能量(未顯示)之一斜角度離子佈植製程。此離子佈植製程114’所使用之入射角α與佈植能量則可視相關應用中所使用之半導體層108之厚度而適度調整，以佈植期望之摻質濃度進入半導體層108內。另外，如第26圖所示，介於相鄰兩開口116’之間的之半導體層108的一部則因仍受到圖案化罩幕層110’的保護，因而不會受到離子佈植製程114’內第二導電類型之摻質的佈植，因而仍具有原來之第一導電類型。

請參照第27-29圖，接著於鄰近各開口116’之半 導體層108之數部內形成一摻雜區118以及於各開口116’內形成一絕緣層120。第27圖顯示了其內形成有數個摻雜區118與絕緣層120之半導體層108之一上視示意圖，而第28-29圖則分別顯示了沿第27圖內線段28-28與線段29-29之一剖面示意圖。

如第27-28圖所示，於去除第24-26圖內形成於半 導體層108上之圖案化罩幕層110’之後，接著可施行一熱擴散製程(未顯示)，例如一回火製程，以分別將位於先前佈植於鄰近第24圖之X方向上之各開口116’之一側(例如為右側)處為圖案化罩幕層110’所覆蓋之半導體層108之一部內為圖案化罩幕層110’所覆蓋半導體層108之一部內的摻質擴散成為一摻雜區118，而此摻雜區118具有相反於半導體層108之第一導電類型之第二導電類型。如第27圖所示，此摻雜區118大體形成於鄰近各開口116’之一側之半導體層108之一部內且具有如大體長方形之一上視形狀。接著，於半導體層108之上採用如沉積或旋轉塗佈之一製程(未顯示)以形成如氧化物或氮化物之一絕緣材料(未顯示)並填滿各開口116’，並接著藉由如化學機械研磨或回蝕刻之一平坦化製程(未顯示)以去除高於半導體層108表面之絕緣材料，進而於各開口116’內形成一絕緣層120。 於一實施例中，絕緣層120之頂面與半導體層108之頂面大體共平面。另外，如第29圖所示，則顯示了設置於鄰近開口116’之一側的半導體層108之一部內之摻雜區118之剖面情形。

請參照第30-33圖，接著於閘極結構G之一側內之半導體層108之一部內分別形成一摻雜區124與126，以及 於閘極結構G之另一側內之半導體層108之一部內形成一摻雜區122。第30圖為一上視示意圖，而第31圖則分別顯示了沿第30圖內之線段31-31之一剖面示意圖，而第32圖則顯示了第30-31圖所示結構之一立體示意圖。

如第30圖所示，摻雜區122、124與126係沿著 第30圖上垂直於X方向之Y方向延伸而分別形成於半導體層108之一部內。摻雜區124與126係設置於鄰近閘極結構G之一側(例如為左側)的半導體層108之一部內，而摻雜區122係形成於閘極結構G之另一側(例如為右側)的半導體層108之一部內且設置於摻雜區118之一部上，如第31圖所示。

在此，如第30-31圖中所示之摻雜區122、124與 126的製作可採用傳統高電壓金氧半導體(high voltage MOS)製程所形成，故不在此詳述其製作，而摻雜區122、124內可包括相反於半導體層108之第一導電類型之第二導電類型之摻質並可作為源極區/汲極區之用，而摻雜區126則可包括相同於半導體層108之第一導電類型之摻質，而包覆摻雜區124與126之半導體層108之一部可作為具有第一導電類型之一井區之用。請參照第32圖，則顯示了依據第30-31圖所示之半導體裝置之為一立體示意圖。

製程至此，便大體完成了依據本發明之一實施例 之半導體裝置400的製作，其為包括一超接面結構330之一金氧半導體電晶體(MOS transistor)。此超接面結構330包括了由數個相分隔之摻雜區118以及設置分別鄰近此些摻雜區118之間之半導體層108之一部所組合而成。而第二導電類型之此些 摻雜區118可做為半導體裝置400之一漂移區(shift region)之用，因而使得半導體裝置400具有可承受高崩潰電壓之電性表現。

於一實施例中，當30-32圖所示半導體裝置400 內之半導體層108具有如P型之第一導電類型時，則相關摻雜區中所包括之第二導電類型的摻質為N型摻質，因此所形成之半導體裝置400係為一P型金氧半導體電晶體(PMOS)。相反地，於另一實施例中，當30-32圖所示之半導體層108具有如N型之第一導電類型，則相關摻雜區中所包括之第二導電類型的摻質為P型摻質，因此所形成之金氧半導體裝置400係為一N型金氧半導體電晶體(NMOS)。

相較於第1-2圖所示之半導體裝置10，於如第 30-32圖所示半導體裝置400中，則可依照半導體裝置400之驅動電流、導通電阻、崩潰電壓等元件設計需求而適度減少或增加半導體層108及形成於其內之摻雜區118之厚度。如此，藉由半導體層108及形成於其內之摻雜區118之厚度的增減情形，便可於不增大半導體裝置400內之超接面結構330內相分隔之數個摻雜區118之表面積前提之下，透過增厚其內半導體層108及形成於其內之摻雜區118之厚度方式而增大其於整體半導體層內的截面積的總和，從而以增加半導體裝置400之驅動電流並降低半導體裝置400之導通電阻。另外，於半導體裝置400之外側之半導體層(例如為半導體層108)之一部內亦可設置有環繞此半導體裝置400之一深溝槽隔離元件(deep trench isolation，未顯示)。此深溝槽隔離元件係由設置並穿透 半導體層108之一部且接觸埋設絕緣層106之一絕緣材料所形成，例如為二氧化矽之絕緣材料。藉由此深溝槽隔離元件(未顯示)的設置，可降低外部雜訊對於半導體裝置400之干擾並可避免半導體裝置300之閉鎖(latch-up)效應的發生。

於另一實施例中，於第22-32圖所示之製造方法 中，可先不形成絕緣層120，而是於形成如第30-32圖所示之結構之後，接著於第30-32圖所示結構上形成覆蓋閘極結構G與半導體層108之介電材質之一層間介電層(未顯示)時同時將此層間介電層之介電材質填入於各開口116’中，進而採用填入於各開口116’中之介電材質作為此絕緣層120之用。

請參照第33圖，顯示了依據本發明之另一實施例 之半導體裝置400’之立體示意圖，其係由修改第32圖所示之一半導體裝置400所得到。如第33圖所示，在此半導體裝置400’係形成於一塊狀半導體(bulk semiconductor)基板之上，而於第33圖中此半導體基板係標示為一半導體層108’，而非第32圖中所示之絕緣層上覆半導體(SOI)基板102。除上述差異之外，第33圖所示之其餘構件則分別相同於第32圖所示之構件的實施情形，並可採用如第22-33圖所示之製造方法於經過適度調整後所形成，故在此不再重覆描述其製程。於此些實施例中，摻雜區118及絕緣層120僅形成於半導體層108’之一部中，而包覆摻雜區124與126之半導體層108’之一部則可作為具有第一導電類型之一井區之用，且第33所示之半導體裝置400’可具有相同於第32圖所示之半導體裝置400之技術功效。

雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

108‧‧‧半導體層

118‧‧‧摻雜區

120‧‧‧絕緣層

122、124、126‧‧‧摻雜區

300‧‧‧半導體裝置

330‧‧‧超接面結構

G‧‧‧閘極結構

Claims (20)

1. 一種半導體裝置，包括：一半導體層，具有一第一導電類型；複數個第一摻雜區，沿一第一方向而平行且分隔地設置於該些半導體層之一部中，其中該些第一摻雜區具有相反於該第一導電類型之一第二導電類型以及長方形之一上視形狀；一閘極結構，沿一第二方向而設置於該半導體層之一部上，其中該閘極結構覆蓋該些摻雜區之一部；一第二摻雜區，沿該第二方向而設置於該半導體層內並鄰近該閘極結構之一第一側，其中該第二摻雜區具有該第二導電類型；以及一第三摻雜區，沿該第二方向而設置於相對於該閘極結構第一側之一第二側之該半導體層內並鄰近該些摻雜區，其中該第三摻雜區具有該第二導電類型。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一主體半導體層；以及一埋設絕緣層，位於該主體半導體層上，其中該半導體層係設置於該埋設絕緣層上。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為P型而該第二導電類型為N型。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型而該第二導電類型為P型。
5. 如申請專利範圍第1項所述之半導體裝置，更包括一絕緣 層，設置於該半導體層之數部內且鄰近該些第一摻雜區之一。
6. 如申請專利範圍第1項所述之半導體裝置，更包括一摻雜材料層，設置於該半導體層之數部內且鄰近該些摻雜區之一。
7. 如申請專利範圍第6項所述之半導體裝置，其中該摻雜材料層具有該第二導電類型。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第一方向垂直於該第二方向。
9. 如申請專利範圍第1項所述之半導體裝置，其中該些摻雜區與其相鄰之該些半導體層之一部形成了一超接面結構。
10. 一種半導體裝置之製造方法，包括下列步驟：a.提供一半導體層，具有一第一導電類型；b.沿一第一方向分別形成一開口於該半導體層內之平行且分隔之數個部分內；c.形成一第一摻雜區於鄰近該開口之一側之該半導體層之一部中；d：形成一絕緣層或一摻雜材料層於該開口中，其中該摻雜材料層具有相反於該第一導電類型之一第二導電類型；e：形成一閘極結構於該半導體層之一部上，其中該閘極結構沿垂直於該第一方向之一第二方向延伸於該半導體層上；以及f：形成一第二摻雜區於該閘極結構之一第一側之該半導體層之一部內以及一第三摻雜區於相對於該閘極結構之該第一側之一第二側之該半導體層之一部內，其中該第二摻雜 區與該第三摻雜區具有該第二導電類型。
11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該半導體層為一塊狀半導體基板之一部。
12. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該半導體層為一絕緣層上覆半導體基板之一部，而該絕緣層上覆半導體基板更包括一主體半導體層及位於該主體半導體層上之一埋設絕緣層，而該半導體層係位於該埋設絕緣層上。
13. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電類型為P型而該第二導電類型為N型。
14. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電類型為N型而該第二導電類型為P型。
15. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一摻雜區及其鄰近之該半導體層之一部形成了一超接面結構。
16. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該步驟(e)與該步驟(f)係依序實施。
17. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該步驟(e)係早於該步驟(b)之前實施，而該步驟(f)係晚於該步驟(d)之後實施。
18. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中步驟(d)係晚於步驟(f)而實施，且係於形成覆蓋閘極結構與該第二摻雜區與第三摻雜區之一層間介電層時同時形成該絕緣層。
19. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一摻雜區具有長方形之一上視形狀。
20. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一摻雜區係由一斜角度離子佈值製程所形成。