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TW201526200A - 半導體基板及其製法 - Google Patents

半導體基板及其製法 Download PDF

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TW201526200A
TW201526200A TW102147923A TW102147923A TW201526200A TW 201526200 A TW201526200 A TW 201526200A TW 102147923 A TW102147923 A TW 102147923A TW 102147923 A TW102147923 A TW 102147923A TW 201526200 A TW201526200 A TW 201526200A
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Abstract

一種半導體基板及其製法，該製法包括：於一基板本體上形成第一介電層；形成複數貫穿該第一介電層且外露該基板本體的第一介電層盲孔；於該第一介電層上與外露之該基板本體上形成第二介電層，且該第二介電層復延伸至該第一介電層盲孔之孔壁上；蝕刻該第二介電層，以於該第二介電層中形成複數連通該第一介電層盲孔的介電層凹槽，並於各該第一介電層盲孔中的第二介電層中形成外露該基板本體的第二介電層盲孔，且該第一介電層盲孔之孔壁上保留有該第二介電層；以及於各該第二介電層盲孔中形成電性連接該基板本體的導電盲孔，並於該介電層凹槽中形成電性連接該導電盲孔的線路層。

Description

半導體基板及其製法
本發明係有關於一種基板及其製法，尤指一種半導體基板及其製法。
現行之覆晶技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如：晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附封裝(Direct Chip Attached，DCA)以及多晶片模組封裝(Multi-Chip Module，MCM)等型態的封裝模組，其均可利用覆晶技術而達到封裝的目的。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊容易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的電性連接之可靠度(reliability)下降，並造成信賴性測試的失敗。
為了解決上述問題，遂發展出以半導體基材作為中介結構的製程，其係於一封裝基板與一半導體晶片之間增設一矽中介板 (silicon interposer)，因為該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
請參閱第1圖，係習知具矽中介板之堆疊封裝結構之剖視圖。如圖所示，習知之封裝結構除了能避免前述問題外，相較於直接將半導體晶片接置於封裝基板之情況，習知之封裝結構亦可使封裝結構的版面面積更加縮小。
舉例來說，一般封裝基板最小之線寬/線距只可做到12/12微米，而當半導體晶片的輸入輸出(I/O)數增加時，由於線寬/線距已無法再縮小，故須加大封裝基板的面積以提高佈線數量，以便於接置高輸入輸出(I/O)數之半導體晶片；相對地，由於第1圖之封裝結構係將半導體晶片11接置於一具有矽貫孔(through silicon via，TSV)的矽中介板12上，以該矽中介板12做為一轉接板，進而將半導體晶片11電性連接至封裝基板13上，而矽中介板12可利用半導體製程做出3/3微米或以下之線寬/線距，故當半導體晶片11的輸入輸出(I/O)數增加時，該矽中介板12的面積已足夠連接高輸入輸出(I/O)數之半導體晶片11。此外，因為該矽中介板12具有細線寬/線距之特性，其電性傳輸距離較短，所以連接於該矽中介板12之半導體晶片11的電性傳輸速度(效率)亦較將半導體晶片直接接置封裝基板之速度(效率)來得快。
惟，習知之矽中介板無論是接置半導體晶片之側或是接置封裝基板之側，其線寬線距均如前所述地非常細小，而須以半導體製程進行製作，但線寬過於細小時，線路容易從介電層表面上剝離(peeling)，如此則會造成矽中介板之可靠度不佳等問題。
有鑑於此，業界遂開發一種自我對準式雙鑲嵌(self-aligned dual damascene)製程，如第2A至2I圖之剖視圖所示。
如第2A圖所示，於一基板本體20上形成第一介電層21，並於該第一介電層21上形成蝕刻停止層(etch stop layer)22。
如第2B圖所示，於該蝕刻停止層22上形成圖案化之第一阻層23，以外露部分該蝕刻停止層22。
如第2C圖所示，移除未被該第一阻層23所覆蓋之該蝕刻停止層22與第一介電層21，以形成凹部24，並移除該第一阻層23。
如第2D圖所示，於該蝕刻停止層22上形成第二介電層25，且該第二介電層25復填入該凹部24中。
如第2E圖所示，於該第二介電層25上形成圖案化之第二阻層26，以外露部分該第二介電層25。
如第2F圖所示，進行蝕刻步驟，以蝕刻移除未被該第二阻層26所覆蓋之該第二介電層25與蝕刻停止層22，以形成介電層凹槽27，並將該凹部24進一步蝕刻成為外露該基板本體20且連通該介電層凹槽27的介電層盲孔210。
如第2G圖所示，移除該第二阻層26。
如第2H圖所示，於該介電層盲孔210中、該介電層凹槽27中與該第二介電層25之頂面上電鍍形成金屬層28。
如第2I圖所示，研磨移除高於該第二介電層25之頂面上的金屬層28，該介電層盲孔210中的金屬層28構成電性連接該基板本體20的導電盲孔281，該介電層凹槽27中的金屬層28構成電性連接該導電盲孔281的線路層282。
前述製程可將線路層嵌埋在介電層中，故可製作超細線路，且不會有前述問題發生；惟，前述製程在第一介電層和第二介電 層之間須沉積一蝕刻停止層，以藉由該蝕刻停止層與第一介電層(或第二介電層)間的高度蝕刻速率差異來完成自我對準式蝕刻，然而，形成該蝕刻停止層之材質(例如氮化矽)通常具有較高的介電常數，而造成較大的電容效應，例如RC延遲(RC delay)，且該蝕刻停止層愈厚，電容效應越大，導致電訊號傳輸速度降低。
因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體基板之製法，係包括：於一基板本體上形成第一介電層；形成複數貫穿該第一介電層且外露該基板本體的第一介電層盲孔；於該第一介電層上與外露之該基板本體上形成第二介電層，且該第二介電層復延伸至該第一介電層盲孔之孔壁上；蝕刻該第二介電層，以於該第二介電層中形成複數連通該第一介電層盲孔的介電層凹槽，並於各該第一介電層盲孔中的第二介電層中形成外露該基板本體的第二介電層盲孔，且該第一介電層盲孔之孔壁上保留有該第二介電層；以及於各該第二介電層盲孔中形成電性連接該基板本體的導電盲孔，並於該介電層凹槽中形成電性連接該導電盲孔的線路層。
於前述之製法中，於形成該第二介電層時，該第二介電層未填滿該第一介電層盲孔，且該蝕刻復包括使該介電層凹槽延伸至部分該第一介電層中。
依上所述之半導體基板之製法，形成該導電盲孔與線路層之方式係包括：於該第一介電層盲孔中、該介電層凹槽中與該第二 介電層之頂面上電鍍形成金屬層；以及移除高於該第二介電層之頂面上的金屬層，以由該形成於該第二介電層盲孔中的金屬層構成該導電盲孔，並由該形成於該介電層凹槽中的金屬層構成該線路層。
於本發明之製法中，移除高於該第二介電層之頂面上的金屬層之方式係為化學機械研磨(CMP)。
所述之製法中，形成該第一介電層與第二介電層之材質係為氧化矽，且形成該導電盲孔與線路層之材質係為銅。
本發明復提供一種半導體基板，係包括：基板本體；第一介電層，係形成於該基板本體上，且形成有複數外露該基板本體的第一介電層盲孔；第二介電層，係形成於該第一介電層之頂面上與該第一介電層盲孔中，該第二介電層中形成有複數連通該第一介電層盲孔的介電層凹槽，於各該第一介電層盲孔中的第二介電層中並形成有外露該基板本體的第二介電層盲孔，且該第一介電層盲孔之孔壁上保留有該第二介電層；複數導電盲孔，係形成於該第二介電層盲孔中，且電性連接該基板本體；以及線路層，係形成於該介電層凹槽中，且電性連接該導電盲孔。
於前述之半導體基板中，該介電層凹槽復延伸至部分該第一介電層中。
於本發明之半導體基板中，形成該第一介電層與第二介電層之材質係為氧化矽，且形成該導電盲孔與線路層之材質係為銅。
由上可知，本發明無須形成蝕刻停止層，所以能降低生產成本、避免電容效應與進而簡化製程，且能縮小第二介電層盲孔及導電盲孔的臨界直徑。
11‧‧‧半導體晶片
12‧‧‧矽中介板
13‧‧‧封裝基板
20、30‧‧‧基板本體
21、31‧‧‧第一介電層
210‧‧‧介電層盲孔
22‧‧‧蝕刻停止層
23、32‧‧‧第一阻層
310‧‧‧第一介電層盲孔
24‧‧‧凹部
25、33‧‧‧第二介電層
330‧‧‧第二介電層盲孔
26、34‧‧‧第二阻層
27、35‧‧‧介電層凹槽
28、36‧‧‧金屬層
281、361‧‧‧導電盲孔
282、362‧‧‧線路層
V‧‧‧空隙
第1圖係習知具矽中介板之堆疊封裝結構之剖視圖；第2A至2I圖係習知自我對準式雙鑲嵌製程之剖視圖；以及第3A至3I圖係本發明之半導體基板及其製法之剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之用語亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第3A至3I圖，係本發明之半導體基板及其製法之剖視圖。
首先，如第3A圖所示，於一基板本體30上形成第一介電層31，形成該第一介電層31之材質係為氧化矽，該基板本體30之表面可具有線路(未圖示)。
如第3B圖所示，於該第一介電層31上形成圖案化之第一阻層32，以外露部分該第一介電層31。
如第3C圖所示，蝕刻移除未被該第一阻層32所覆蓋的該第一介電層31，以形成複數貫穿該第一介電層31且外露該基板本體30的第一介電層盲孔310，再移除該第一阻層32。
如第3D圖所示，於該第一介電層31上與外露之該基板本體30上形成第二介電層33，形成該第二介電層33之材質係為氧化矽，且該第二介電層33復延伸至該第一介電層盲孔310之孔壁上，該第二介電層33係較佳具有較差之空隙填充(gap-fill)能力，以使該第二介電層33未填滿該第一介電層盲孔310，而於該第一介電層盲孔310中構成空隙V。
如第3E圖所示，於該第二介電層33上形成圖案化之第二阻層34，以外露部分該第二介電層33。
如第3F圖所示，進行蝕刻步驟，以蝕刻移除未被該第二阻層34所覆蓋的該第一介電層31與第二介電層33，以於該第二介電層33中形成複數連通該第一介電層盲孔310的介電層凹槽35，並於各該第一介電層盲孔310中的第二介電層33中形成外露該基板本體30的第二介電層盲孔330，且該第一介電層盲孔310之孔壁上保留有該第二介電層33。要補充說明的是，雖然於本實施例中，該介電層凹槽35復延伸至部分該第一介電層31中，但此並非本發明之必要技術特徵。
如第3G圖所示，移除該第二阻層34。
如第3H圖所示，於該第一介電層盲孔310中、該介電層凹槽35中與該第二介電層33之頂面上電鍍形成金屬層36，形成該金屬層36之材質係為銅。
如第3I圖所示，以化學機械研磨(CMP)方式移除高於該第 二介電層33之頂面上的金屬層36，以由該形成於該第二介電層盲孔330中的金屬層36構成電性連接該基板本體30的導電盲孔361，並由該形成於該介電層凹槽35中的金屬層36構成電性連接該導電盲孔361的線路層362。
本發明復提供一種半導體基板，係包括：基板本體30；第一介電層31，係形成於該基板本體30上，且形成有複數外露該基板本體30的第一介電層盲孔310；第二介電層33，係形成於該第一介電層31之頂面上與該第一介電層盲孔310中，該第二介電層33中形成有複數連通該第一介電層盲孔310的介電層凹槽35，於各該第一介電層盲孔310中的第二介電層33中並形成有外露該基板本體30的第二介電層盲孔330，且該第一介電層盲孔310之孔壁上保留有該第二介電層33；複數導電盲孔361，係形成於該第二介電層盲孔330中，且電性連接該基板本體30；以及線路層362，係形成於該介電層凹槽35中，且電性連接該導電盲孔361。
於前述之半導體基板中，該介電層凹槽35復延伸至部分該第一介電層31中。
於本發明之半導體基板中，形成該第一介電層31與第二介電層33之材質係為氧化矽，且形成該導電盲孔361與線路層362之材質係為銅。
綜上所述，相較於習知技術，本發明無須形成蝕刻停止層，所以能降低生產成本，且不會有由蝕刻停止層所致的電容效應，並無須考慮蝕刻停止層與介電層間是否具有高度蝕刻速率差異，進而簡化製程；此外，因為第二介電層並未填滿該第一介電層盲孔，故蝕刻形成第二介電層盲孔之時間較短，進而能縮小第二介 電層盲孔及導電盲孔的臨界直徑(critical diameter)。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
30‧‧‧基板本體
31‧‧‧第一介電層
310‧‧‧第一介電層盲孔
33‧‧‧第二介電層
330‧‧‧第二介電層盲孔
35‧‧‧介電層凹槽
361‧‧‧導電盲孔
362‧‧‧線路層

Claims (11)

  1. 一種半導體基板之製法，係包括：於一基板本體上形成第一介電層；形成複數貫穿該第一介電層且外露該基板本體的第一介電層盲孔；於該第一介電層上與外露之該基板本體上形成第二介電層，且該第二介電層復延伸至該第一介電層盲孔之孔壁上；蝕刻該第二介電層，以於該第二介電層中形成複數連通該第一介電層盲孔的介電層凹槽，並於各該第一介電層盲孔中的第二介電層中形成外露該基板本體的第二介電層盲孔，且該第一介電層盲孔之孔壁上保留有該第二介電層；以及於各該第二介電層盲孔中形成電性連接該基板本體的導電盲孔，並於該介電層凹槽中形成電性連接該導電盲孔的線路層。
  2. 如申請專利範圍第1項所述之半導體基板之製法，其中，於形成該第二介電層時，該第二介電層未填滿該第一介電層盲孔。
  3. 如申請專利範圍第1項所述之半導體基板之製法，其中，該蝕刻復包括使該介電層凹槽延伸至部分該第一介電層中。
  4. 如申請專利範圍第1項所述之半導體基板之製法，其中，形成該導電盲孔與線路層之方式係包括：於該第一介電層盲孔中、該介電層凹槽中與該第二介電層之頂面上電鍍形成金屬層；以及移除高於該第二介電層之頂面上的金屬層，以由該形成於該第二介電層盲孔中的金屬層構成該導電盲孔，並由該形成於 該介電層凹槽中的金屬層構成該線路層。
  5. 如申請專利範圍第4項所述之半導體基板之製法，其中，移除高於該第二介電層之頂面上的金屬層之方式係為化學機械研磨。
  6. 如申請專利範圍第1項所述之半導體基板之製法，其中，形成該第一介電層與第二介電層之材質係為氧化矽。
  7. 如申請專利範圍第1項所述之半導體基板之製法，其中，形成該導電盲孔與線路層之材質係為銅。
  8. 一種半導體基板，係包括：基板本體；第一介電層，係形成於該基板本體上，且形成有複數外露該基板本體的第一介電層盲孔；第二介電層，係形成於該第一介電層之頂面上與該第一介電層盲孔中，該第二介電層中形成有複數連通該第一介電層盲孔的介電層凹槽，於各該第一介電層盲孔中的第二介電層中並形成有外露該基板本體的第二介電層盲孔，且該第一介電層盲孔之孔壁上保留有該第二介電層；複數導電盲孔，係形成於該第二介電層盲孔中，且電性連接該基板本體；以及線路層，係形成於該介電層凹槽中，且電性連接該導電盲孔。
  9. 如申請專利範圍第8項所述之半導體基板，其中，該介電層凹槽復延伸至部分該第一介電層中。
  10. 如申請專利範圍第8項所述之半導體基板，其中，形成該第一 介電層與第二介電層之材質係為氧化矽。
  11. 如申請專利範圍第8項所述之半導體基板，其中，形成該導電盲孔與線路層之材質係為銅。
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