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TW201513212A - 於平面層中在蝕刻３ｄ結構後停止蝕刻之方法 - Google Patents

於平面層中在蝕刻３ｄ結構後停止蝕刻之方法 Download PDF

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TW201513212A
TW201513212A TW103120899A TW103120899A TW201513212A TW 201513212 A TW201513212 A TW 201513212A TW 103120899 A TW103120899 A TW 103120899A TW 103120899 A TW103120899 A TW 103120899A TW 201513212 A TW201513212 A TW 201513212A
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nanowires
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TW103120899A
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丹尼爾 布萊斯 湯普森
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Glo公司
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Abstract

本發明提供一種蝕刻方法，其包括提供複數個延伸遠離支撐件之奈米結構，該支撐件包含位於複數根奈米線之間之介電層；在該複數個奈米結構之第一部分上形成圖案化遮罩，以使得該複數個奈米結構之第二部分暴露且不位於該圖案化遮罩下方；蝕刻該複數個奈米結構之該第二部分以移除該圖案化遮罩之至少一部分及該複數個奈米結構之該第二部分；在該複數個奈米結構之該蝕刻期間監測該複數個奈米結構之該蝕刻之至少一種氣體副產物及在檢測到實質上移除該介電層時停止該蝕刻。

Description

於平面層中在蝕刻3D結構後停止蝕刻之方法
奈米線發光二極體(LED)作為平面LED之替代物愈來愈令人感興趣。與利用習用平面技術產生之LED相比，奈米線LED由於奈米線之三維性質提供獨特性質，由於較少晶格失配限制提供材料組合中之改良撓性及處理較大基板之機會。
實施例係關於一種蝕刻方法，其包括提供複數個延伸遠離支撐件之奈米結構，該支撐件包含位於複數根奈米線之間之介電層；在該複數個奈米結構之第一部分上形成圖案化遮罩，以使該複數個奈米結構之第二部分暴露且不位於該圖案化遮罩下方；蝕刻該複數個奈米結構之該第二部分以移除該複數個奈米結構之該第二部分；在該複數個奈米結構之該蝕刻期間監測該複數個奈米結構之該蝕刻之至少一種氣體副產物及在檢測到實質上移除該介電層時停止該蝕刻。
1‧‧‧奈米線LED
2‧‧‧奈米線核心
3‧‧‧p型殼
4‧‧‧活化區
5‧‧‧生長基板
6‧‧‧生長遮罩或介電遮罩層
7‧‧‧緩衝層
8‧‧‧金屬墊
400‧‧‧奈米線LED裝置
401‧‧‧奈米線
406‧‧‧介電遮罩層
407‧‧‧緩衝層
409‧‧‧介電層
412‧‧‧第一遮罩層
413‧‧‧活化區
414‧‧‧第二遮罩層
415‧‧‧「平坦化」區
416‧‧‧第三遮罩層
418‧‧‧第四遮罩層
419‧‧‧透明導電氧化物(TCO)層
420‧‧‧第五遮罩層
421‧‧‧暴露區
422‧‧‧圓圈
423‧‧‧開口
425‧‧‧第一開口
427‧‧‧第二開口
429‧‧‧n-金屬觸點
431‧‧‧p-金屬觸點
433‧‧‧線
435‧‧‧線
602‧‧‧光微影遮罩
604‧‧‧輻射
606‧‧‧光阻劑之上部部分
608‧‧‧光阻劑之遮罩下方之下部部分
610‧‧‧光阻劑之遮罩下方之上部部分
612‧‧‧未暴露中心部分
710‧‧‧光阻劑圖案
712‧‧‧第一可流動材料
712A‧‧‧可流動材料之層之剩餘部分
810‧‧‧第二光阻劑層
812‧‧‧第一光阻劑層
814‧‧‧部分
910‧‧‧結構/光阻劑層
912‧‧‧可流動材料
916‧‧‧可流動材料之層
1302‧‧‧感測器
1500‧‧‧系統
1502‧‧‧試樣支架
1504‧‧‧蝕刻劑來源
1506‧‧‧控制器
1508‧‧‧線
1510‧‧‧壁
1512‧‧‧窗
A-A’‧‧‧線
B-B’‧‧‧線
C-C’‧‧‧線
D-D’‧‧‧線
E-E’‧‧‧線
F-F’‧‧‧線
G-G’‧‧‧線
H-H’‧‧‧線
I-I’‧‧‧線
併入本文且構成此說明書之一部分之隨附圖式圖解說明本發明之實例性實施例，並與上文所給出之大體說明及下文所給出之實施方式一起用以解釋本發明之特徵。
圖1示意性圖解說明根據本發明實施例奈米線LED裝置之基底的側面剖視圖。
圖2示意性圖解說明根據本發明實施例緩衝層上之奈米線LED裝置之基底的側面剖視圖。
圖3A-3B係掃描電顯微鏡(SEM)顯微照片，其圖解說明A)GaN奈米線上之失敗線焊接，及B)在基板上之奈米線之間的空間中無可流動材料之基板的蝕刻。
圖3C-3E係掃描電顯微鏡(SEM)顯微照片，其圖解說明C)蝕刻之前之奈米線，D)由於奈米線過蝕刻之基板之蝕刻及E)使用介電遮罩層作為蝕刻停止劑以防止蝕刻下伏緩衝層。
圖4A-4J示意性圖解說明根據實施例用於製作奈米線LED陣列之製程的側面剖視圖，該陣列具有用於平整化及界定活化區的絕緣層。
圖5A-5E係示意性圖解說明圖4A-4J之製作製程的奈米線LED裝置之俯視圖。
圖6A-6C示意性圖解說明根據實施例移除圖4B及4C中所圖解說明之奈米線的製程之側面剖視圖。
圖7A-7C示意性圖解說明根據另一實施例移除圖4B及4C中所圖解說明之奈米線的製程之側面剖視圖。
圖8A-8C示意性圖解說明根據另一實施例移除圖4B及4C中所圖解說明之奈米線的製程之側面剖視圖。
圖9A-9D示意性圖解說明根據另一實施例移除圖4B及4C中所圖解說明之奈米線的製程之側面剖視圖。
圖10A-10C係SEM顯微照片，其顯示由根據方法之實施例製得之光阻劑保護的經蝕刻及未經蝕刻奈米線。
圖11係已蝕刻奈米線之區域上之金屬觸點的橫截面掃描電子顯微鏡(XSEM)顯微照片。
圖12A-12C係根據又一實施例之奈米線陣列的SEM影像，該奈米線陣列具有用於平整化及界定活化區之圖案化絕緣層。
圖13A-13C係圖解說明確定何時停止蝕刻之方法的側面剖視圖。
圖14係在使用光學發射光譜監測GaN奈米線裝置之蝕刻時隨時間變化之Ga計數/秒的曲線。
圖15圖解說明根據實施例之蝕刻系統之示意性剖視圖。
將參照附圖詳細闡述各種實施例。貫穿整個圖式，在任何可能的地方將使用相同參考編號來指代相同或類似部件。出於圖解說明之目的參考特定實例及實施方案，且不意欲限制本發明之範疇或申請專利範圍。
本發明實施例概言之係關於製作奈米線半導體裝置(例如奈米線LED裝置)之方法，其包括在奈米線陣列上形成絕緣層以平整化陣列，及移除絕緣層之一部分以界定奈米線裝置之活化區。其他實施例係關於根據實施例方法製作之奈米線裝置。各種實施例可提供較使用習用乾式蝕刻活化區界定可完成者具有含較少製程步驟及較大活化區之平整化焊接墊區域的奈米線裝置。
在奈米技術之領域中，奈米線通常解釋為具有奈米級或奈米尺度之橫向大小(例如，圓柱形奈米線之直徑或錐體或六角形奈米線之寬度)的奈米結構，而其縱向大小不受限制。該等奈米結構通常亦稱作奈米須、一維奈米元件、奈米棒、奈米管等。奈米線可具有至多約2微米之直徑或寬度。奈米線之小的大小提供獨特物理、光學及電子性質。該等性質可(例如)用於利用量子機械效應(例如，使用量子線)形成裝置或用於形成由於大的晶格失配通常不可組合之組成上不同之材料的異質結構。如術語奈米線意指，一維性質可與細長形狀相關。由於奈米線可具有各種橫截面形狀，故直徑意欲指有效直徑。有效直徑意指結構之橫截面之長軸及短軸的平均值。
在提及上部、頂部、下部、向下等時皆認為基板在底部且奈米 線自基板向上延伸。垂直係指垂直於由基板形成之平面之方向且水平係指平行於由基板形成之平面之方向。此命名法僅係用於易於理解而引入，且不應視為限制特定總成定向等。
業內已知之任何適宜奈米線LED結構皆可用於本發明方法中。奈米線LED通常係基於一或多個pn-或p-i-n-接面。pn接面與p-i-n-接面之間之差異在於後者具有較寬活化區。較寬活化區允許i-區中之較高重組機率。每一奈米線皆包含第一導電型(例如，n型)奈米線核心及包圍第二導電型(例如，p型)殼用於形成在操作中提供光生成之活化區之pn或pin接面。儘管核心之第一導電型在本文中闡述為n型半導體核心且第二導電型殼在本文中闡述為p型半導體殼，但應瞭解，其導電型可逆轉。
圖1示意性圖解說明根據本發明實施例改良之奈米線LED結構的基底。原則上，一根單一奈米線即足以形成奈米線LED，但由於大小較小，故奈米線較佳係以包含數百、數千、數萬或更多並排奈米線之陣列佈置以形成LED結構。出於闡釋目的，個別奈米線LED裝置在本文中將闡述為自具有n型奈米線核心2及至少部分包圍奈米線核心2之p型殼3及中間活化區4之奈米線LED 1構成，該活化區可包含單一個本質或輕微摻雜(例如，摻雜量低於1016cm-3)之半導體層或一或多個包含複數個不同帶隙之半導體層的量子井(例如3至10個量子井)。然而，出於本發明之實施例之目的，奈米線LED並不限於此。舉例而言，奈米線核心2、活化區4及p型殼3可自多個層或區段構成。在替代實施例中，僅核心2可包含具有低於2微米之寬度或直徑的奈米結構或奈米線，而殼3可具有高於1微米之寬度或直徑。
III-V半導體由於其有利於高速度及低功率電子器件及光電裝置(例如雷射及發光二極體(LED))之性質而尤其令人感興趣。奈米線可包含任何半導體材料，且適於奈米線之材料包括(但不限於)：GaAs (p)、InAs、Ge、ZnO、InN、GaInN、GaN AlGaInN、BN、InP、InAsP、GaInP、InGaP：Si、InGaP：Zn、GaInAs、AlInP、GaAlInP、GaAlInAsP、GaInSb、InSb、Si。用於(例如)GaP之可能供體摻雜劑係Si、Sn、Te、Se、S等且用於相同材料之受體摻雜劑係Zn、Fe、Mg、Be、Cd等。應注意，奈米線技術使得可使用諸如GaN、InN及AlN等氮化物，其有利於製作在不易由習用技術接近之波長區中發光之LED。受到商業特別關注之其他組合包括(但不限於)GaAs、GaInP、GaAIInP、GaP系統。典型摻雜量介於自1018cm-3至1020cm-3之範圍內。熟習此項技術者通曉此等及其他材料且認識到其他材料及材料組合係可能的。
用於奈米線LED之較佳材料係III-V半導體，例如III-氮化物半導體(例如，GaN、AlInGaN、AlGaN及InGaN等)或其他半導體(例如，InP、GaAs)。為起LED之作用，每一奈米線LED 1之n側及p側必須接觸，且本發明提供與使LED結構中之奈米線之n側及p側接觸有關的方法及組合物。
儘管本文所述之實例性製作方法較佳利用奈米線核心以在核心上生長半導體殼層以形成核心-殼奈米線，如(例如)頒予Seifert等人之美國專利第7,829,443號中所述(關於奈米線製作方法之教示以引用方式併入本文中)，但應注意，本發明並不限於此。舉例而言，在替代實施例中，僅核心可構成奈米結構(例如，奈米線)，而殼可視情況具有大於典型奈米線殼之尺寸。此外，裝置可經成型以包括許多小面，且可控制不同類型之小面之間之面積比。此係由「錐體」小面及垂直側壁小面例示。可製作LED以使得在具有主導錐體小面或側壁小面之模板上形成發射層。與發射層之形狀無關，此同樣適於接觸層。
圖2圖解說明為奈米線提供支撐件之實例性結構。藉由使奈米線1在生長基板5上生長，視情況使用生長遮罩或介電遮蔽層6(例如， 氮化物層，例如氮化矽介電遮蔽層)來界定位置並確定奈米線1之底部界面面積，至少在處理期間，基板5用作自基板5突出之奈米線1的載體。奈米線之底部界面面積包含在介電遮蔽層6中之每一開口內的核心2之根部面積。基板5可包含不同材料，例如III-V或II-VI半導體、Si、Ge、Al2O3、SiC、石英、玻璃等，如瑞典專利申請案SE 1050700-2(受讓給GLO AB)中所論述，其全文以引用方式併入本文中。用於基板之其他適宜材料包括(但不限於)：GaAs、GaP、GaP：Zn、GaAs、InAs、InP、GaN、GaSb、ZnO、InSb、SOI(絕緣體上矽)、CdS、ZnSe、CdTe。在一個實施例中，奈米線核心2係直接在生長基板5上生長。
較佳地，基板5亦經調適以用作與每一奈米線LED 1之n側連接之電流傳輸層。此可藉由以下方式完成：獲得包含半導體緩衝層7之基板5，該半導體緩衝層係佈置於基板5之面向奈米線LED 1之表面上，如圖2中所示，舉例來說為Si基板5上之III-氮化物層(例如GaN及/或AlGaN緩衝層7)。緩衝層7通常與期望奈米線材料匹配，且因此在製作製程中用作生長模板。對於n型核心2，緩衝層7較佳亦係n型摻雜。緩衝層7可包含單一層(例如，GaN)、若干子層(例如，GaN及AlGaN)或自高Al含量AlGaN至較低Al含量AlGaN或GaN遞變之遞變層。奈米線之生長可藉由利用美國專利第7,396,696號、第7,335,908號及第7,829,443號及WO201014032、WO2008048704及WO 2007102781中所述之方法達成，該等案件之全文皆以引用方式併入本文中。
應注意，奈米線LED 1可包含若干不同材料，例如，GaN核心、GaN/InGaN多重量子井活化區及與活化區具有不同Al對Ga比率之AlGaN殼。一般而言，基板5及/或緩衝層7在本文中稱作奈米線之支撐件或支撐件層。在某些實施例中，導電層(例如，鏡子或透明觸點)可用作替代或除基板5及/或緩衝層7之外之支撐件。因此，術語「支 撐件層」或「支撐件」可包括該等元件中之任一或多者。
使用依序(例如，殼)層使得最終個別裝置(例如，pn或pin裝置)可具有錐體或錐形形狀(即，頂部或尖端處較窄且基底較寬)與具有垂直於裝置之長軸之圓形或六角形或其他多邊形橫截面的柱形狀(例如，在尖端及基底處寬度大約相同)之間之任何形狀。因此，具有完成殼之個別裝置可具有不同大小。舉例而言，大小可變，其中基底寬度介於100nm至若干(例如，5)μm(例如100nm至低於2微米)之範圍內，且高度介於幾百nm至若干(例如，10)μm之範圍內。
LED結構之實例性實施例之上述說明將用作闡述本發明之方法及組合物之基礎；然而，應瞭解，任何適宜奈米線LED結構或其他適宜奈米線結構亦可用於方法及組合物中，如彼等熟習此項技術者將明瞭可進行任何必需修改，此並不背離本發明。
與平面LED相比，奈米線LED(例如基於GaN之奈米線LED)在增加效率及波長穩定性方面顯示前景。然而，奈米線之三維性質可在製作、尤其線焊接步驟中提出挑戰，在該步驟中LED裝置(即，晶片)連接至外部電流/電壓源。線焊接步驟涉及自線向裝置施加機械壓力及振動。由於自線頂部處之壓力點至奈米線之弱的小的成核基底之槓桿作用，線焊接製程之此壓力及振動可使奈米線斷裂。因此，在線將焊接至裝置之區域中，期望平整化該區域以避免產生可使奈米線斷裂之槓桿臂。
奈米線LED之製作製程通常亦涉及界定裝置之活化區。此通常係藉由幾乎完成之裝置之乾式蝕刻完成，該乾式蝕刻引起n側或p側導電層之連續性斷裂，從而產生分離裝置。或者，可在導電膜沈積(例如，頂部電極或觸點沈積)之前蝕刻奈米線以界定活化區。然而，若在導電膜沈積之前蝕刻奈米線，則通常將存在一些經部分蝕刻之奈米線，此需要在沈積導電膜之前沈積鈍化膜以避免縮短暴露p-n接面。 此鈍化膜必須經單獨遮蔽及蝕刻，其隨後消耗一些活化區以容許自導電膜沈積足夠分離出過渡區。
各種實施例包括製作奈米線半導體裝置(例如奈米線LED裝置)之方法，其包括在奈米線陣列上形成絕緣層(例如低溫氧化物(LTO)層)以平整化該陣列，及藉由(例如)通過圖案化遮罩濕式蝕刻移除絕緣層之一部分以界定奈米線裝置之活化區。其他實施例係關於根據實施例方法製作之奈米線裝置。各種實施例可較使用習用乾式蝕刻活化區界定所可完成者利用較少製程步驟及較大活化區來提供具有平整化焊接墊區域的奈米線裝置。
圖3A係掃描電顯微鏡(SEM)顯微照片，其圖解說明GaN奈米線1上之失敗線焊接。如圖3A之顯微照片中可見，許多奈米線1斷裂。此外，顯微照片證實球焊接(未顯示)與GaN奈米線上之金屬墊8的黏著失敗。亦即，許多金屬墊8附接至奈米線1，但球焊接與金屬墊8分離。
圖3B係SEM顯微照片，其圖解說明在製作LED裝置期間在蝕刻奈米線的同時基板之蝕刻。以較圖3A之放大倍數高之放大倍數取圖3B之SEM顯微照片。如圖3B中可見，在裝置製作期間在未提供填充奈米線之間之空間之材料情況下奈米線之蝕刻引起蝕刻基板。據信產生非平面表面之基板之此蝕刻係促成球焊接黏著失敗之因素。
圖3C係圖解說明蝕刻之前之奈米線的SEM顯微照片。圖3C中可見未經蝕刻之GaN奈米線及在GaN奈米線之間之介電遮罩層6，例如SiN(即，化學計量或非化學計量氮化矽)。圖3D係SEM顯微照片，其圖解說明由於過蝕刻，奈米線及下伏緩衝層7之蝕刻。在此發生時，暴露與晶圓之平面正交之側壁，從而使得難以由隨後PVD沈積之膜接觸。圖3E圖解說明使用介電遮罩層6(例如蝕刻停止劑)以防止蝕刻下伏緩衝層7。如圖3E之左側上可見，在不存在介電遮罩下，過蝕刻下伏緩衝層7。然而，在圖3E之右側上，在移除介電遮罩層6後停止蝕刻 會防止過蝕刻緩衝層7。未經蝕刻之GaN奈米線1在背景中可見。
用於製作奈米線裝置之方法的實施例示意性圖解說明於圖4A-4J及5A-5E中。圖4A示意性圖解說明奈米線LED裝置400，其包括複數根奈米線401、緩衝層407及介電遮蔽層406(例如，SiN層)，如上文結合圖1及2所述。奈米線401可各自包含第一導電型(例如，n型)奈米線核心、第二導電型(例如，p型)殼及生成光之中間活化區，如上文結合圖1及2所述。奈米線核心可與緩衝層407電接觸，且奈米線殼可藉由介電遮蔽層406與緩衝層絕緣，如上文所述。
在圖4B中，在奈米線401上形成可為光阻劑層之第一遮罩層412。可使用標準微影技術圖案化第一遮罩層412以覆蓋裝置400之活化區413中的奈米線401並界定暴露區421、415。可蝕刻裝置400以將第一遮罩層412之圖案轉移至裝置400。蝕刻可為乾式蝕刻(例如，感應耦合電漿(ICP)蝕刻)，其可利用氯氣體電漿。移除暴露奈米線401以「平坦化」區415及421中之裝置並暴露該等區415、421中之遮蔽層406，如圖4C中所示。若期望，亦可移除區415、421中之遮蔽層406以暴露支撐件(例如緩衝層407)。該等「平坦化」區可稍後用於形成電觸點，如下文所述。在蝕刻後，可移除第一遮罩層412以提供如圖4C中所示之裝置400。圖5A係在蝕刻及移除圖案化第一遮罩層412之後裝置400之俯視圖。圖5A中之線E-E’對應於圖4C中之線E-E’，儘管裝置400不一定係按比例顯示。
圖6A-6C圖解說明圖4B及4C中所圖解說明之遮蔽及蝕刻步驟之第一實施例的詳情。在此實施例中，圖6A-6C之方法使得第一遮罩層412之一部分614保留於奈米線401之間之空間中，而不自如圖4C中圖解說明之奈米線401周圍移除整個第一遮罩層412。在如圖6A中圖解說明之第一步驟中，在奈米線401上沈積可流動材料(例如光阻劑材料)之相對較厚之第一遮罩層412。藉由經由光微影遮罩602利用輻射 604(例如光學或紫外(UV)輻射)暴露光阻劑來圖案化光阻劑。可替代使用電子束光微影。如圖6A中所圖解說明，藉由輻射604暴露光阻劑之上部部分606，而光阻劑之遮罩602下方之下部部分608及上部部分610仍未暴露。光阻劑之下部部分608之未暴露中心部分612位於未暴露上部部分610下方。
如圖6B中所圖解說明，隨後可藉由(例如)溶解於溶劑中或藉由與氧反應(「灰化」)移除光阻劑之暴露部分606。在移除部分606後，保留由光微影遮罩602遮蔽之第一遮罩層412之下方未暴露部分608及上部部分610。隨後可藉由(例如)以大約相同速率蝕刻阻抗劑及奈米線之各向異性乾式蝕刻方法蝕刻此光阻劑結構608、610。如圖6C中所圖解說明，藉由蝕刻移除光阻劑之上部部分610及下部部分608以及嵌入光阻劑之下部部分608中之奈米線401以界定暴露區415及421。剩餘奈米線401嵌入光阻劑材料之層612中。
圖7A-7C圖解說明圖4B及4C中圖解說明之遮蔽及蝕刻步驟之第二實施例的詳情。在此實施例中，將第一可流動材料712沈積於奈米線401之間，如圖7A中所圖解說明。如圖7B中所圖解說明，將光阻劑層沈積於第一可流動材料712之頂部上且經圖案化以留下圖案710。使用光阻劑圖案710作為遮罩蝕刻第一可流動材料712及嵌入第一可流動材料712中之奈米線401。在蝕刻完成時，可剝離剩餘光阻劑710以形成圖7C中所圖解說明之結構，其中剩餘奈米線401嵌入可流動材料712之層之剩餘部分712A中，該剩餘部分係經光阻劑圖案710覆蓋，由暴露區415及421所包圍。
圖8A-8C圖解說明圖4B及4C中圖解說明之遮蔽及蝕刻步驟之第三實施例的詳情。在圖8A中所圖解說明之第一步驟中，將第一光阻劑層812沈積於奈米線401上並經圖案化。將第二光阻劑層810沈積於第一光阻劑層812上。裝置中經移除第一光阻劑層812之部分814經第二 光阻劑層810覆蓋，而在部分814外部之奈米線401經第一光阻劑層812及第二光阻劑層810二者覆蓋。所得結構圖解說明於圖8B中。此結構現可經乾式蝕刻。移除第二光阻劑層810中在圖案化第一光阻劑層812上方之部分，同時以類似於圖6B、6C中所圖解說明之方法移除奈米線401及周圍第二光阻劑層810。最終結構圖解說明於圖8C(其類似於圖6C)中。
因此，在圖6A-6C中所圖解說明之實施例中，隨厚度變化部分暴露單一光阻劑。在圖8A-8C中所圖解說明之實施例中，使用兩個光阻劑層。在圖7A-7C中所圖解說明之實施例中，使用光阻劑及其他可流動層。
圖9A-9C圖解說明圖4B及4C中圖解說明之遮蔽及蝕刻步驟之第四實施例的詳情。在此實施例中，將可流動材料912之第一層(例如光阻劑或旋塗玻璃)沈積於奈米線401之上及其之間。光阻劑之第二層沈積於可流動材料912之第一層上且經圖案化以形成圖9B中所圖解說明之結構910。隨後利用不移除光阻劑層910之部分之蝕刻劑乾式蝕刻此結構以移除奈米線401，如圖9C中所圖解說明。在移除奈米線401及可流動材料912之未經保護之第一層後，可移除剩餘光阻劑910以留下完全嵌入由光阻劑910保護之可流動材料912之第一層中的奈米線401。視情況，使奈米線401之間之可流動材料912(例如旋塗玻璃)之第一層之一部分凹陷以在奈米線401之間留下降低厚度之可流動材料912之層916，以使奈米線401尖端暴露於層916上方。視情況，移除可流動材料912之第一層之一部分的步驟可利用前述實施例中之任一者實施。
回到圖4D，在裝置上(包括在活化區413中之奈米線401上及在已移除奈米線之「平坦化」區415、421上)形成介電層409。介電層409可為SiO2層且可藉由低溫氧化物(LTO)沈積形成。LTO沈積可於低溫(例如，小於750℃，例如300℃至400℃，包括400℃至500℃，或約 450℃)下及於次大氣壓(例如10托或更低(例如，10-6托至1托，例如100毫托至500毫托，包括約450毫托)在SiH4及O2流動下藉由化學氣相沈積(CVD)完成。O2流動可以標準cm3/分鐘(sccm)超過SiH4流動。典型流速可為(例如)85sccm SiH4及120sccm O2。
介電層409可以0.01-10μm(例如，0.1μm至1μm，例如約0.4μm)之平均厚度沈積於裝置400上。在介電層414上形成可為光阻劑層之第二遮罩層409。可使用標準微影技術圖案化第二遮罩層414以界定第二遮罩層414中與裝置300之活化區413對應之開口。隨後可蝕刻裝置300以將第二遮罩層414之圖案轉移至介電層409。在實施例中，可使用經稀釋氫氟酸(HF)之濕式蝕刻來蝕刻介電層409(其可為SiO2)以自裝置之活化區409移除介電層413。濕式蝕刻溶液之典型濃度可為(例如)1份HF對3份H2O。HF蝕刻可移除介電層409之選擇部分，同時使得活化區413中之奈米線401未受打擾。
在蝕刻後，可移除第二遮罩層414以提供圖4E中所示之裝置400。圖5B係在蝕刻及移除圖案化第二遮罩層414後裝置400之俯視圖。圖5B中之線F-F’對應於圖4E中之線F-F’，儘管裝置400不一定係按比例顯示。自裝置400之活化區413移除介電層409。介電層409可在活化區413之周邊之周圍延伸以界定活化區413之邊界，如圖5B中所示。介電層409可在裝置400之「平坦化」部分415、421上提供大體平面之頂部表面，且可使「平坦化」部分415、421之頂部表面與裝置之剩餘部分電絕緣。(圖5B中之圓圈422指示下文所述n側觸點429的將來位置)。
可對裝置400實施酸清潔且可在裝置400上(包括在活化區413中之奈米線401上及在「平坦化」區421、415中之介電層409上，如圖4F中所示)沈積透明導電氧化物(TCO)層419，例如氧化銦錫(ITO)層。TCO層419可接觸奈米線301之p型殼以形成p電極或接觸層。亦可使用其他 TCO材料，例如鋁摻雜之氧化鋅。可藉由物理方法(例如蒸發或濺鍍)、藉由CVD或藉由方法之組合沈積TCO層419。在一些實施例中，可藉由較佳不損害p型奈米線殼之濺鍍方法沈積層419。ITO層419可為約100Å至約10,000Å厚，最佳約8,000Å。
在TCO層419上形成第三遮罩層416(其可為光阻劑層)，且可使用標準微影技術對其進行圖案化以界定第三遮罩層416中之開口423，如圖4F中所示。第三遮罩層416中之開口423界定裝置400之「平坦化」部分421內之n側接觸區域423。第三遮罩層416中之開口423亦界定裝置之整個邊緣周邊。隨後可蝕刻裝置400以將第三遮罩層416之圖案轉移至裝置400。蝕刻可於裝置400之緩衝層407處或其中停止，以隨後暴露n側接觸區域423中之n型緩衝層材料(例如，形成「檯面」結構)。蝕刻可為乾式蝕刻或濕式蝕刻。在一個實施例中，使用乾式蝕刻，例如感應耦合電漿(ICP)蝕刻，其可利用氯氣體電漿。氯氣體將蝕刻SiO2、ITO、SiN及GaN。在蝕刻後，移除第三遮罩層416以提供裝置400，如圖4G中所示。圖5C係在蝕刻及移除圖案化第三遮罩層416後裝置400之俯視圖。圖5C中之線G-G’對應於圖4G中之線G-G’，儘管裝置400不一定係按比例顯示。如圖5C中所示，例如，n側接觸區域423可位於裝置400之左下角中之「平坦化」區中。
在裝置400上形成可為光阻劑層之第四遮罩層418且其可使用標準微影技術圖案化以在n側接觸區域421上提供第一開口425且在「平坦化」區域415上提供第二開口427，如圖4H中所示。第四遮罩層418中之開口425、427分別界定n-及p-金屬觸點之位置。n側金屬觸點之開口425可小於n側接觸區域423以自暴露TCO層419及任何部分蝕刻奈米線401分離n側金屬觸點。隨後可藉由蒸發將金屬觸點堆疊(其可包括Al、Ti及Au)沈積於第四遮罩層418上及開口425、427內。可以1-10μm(例如，2-4μm，例如約3.3μm)之厚度沈積金屬堆疊。可以首先鋁 且最後金之次序沈積金屬觸點堆疊，其中金係表面上之膜，其中金無需熱處理以製得良好歐姆接觸。隨後移除(例如，剝離裝置)金屬沈積之第四遮罩層418以在裝置400上留下n-及p-金屬觸點429、431，如圖4I中所示。圖5D係在金屬沈積及移除(例如，剝離)圖案化第四遮罩層418後裝置400之俯視圖。圖5D中之線H-H’對應於圖4I中之線H-H’，儘管裝置400不一定係按比例顯示。
隨後可在裝置400上形成第五遮罩層420，如圖4J中所示。第五遮罩層420可為經光阻劑遮蔽之SiO2層，其可用於鈍化裝置400。第五遮罩層420可具有5-25μm(例如，10-20μm，例如約15μm)之平均厚度。可使用標準光微影技術處理第五遮罩層420之光阻劑並使其顯影。可濕式或乾式蝕刻SiO2層以自n-金屬及p-金屬電極429、431周圍之區域移除第五遮罩層420，如圖4J中所示。第五遮罩層420可保留於裝置400之活化區上。圖5E係裝置400之俯視圖，其圖解說明第五遮罩層420及n-金屬及p-金屬電極429、431。圖5E中之線I-I’對應於圖4J中之線I-I’，儘管裝置300不一定係按比例顯示。線433、435可焊接至n-金屬及p-金屬電極429、431，如圖4J中所示。
圖10A-10C係SEM顯微照片，其顯示由根據方法之實施例製得之光阻劑保護的經蝕刻及未經蝕刻奈米線。圖10A圖解說明穿過晶圓之橫截面。在蝕刻期間利用光微影形成之蝕刻遮罩保護圖左側上之奈米線401。圖10B圖解說明於30°傾斜及更高放大倍數下之同一實施例。如圖10A中，圖左側上之奈米線401經保護，而右側上之奈米線401已經移除。圖10C係晶圓之未經保護之右側的近視圖。圖10C證實，可移除奈米線，而較少或不蝕刻緩衝層7。
圖11係已蝕刻奈米線之區域上之金屬觸點的橫截面掃描電子顯微鏡(XSEM)顯微照片。XSEM顯微照片明確圖解說明GaN緩衝層7、緩衝層7上之SiO2層409、覆蓋奈米線401之ITO層419及ITO層419上之金 屬焊接墊8。
圖12A-C係根據上述實施例結合圖4A-5E之具有在陣列1201上形成之圖案化介電層1209之基於GaN之奈米線陣列1201的掃描電子顯微鏡(SEM)影像，該圖案化介電層可為低溫氧化物(LTO)，例如SiO2。圖12A係在介電層1201(即，LTO)沈積後陣列1209之橫截面SEM影像。圖12B係在沈積剝離光阻劑之金屬接觸墊1231後p接觸區域之傾斜SEM影像。圖12C係在金屬接觸墊外之p接觸區域的橫截面SEM影像。如圖12C中所示，p接觸區域相對於奈米線1201「平坦化」，介電層1209(LTO，例如SiO2)使下伏n-GaN層1207與上述p-電極層1219(ITO)絕緣，且p-電極層連接金屬觸點1231與奈米線1201之p-GaN殼。
圖13A-13C係圖解說明確定何時停止蝕刻之方法之實施例的側面剖視圖。圖13A-13C中所圖解說明之方法可結合(例如)用於製作圖4A-4J、具體而言圖4A-4C中所圖解說明之奈米線LED陣列的方法使用。圖13A中所圖解說明之奈米線LED裝置包括在平面電活性材料(例如GaN緩衝層)407上生長之奈米線401。奈米線401生長穿過平面電活性材料407上之電絕緣(例如SiN)遮蔽層406中的孔洞。
如圖13B中所圖解說明，在奈米線401上形成可為光阻劑層之第一遮罩層412。可使用標準微影技術圖案化第一遮罩層412以覆蓋裝置400之活化區413中的奈米線401並界定暴露區421、415。可蝕刻裝置400(例如奈米線及遮蔽層)以將第一遮罩層412之圖案轉移至裝置400。蝕刻可為乾式蝕刻(例如，感應耦合電漿(ICP)蝕刻)，其可利用氯氣體電漿。
移除暴露奈米線401以「平坦化」區415及421中之裝置，如圖13C中所示。在此實施例中，與圖4C中圖解說明之方法相反，包括感測器1302(例如光學感測器)以監測蝕刻步驟之過程。在實施例中，光學感測器1302(例如)經由光學發射光譜(OES)檢測蝕刻過程之氣體副 產物。舉例而言，在GaN系統中，在電漿乾式蝕刻期間蝕刻含有GaN、AlGaN及/或InGaN之奈米線時，OES可用於檢測氣態鎵。
圖14圖解說明使用光學發射光譜監測蝕刻之結果。使用電漿蝕刻以蝕刻GaN平面層407上之未經保護之GaN奈米線401。使用OES方法以測定蝕刻之過程並測定是否蝕刻氮化矽遮蔽層406(其不含鎵)。如圖14中可見，光學感測器1302檢測在蝕刻GaN奈米線時鎵之穩定計數。在完全蝕刻奈米線時，隨著蝕刻到達SiN遮蔽層406，鎵計數快速下降。其後，鎵計數保持較低直至蝕刻穿透SiN遮蔽層406且開始蝕刻下伏GaN平面緩衝層407(即，若實質上移除氮化矽遮蔽層406且含鎵之III-氮化物半導體表面(例如GaN緩衝層407)暴露於電漿)。在蝕刻穿透SiN遮蔽層後，隨著蝕刻GaN平面層407，鎵計數快速升高。
基於圖14中所圖解說明之結果，蝕刻步驟可經改良以包括利用感測器1302監測以測定何時到達SiN遮蔽層406及GaN緩衝層407及應何時停止蝕刻。感測器1302可連接至控制器，例如個人電腦或專用系統控制器，其可經程式化以在經測得主要或完全移除SiN遮罩層406時(例如在OES鎵計數下降且隨後再次增加後)自動停止蝕刻。以此方式，下伏平面層407之蝕刻之量可最小化。另外，亦可減少在下伏平面層407中形成垂直側壁特徵。此外，使用光學感測器以控制蝕刻步驟容許使用較小厚度之下伏平面層407，藉此降低成本並減少晶圓弓。換言之，平面層407包含位於基板上之GaN、AlGaN或InGaN緩衝層，且停止蝕刻以使緩衝層之蝕刻之量最小化，以使在停止蝕刻後剩餘之緩衝層之厚度最佳化以留下足夠厚度之緩衝層以形成至緩衝層之電接觸，同時使基板弓最小化。
圖15圖解說明根據實施例之蝕刻系統1500之示意性剖視圖。系統1500包括試樣支架1502(其經組態以固持諸如奈米線LED裝置400等裝置)、一或多個蝕刻劑來源1504(例如感應耦合電漿(ICP)蝕刻電漿 室)及感測器1302(例如光學感測器(例如，光檢測器等))。系統1500亦包括控制器1506，例如個人電腦或專用系統控制器，其經組態以控制蝕刻過程，例如藉由停止該過程。控制器1506可經由線1508連接至感測器1302或無線連接。在實施例中，例如在使用ICP時，感測器1302利用壁1510與試樣支架1502分開以保護感測器1302免受電漿影響。在蝕刻期間，感測器1302可經由壁1510中之窗1512接收自裝置400發射或反射之輻射(例如，可見光、UV或IR輻射)。在圖6A-6C、7A-7C、8A-8C、9A-9D及13A-13C中所示之蝕刻步驟期間，可使用圖15之系統及圖14之方法。
儘管本發明係就奈米線LED而言來闡述，但應瞭解，可對任何奈米線結構實施其他基於奈米線之半導體裝置(例如場效應電晶體、二極體)及具體而言涉及光吸收或光生成之裝置(例如，光檢測器、太陽能電池、雷射等)。
另外，儘管若干實例性實施例闡述並闡釋為頂部發射奈米線LED(其中在自奈米線之基底至尖端之方向上提取光)，但應瞭解，實施例亦可包括底部發射奈米線LED。一般而言，底部發射奈米結構之構築需要在每一個別發光奈米元件之頂部部分處或其附近(即毗鄰)提供反射結構(例如鏡子)，以便引導所發射光向後穿過裝置之緩衝層。底部發射電極進一步闡述於2011年6月17日提出申請之美國專利公開案第2011/0309382號及於2011年6月17日提出申請之PCT公開案PCT/US11/40932中，兩個案件之全文皆以引用方式併入本文中。
本說明書中所引用之所有公開案及專利皆以引用方式併入本文中，其併入程度如同明確地及單獨地指出將每一個別公開案或專利以引用方式併入一般，且以引用方式併入本文中以結合引用公開案揭示並闡述方法及/或材料。任何公開案之引用皆係關於其揭示內容先於申請日期且不應由於本發明為先前發明而理解為承認本發明無權先於 該公開案此外，所提供之公開案之日期可不同於可需要單獨確認之實際公開案日期。
提供前述方法說明僅作為圖解說明性實例且並非意欲需要或暗指各種實施例之步驟必須以所呈現次序執行。如熟習此項技術者將瞭解，可以任一次序執行前述實施例中之步驟之次序。諸如「其後」、「隨後」、「接下來」等詞不必意欲限制步驟之次序；此等詞僅用於經由方法之說明指導讀者。此外，以單數形式對申請專利範圍要素之任何提及(舉例而言，使用冠詞「一(a)」、「一(an)」或「該(the)」)不應理解為將要素限制為單數。
前文對所揭示態樣之說明經提供以使任一熟習此項技術者能夠製作或使用本發明。彼等熟習此項技術者將輕易明瞭對此等態樣之各種修改，且本文所定義之通用原理可應用於其他態樣，此並不背離本發明之範疇。因此，並非意欲將本發明限於本文所示之該等態樣，而欲賦予其與本文揭示之原理及新穎特徵相一致之最寬廣範疇。
1‧‧‧奈米線LED
2‧‧‧奈米線核心
3‧‧‧p型殼
4‧‧‧活化區

Claims (20)

  1. 一種蝕刻方法，其包含：提供複數個延伸遠離支撐件之奈米結構，該支撐件包含位於複數根奈米線之間之介電層；在該複數個奈米結構之第一部分上形成圖案化遮罩，以使得該複數個奈米結構之第二部分暴露且不位於該圖案化遮罩下方；蝕刻該複數個奈米結構之該第二部分以移除該複數個奈米結構之該第二部分；在該複數個奈米結構之該蝕刻期間監測該複數個奈米結構之該蝕刻之至少一種氣體副產物；及在檢測到實質上移除該介電層時停止該蝕刻。
  2. 如請求項1之方法，其中該複數個奈米結構之該第一部分未經蝕刻。
  3. 如請求項1之方法，其中該監測包含使用光學感測器。
  4. 如請求項3之方法，其中該監測包含使用光學發射光譜。
  5. 如請求項1之方法，其中該複數個奈米結構及該支撐件包含GaN、AlGaN或InGaN中之至少一者且該介電層包含SiN。
  6. 如請求項5之方法，其中該支撐件包含位於基板上之平面GaN、AlGaN或InGaN緩衝層，且其中停止該蝕刻包含使該緩衝層之蝕刻量最小化。
  7. 如請求項6之方法，其中使在停止該蝕刻後剩餘之該緩衝層之厚度最佳化，以留下足夠厚度之該緩衝層來形成至該緩衝層之電接觸，同時使基板弓最小化。
  8. 如請求項1之方法，其中該氣體副產物包含Ga。
  9. 如請求項1之方法，其中蝕刻包含乾式蝕刻。
  10. 如請求項9之方法，其中乾式蝕刻包含使用利用氯氣體電漿之感應耦合電漿蝕刻。
  11. 如請求項1之方法，其中該等奈米結構包含奈米線LED。
  12. 一種製作半導體裝置之方法，其包含：延伸穿過支撐件上之氮化矽遮蔽層形成複數根含有鎵之III-氮化物奈米線，其中該支撐件包含在該氮化矽遮蔽層下方之含有鎵之III-氮化物半導體表面；在該複數根奈米線之第一部分上形成圖案化遮罩，以使得該複數根奈米線之第二部分暴露且不位於該圖案化遮罩下方；蝕刻該複數根奈米線之該第二部分，以移除該複數根奈米線之該第二部分；藉由光學發射光譜監測在該複數根奈米線之該第二部分之該蝕刻期間鎵副產物之量；及在檢測到實質上移除該氮化矽遮蔽層且暴露該含有鎵之III-氮化物半導體表面時，停止該蝕刻。
  13. 如請求項12之方法，其中每一奈米線皆包含第一導電型含有鎵之III-氮化物半導體核心及在該核心上之第二導電型含有鎵之III-氮化物半導體殼。
  14. 如請求項13之方法，其中該含有鎵之III-氮化物半導體核心包含n型氮化鎵核心。
  15. 如請求項14之方法，其中該含有鎵之III-氮化物半導體殼包含至少一種p型氮化鎵或鋁鎵氮化物殼。
  16. 如請求項15之方法，其中該支撐件包含基板上之氮化鎵緩衝層。
  17. 如請求項16之方法，其中停止該蝕刻包含使該緩衝層之蝕刻量 最小化，且其中使在停止該蝕刻後剩餘之該緩衝層之厚度最佳化，以留下足夠厚度之該緩衝層來形成至該緩衝層之電接觸，同時使基板弓最小化。
  18. 如請求項15之方法，其中該裝置包含奈米線LED。
  19. 如請求項18之方法，其中該核心及該殼經組態以形成pn或pin接面，其在操作中提供用於光生成之活化區。
  20. 如請求項19之方法，其進一步包含活化區殼，該活化區殼包含至少一個位於該核心周圍之GaN/InGaN量子井。
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