[go: up one dir, main page]

TW201513103A - 非二進位分層低密度同位檢查解碼器 - Google Patents

非二進位分層低密度同位檢查解碼器 Download PDF

Info

Publication number
TW201513103A
TW201513103A TW103111022A TW103111022A TW201513103A TW 201513103 A TW201513103 A TW 201513103A TW 103111022 A TW103111022 A TW 103111022A TW 103111022 A TW103111022 A TW 103111022A TW 201513103 A TW201513103 A TW 201513103A
Authority
TW
Taiwan
Prior art keywords
decoder
variable node
normalized
information
value
Prior art date
Application number
TW103111022A
Other languages
English (en)
Inventor
Dan Liu
Qi Zuo
Chung-Li Wang
Zong-Wang Li
Lei Wang
Original Assignee
Lsi Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lsi Corp filed Critical Lsi Corp
Publication of TW201513103A publication Critical patent/TW201513103A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1125—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using different domains for check node and bit node processing, wherein the different domains include probabilities, likelihood ratios, likelihood differences, log-likelihood ratios or log-likelihood difference pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/114—Shuffled, staggered, layered or turbo decoding schedules
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1171—Parity-check or generator matrices with non-binary elements, e.g. for non-binary LDPC codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6337—Error control coding in combination with channel estimation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6343—Error control coding in combination with techniques for partial response channels, e.g. recording
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H03M13/658—Scaling by multiplication or division
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G11B2020/185—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information using an low density parity check [LDPC] code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6331—Error control coding in combination with equalisation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

一種非二進位分層低密度同位檢查解碼器包括可變節點處理器，可操作以產生至檢查節點信息之可變節點，並依據至可變節點信息之正規化檢查節點及正規化解碼器輸入而計算察覺值，及輸出正規化解碼值；以及檢查節點處理器，可操作以依據至檢查節點信息之正規化可變節點而產生至可變節點信息之該檢查節點。

Description

非二進位分層低密度同位檢查解碼器
本發明之各式實施例提供低密度同位檢查解碼之系統及方法。
已發展各式資料處理系統，包括儲存系統、行動電話系統、及無線電傳輸系統。在此等系統中，資料經由某些媒體而從發送器轉移至接收器。例如，在儲存系統中，資料經由儲存媒體而從發送器(即寫入功能)發送至接收器(即讀取功能)。當資訊以數位資料形式儲存及傳輸時，若不正確，則錯誤導入可劣化資料及呈現無法使用之資訊。轉移之效用將受各式因素造成之任何資料漏失衝擊。已發展許多類型錯誤檢查系統來檢測及修正數位資料中之錯誤。例如，可增加同位位元至成群資料位元，確保該群資料位元(包括同位位元)具有偶數或奇數個數，並用於錯誤修正系統，諸如低密度同位檢查(LDPC)解碼器。
本發明之某些實施例提供非二進位分層低密度同位檢查解碼器，包括可變節點處理器，可操作以產生至檢查節點信息之可變節點，並依據至可變節點信息之正規化檢查節點及正規化解碼器輸入而計算察覺值，及輸出正規化解碼值；以及檢查節點處理器，可操作以依據至檢查節點信息之正規化可變節點而產生至可變節點信息之檢查節點。
此概述僅提供依據本發明之某些實施例的一般輪廓。從下列詳細說明、申請項及附圖，本發明之許多其他實施例將變得更加顯而易見。
100‧‧‧唐納圖
102、104、106‧‧‧檢查節點
110、112、114、116、118、120‧‧‧可變節點
200、640‧‧‧具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器
202‧‧‧輸入
204、634‧‧‧記憶體
206‧‧‧儲存之Q信息
208、214、240、310‧‧‧墊零電路
210‧‧‧Q信息
212‧‧‧加法器
216、270‧‧‧新R信息
218‧‧‧S信息
220‧‧‧重新配置電路
222‧‧‧參數
224‧‧‧P信息
226‧‧‧移位器
230‧‧‧偏移值
232‧‧‧目前層P信息
234、250、400‧‧‧正規化電路
236‧‧‧解碼器輸出
242、266‧‧‧舊R信息
244‧‧‧減法器
246‧‧‧目前層D信息
252‧‧‧新Q信息
254、256‧‧‧可變節點單元
260‧‧‧定標電路
262‧‧‧檢查節點信息
264‧‧‧檢查節點單元
302、304、306、314、316、320、322、402、404、406、 410、416、420、422、434、436、440、642‧‧‧概度
312、414、652‧‧‧硬決定
412‧‧‧最小尋檢器及多工器陣列
424‧‧‧最小概度
426、430、432‧‧‧減法電路
500‧‧‧流程圖
502、504、506、508、510、512、514、516、518、520、522、524‧‧‧方塊
600‧‧‧讀取通道
602、606‧‧‧類比信號
604‧‧‧類比前端
610‧‧‧類比至數位轉換器
612‧‧‧數位樣本
614‧‧‧等化器
616‧‧‧等化輸出
620‧‧‧緩衝器
622‧‧‧等化樣本
624‧‧‧資料檢測器
626‧‧‧檢測之輸出
630‧‧‧交錯器
632、636‧‧‧交錯之輸出
646‧‧‧解交錯器
654‧‧‧硬決定解交錯器
660‧‧‧硬決定記憶體
662‧‧‧輸出
700、900‧‧‧儲存系統
702‧‧‧讀取通道電路
704‧‧‧預置放大器
706‧‧‧介面控制器
710‧‧‧硬碟控制器
712‧‧‧馬達控制器
714‧‧‧轉軸馬達
716‧‧‧磁碟盤
720‧‧‧讀取/寫入讀取頭組件
722、904‧‧‧讀取資料
724、902‧‧‧寫入資料
800‧‧‧無線通訊系統
802‧‧‧傳輸器
804‧‧‧接收器
806‧‧‧轉移媒體
906‧‧‧主機控制器電路
910‧‧‧資料處理電路
912‧‧‧固態記憶體存取控制器電路
914‧‧‧固態記憶體
藉由參照說明書之其餘部分所說明之圖式，可實現本發明之各式實施例的進一步理解。在圖式中，若干圖式中使用之類似代號係指類似組件。
圖1描繪依據本發明之一或多實施例之低密度同位檢查碼的唐納圖，其可於具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器中解碼；圖2描繪依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器；圖3描繪依據本發明之一或多實施例之墊零電路，其可用於具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器； 圖4描繪依據本發明之一或多實施例之正規化電路，其可用於具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器；圖5描繪依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼作業的流程圖；圖6描繪依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼之讀取通道的方塊圖；圖7描繪依據本發明之一或多實施例之包括具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器的儲存系統；圖8描繪依據本發明之一或多實施例之包括具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器的無線通訊系統；以及圖9描繪依據本發明之一或多實施例之包括具有具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器之資料處理電路的另一儲存系統。
本發明之實施例關於具正規化輸入及輸出的非二進位分層低密度同位檢查解碼器。低密度同位檢查技術可適用於實質上透過任何通道之資訊傳輸或實質上任何媒體上的資訊儲存。傳輸應用包括但不侷限於光纖、射頻 通道、有線或無線區域網路、數位用戶線技術、無線格狀系統、透過諸如銅線或光纖之任何媒體的乙太網路、諸如有線電視之纜線通道、及地球-衛星通訊。儲存應用包括但不侷限於硬碟機、光碟、數位影音光碟、磁帶及記憶體裝置，諸如DRAM、NAND快閃記憶體、NOR快閃記憶體、其他非揮發性記憶體及固態驅動器。
低密度同位檢查碼係由尺寸m×n之稀疏同位檢查矩陣H定義，其中m<n。長度n之碼字c滿足由H定義之所有m同位檢查等式，即cHT=0，其中0為零向量。藉由判定癥狀s=cHT是否均為零而檢查解碼器收斂。癥狀為長度m之向量，且每一位元相應於同位檢查。癥狀中零位元表示檢查滿足，同時癥狀中非零位元為未滿足檢查(USC)。藉由定義，碼字具有癥狀s=0。非碼字具有非零癥狀。
低密度同位檢查碼亦已知為具迭代解碼演算法之基於圖形之碼，如圖1中所描繪，其視覺上可以唐納圖(Tanner graph)100代表。在低密度同位檢查解碼器中，以若干檢查節點102、104及106實施一組可變節點110、112、114、116、118、及120的多同位檢查。當設計低密度同位檢查碼時，選擇可變節點110-120及檢查節點102-106間之連接(或邊緣)，平衡碼針對獲得資料時執行低密度同位檢查碼所需之解碼器複雜性的力量。當設計低密度同位檢查碼時，選擇群組中同位位元之數量及佈局。在迭代程序中信息於連接之可變節點110-120及檢查 節點102-106之間傳遞，傳遞有關應出現於可變節點110-120至連接之檢查節點102-106中之值的信念。同位檢查係於檢查節點102-106中依據信息實施，且若有需要則結果返回至連接之可變節點110-120以更新信念。
在非二進位低密度同位檢查解碼器中，可變節點110-120包含來自高氏場(Galois Field)之符號，有限場GF(pk)包含有限數量元件，特徵為尺寸pk，其中p為質數及k為正整數。代表非二進位低密度同位檢查解碼器中可變節點值之信息為多維向量，包含代表發送可變節點包含特定值之機率的概度值。文中使用之「概度值」用詞係指具有特定值之符號的概度或機率，不論其表示為純概度機率值、對數概度比(LLR)值、或任何其他概度表示。
可變節點110-120及檢查節點102-106間之連接可以矩陣形式呈現，其中行代表可變節點，列代表檢查節點，及來自可變節點行及檢查節點列之交叉點之高氏場的隨機非零元件α(i,j)表示可變節點及檢查節點間之連接，並提供可變節點及檢查節點間之信息的排列：
例如，在GF(4)解碼器之某些實施例中，每一高氏場元件α(i,j)指出相應0、1、2或3之循環矩陣的偏移。
非二進位分層低密度同位檢查解碼器使用準 循環碼，其中同位檢查H矩陣為循環子矩陣、單位矩陣之循環偏移版本、及具由H矩陣非零輸入值α(i,j)指出之不同循環偏移之空矩陣的矩陣。每一循環Pi,j為具下列形式之pxp子矩陣： 其中輸入值α為高氏場GF(2m)之元件，其具有2m-1可能值。
在某些實施例中，輸入值α係隨機選自高氏場。輸入值α提供可變節點及由條目連接之檢查節點間信息的排列，其中實施信息之高氏場與前層輸入值之乘法。由具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器中可變節點單元或可變節點處理器實施之排列文中亦稱為重新配置。類似地，當信息從檢查節點傳回至可變節點時，信息便由前一層輸入值逆重新配置，其中實施信息之高氏場除以目前層輸入值之除法。
藉由為可變節點110-120群組提供多檢查節點102-106，提供錯誤檢查中冗餘，致能修正以及檢測錯誤。每一檢查節點102-106實施傳遞為來自其鄰近(或連接之)可變節點之信息之位元或符號上的同位檢查。在相應於圖1之唐納圖100的示例低密度同位檢查碼中，檢查節點102檢查可變節點112、116、118及120的同位。可變節點之察覺值依據來自連接之檢查節點的同位檢查結果 而更新。例如，依據通道概度值或前一概度值，連同來自連接之檢查節點104、106的檢查節點信息(C2、C3)而更新可變節點110之察覺值或概度值(LV)。值於迭代程序中在連接之可變節點110-120及檢查節點102-106間來回傳遞，直至低密度同位檢查碼匯集在可變節點110-120中資料及同位位元群組之值上為止，或達到最大數量迭代為止。例如，可變節點110傳遞信息至檢查節點104及106，文中稱為至檢查節點信息或V2C信息之可變節點。檢查節點102傳遞信息回至可變節點112、116、118及120，文中稱為至可變節點信息或C2V信息之檢查節點。可變節點110-120及檢查節點102-106間之信息為機率或信念，因而低密度同位檢查解碼演算法亦稱為信念傳播演算法。來自節點之每一信息代表位元或符號具有依據節點之目前值及節點之前一信息之某值的機率。
除了計算中省略來自特定檢查節點之最後信息以避免正回饋外，使用依據可變節點之目前值及從鄰近檢查節點至可變節點之最後信息的任何數量演算法，而運算從可變節點至任何特定鄰近檢查節點之信息。類似地，除了計算中省略來自特定可變節點之最後信息以避免正回饋外，依據檢查節點之目前值及從鄰近可變節點至檢查節點之最後信息，而運算從檢查節點至任何特定鄰近可變節點之信息。當系統中實施本機解碼迭代時，信息在可變節點110-120及檢查節點102-106間來回傳遞，並依據傳遞之信息調整節點102-120中之值，直至值匯集及停止改變 為止，或達到最大數量迭代為止。
在具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器中，同位檢查H矩陣分割成L層，並一列列地處理H矩陣及一層層地處理循環。當處理列時，依據每一列結果而更新行結果。在某些狀況下，分層解碼可減少匯集在解碼器中之結果上的時間。
在具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器中，概度值可以正規化格式或絕對格式表示。在絕對或非正規化格式中，符號或可變節點之概度值包含針對高氏場之每一元件，符號或可變節點具有元件之值的機率。因而，對GF(q)解碼器而言，提供符號具有每一q高氏場元件之值的概度，符號之概度值將包含q機率。在正規化格式中，概度值包含識別具符號之最可能值之高氏場元件的硬決定，及剩餘高氏場元件之值的機率，各正規化為最可能高氏場元件之概度。因而，對GF(q)解碼器而言，提供最可能符號值及符號具有每一剩餘q高氏場元件之值的概度，符號之正規化概度值包含硬決定及q-1機率，正規化為最可能元件之概度。在採用最小和解碼演算法或其變化之解碼器中，概度值中之q概度總和為1，且最低者最有可能。在該些實施例中，正規化概度值可表示為Qi,j=[Q*i,j(0),Qi,j(1),...Qi,j(q-1)]，其中Q*i,j(0)為識別最可能高氏場元件之硬決定，及Qi,j(1),...Qi,j(q-1)為剩餘高氏場元件之值的機率，各正規化為最可能高氏場元件之概度，從最可能高氏 場元件之每一概度減去而予計算。在某些實施例中，絕對概度值係依據高氏場中排序之元件而以向量排序，同時正規化概度值係依據概度而以向量排序，且最可能高氏場元件值置於向量第一位，最不可能者置於最後。
對使用對數概度比之GF(4)非二進位分層低密度同位檢查解碼器的某些實施例而言，下表提出來自高氏場之四可能符號值的硬決定及正規化對數概度比： 其中三對數概度比值LLR0、LLR1、LLR2計算如下：若hd=00，LLR0=log(機率(hd=01))-log(機率(hd=00))；若hd=00，LLR1=log(機率(hd=10))-log(機率(hd=00))；若hd=00，LLR2=log(機率(hd=11))-log(機率(hd=00))；若hd=01，LLR0=log(機率(hd=00))-log(機率(hd=01))；若hd=01，LLR1=log(機率(hd=11))-log(機率(hd=01))； 若hd=01，LLR2=log(機率(hd=10))-log(機率(hd=01))；若hd=10，LLR0=log(機率(hd=11))-log(機率(hd=10))；若hd=10，LLR1=log(機率(hd=00))-log(機率(hd=10))；若hd=10，LLR2=log(機率(hd=01))-log(機率(hd=10))；若hd=11，LLR0=log(機率(hd=10))-log(機率(hd=11))；若hd=11，LLR1=log(機率(hd=01))-log(機率(hd=11))；若hd=11，LLR2=log(機率(hd=00))-log(機率(hd=11))。
參照圖2，以方塊圖形式描繪依據本發明之一或多實施例之具正規化輸入及輸出的非二進位分層低密度同位檢查解碼器200。將解碼之資料的匯入概度值係在輸入202接收，並儲存於解碼器輸入緩衝器或記憶體204中作為最初Q信息，或至檢查節點信息之可變節點。在某些實施例中，概度值包括硬決定及軟資料。如文中所使用，「軟資料」用語廣義地用以表示具表示符號已正確檢測之概度的可靠性資料之每一狀況的可靠性資料。在本發明之某些實施例中，軟資料或可靠性資料為本技藝中已知之對數概度比資料。在某些實施例中，概度值為對數概度比。 在具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器200中，輸入202接收正規化概度值，及解碼器輸出236產生正規化概度值。
記憶體204產生處理之目前層之前一層之儲存之Q信息206，文中亦分別稱為前一層及連接之層。儲存之Q信息206因此由通道概度值初始化或於前一或較早解碼迭代中計算，因此為舊Q信息。儲存之Q信息206為正規化格式，由前一層H矩陣輸入值H(i-1)重新配置並偏移前一層偏移值SH(i-1)。在具正規化輸入及輸出的非二進位分層低密度同位檢查解碼器200的某些實施例中，因特定解法之概度值上的加法或減法運算，正規化概度值於實施加法或減法之前轉換為絕對概度值。從正規化轉換為絕對概度值文中稱為墊零(zero-padding)。若q=4，至墊零電路之輸入為{hd,llr0,llr1,llr2}，及輸出為{llr'0,llr'1,llr'2,llr'3}，其中llr'(i)(i=0,1,2,3)為符號為對數域中「i」的機率。格式轉換電路或墊零電路208接收儲存之Q信息206，將其從正規化轉換為絕對概度值，並以絕對格式輸出Q信息210。墊零電路208可包含從正規化轉換為絕對概度值之任何合適電路。依據文中所提供之揭露，本技藝中一般技術之人士將體認可包括於墊零電路208中之各種電路。
加法器212將Q信息210加上至可變節點信息或新R信息216之前一層檢查節點，產生包含前一層之總概度值的加總或S信息218。新R信息216為絕對格 式，由墊零電路214從正規化格式新R信息270轉換。新R信息216稱為「新」，因為與至少部分在前一或較早解碼迭代中計算之舊R信息266相比，其係在目前解碼迭代中計算。同樣，H矩陣中之行代表可變節點，藉由加上行中所有非零條目，連接之可變節點相加，以產生至檢查節點之輸入。在某些實施例中，加法器212可包含用於加上概度值，以陣列方式操作的任何合適電路。依據文中所提供之揭露，本技藝中一般技術之人士將體認可包括於加法器212中之各種電路。
S信息218被提供至重新配置電路220，其施加排列以重新配置S信息218，而準備檢查節點更新及施加由非零H矩陣輸入值指出知排列。S信息218之符號順序與儲存之Q信息206中相同，其由前一層H矩陣輸入值H(i-1)重新配置並偏移前一層偏移值SH(i-1)。為進行目前層解碼程序而將此信息傳遞至檢查節點處理器或檢查節點單元264，S信息218除以前一層H矩陣輸入值H(i-1)及接著乘以目前層H矩陣輸入值H(i)。至重新配置電路220之參數222為差量輸入值(H(i)/H(i-1))，其中運算符「/」代表GF(q)中除法運算。在某些實施例中，參數222之差量輸入值(H(i)/H(i-1))係預先運算及儲存於任何合適記憶體中。重新配置電路220可包含任何合適電路用於實施高氏場中之除法。依據文中所提供之揭露，本技藝中一般技術之人士將認可包括於重新配置電路220中之各種電路，諸如查找電路。例如，在GF(4)實施例中，其 中高氏場之四元件0-3為0、1、α、α2，高氏場中乘法可由重新配置電路220實施如下。元件2(α)乘以元件1(1)等於α×1或α，其為元件2。類似地，元件2×2=α×α=α2，其為元件3。元件2×3=α×α2=1，其為元件1。因而，元件2乘以1、2及3，分別導致元件2、3及1，其為元件1、2及3之排列。重新配置電路220在可變節點單元254之第一部分的輸出產生前一層之P信息224。P信息224為絕對格式。
來自重新配置電路220之P信息224被提供至移位器226、其為循環移位器或桶移位器，將P信息224中之符號值偏移達偏移值230以產生下一循環子矩陣，產生目前層P信息232，其包含目前層之總軟概度值。偏移值230代表前一層及目前層間循環移位之差異。目前層P信息232為絕對格式。移位器226可包含任何合適電路用於桶偏移信息向量。依據文中所提供之揭露，本技藝中一般技術之人士將認識可包括於移位器226中之各種電路。GF(4)解碼器之移位器226的按位元功能為4*b*p，其中b為每一概度值之按位元分組，及p為循環尺寸。
目前層P信息232被提供至減法器244，其減去至可變節點信息或來自目前層P信息232之絕對格式之舊R信息242的目前層檢查節點，產生絕對格式之目前層D信息246。舊R信息242係從墊零電路240獲得，墊零電路240將舊R信息266從正規化格式轉換為絕對格式。 至可變節點信息或舊R信息242之目前層檢查節點為目前層之舊值，於前一解碼迭代期間產生。通常，依據至來自目的地可變節點以外之鄰近可變節點之檢查節點信息的前輪可變節點，從檢查節點至可變節點之向量信息包含對高氏場中每一符號d而言，目的地可變節點包含符號d之機率。來自鄰近可變節點之輸入，其用於檢查節點以產生至特定鄰近可變節點之可變節點信息的檢查節點，稱為外在輸入並包括至來自特定鄰近可變節點以外之所有鄰近可變節點之檢查節點信息的前輪可變節點，為此準備至可變節點信息之檢查節點以避免正回饋。檢查節點使用依據目的地可變節點之每一信息的不同外在輸入組，準備至每一鄰近可變節點之可變節點信息的不同檢查節點。減去至可變節點信息或來自較早迭代之舊R信息242的目前層檢查節點移除固有輸入，僅留下外在輸入以產生至可變節點之可變節點信息的檢查節點。減法器244可包含任何合適電路用於減去概度值。依據文中所提供之揭露，本技藝中一般技術之人士將體認可包括於減法器244中之各種電路。
D信息246被提供至正規化電路250，其將D信息246之格式從絕對格式轉換為正規化格式，產生正規化格式之新Q信息252。新Q信息252從可變節點單元256之第二部分輸出，並儲存於記憶體204中用於後續解碼迭代，覆寫前一通道或目前層之計算值，亦提供至定標電路260，其定標新Q信息252以產生至檢查節點信息262之定標可變節點。
檢查節點處理器或檢查節點單元264依據至檢查節點信息262之定標可變節點而產生至舊R信息266及新R信息270中之可變節點信息的檢查節點。檢查節點單元264可施加任何低密度同位檢查解碼演算法，諸如但不侷限於基於最小和之解碼演算法。在基於最小和之解碼演算法的某些實施例中，依據下列邏輯，檢查節點單元264依據來自每一鄰近可變節點之信息向量中之子信息Qi,jk(d)，而計算最小值min1(d)、第二或下一最小值min2(d)及高氏場中每一q符號之最小值idx(d)的索引：若min 1 (d)>Q i,jk (d),idx(d)=i；min 2(d)=min 1(d)；min 1(d)=Q i,jk (d)；否則idx(d)=idx(d)；min 2(d)=min(min 2(d),Q i,jk (d))。
檢查節點單元264亦計算至檢查節點信息262之可變節點的符號，並追蹤H矩陣之每一非零元件的符號值及目前層之累積符號。給予於前一本機解碼迭代中所計算之(因而為舊)具符號值的目前層最小、下一最小及索引值，檢查節點單元264計算至可變節點信息或舊R信息266之目前層檢查節點。給予於目前本機解碼迭代中所計算之(因而為新)具符號值的前一層最小、下一最小及索引值，檢查節點單元264計算至可變節點信息或新R信息 270之前一層檢查節點。
同樣，檢查節點單元264不侷限於任何特定低密度同位檢查演算法，並可包含任何合適電路用於依據至檢查節點信息之可變節點而產生至可變節點信息之檢查節點。依據文中所提供之揭露，本技藝中一般技術之人士將體認可包括於檢查節點單元264中之各種電路。
可變節點單元254、256及檢查節點單元264因而一起操作以實施非二進位資料之分層解碼。可變節點單元254、256產生至檢查節點信息262之可變節點，並依據至舊R信息266及新R信息270中之可變節點信息的檢查節點而計算察覺值。文中使用之「察覺值」用詞係指將解碼之符號的值，在某些實施例中係以概度值表示。檢查節點單元264產生至可變節點信息之檢查節點，並依據至檢查節點信息262之可變節點而計算檢查加總。
可變節點單元256之第二部分中之正規化電路234亦處理來自移位器226之目前層P信息232，將目前層P信息232之格式從絕對格式轉換為正規化格式。正規化電路234於解碼器輸出236產生正規化格式之P信息。在解碼器輸出236之P信息亦稱為軟資料及解碼值。在某些實施例中，可變節點單元256之第二部分亦從正規化電路234之輸出來輸出硬決定，省略最可能以外之高氏場元件的概度。
參照圖3，顯示依據本發明之一或多實施例之墊零電路310，其可用於具正規化輸入及輸出之非二進位 分層低密度同位檢查解碼器。同樣，從正規化至絕對概度值之轉換，文中稱為墊零。墊零電路310接收將轉換之每一符號的正規化概度值作為輸入，包括硬決定312或來自高氏場之最可能值，及針對高氏場之每一剩餘元件之LV(q-2)306的概度LV(0)302、LV(1)304等。墊零電路310輸出針對LV'(q-2)320及LV'(q-1)322之概度LV'(0)314、LV'(1)316等。概度314-322中所包括者為硬決定312之最可能高氏場元件的概度，及剩餘高氏場元件的概度，且最可能之概度回頭加至每一者以反轉正規化。
參照圖4，描繪正規化電路400，其可用於依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器。正規化電路400將絕對格式之輸入轉換為正規化格式之輸出。正規化電路400接收針對LV'(q-2)406及LV'(q-1)410之概度LV'(0)402、LV'(1)404等。最小尋檢器及多工器陣列412於四概度402-410中發現最小值，並輸出具最小值之高氏場元件的索引作為硬決定414。例如，在具對數概度比之解碼器中，若LLR'(i)為最小值，則硬決定414為「i」。輸出硬決定之概度作為最小概度424，並由最小尋檢器及多工器陣列412依據表1依序置放剩餘高氏場元件之概度416、420、422。減法電路426從概度416減去最小概度424，產生概度LV(0)434。減法電路430從概度420減去最小概度424，產生概度LV(1)436。減法電路432 從概度422減去最小概度424，產生概度LV(q-2)440。依據高氏場中元件數量，視需要包括其餘減法電路。
參照圖5，流程圖500描繪依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼方法。依循流程圖500，從解碼器記憶體擷取至正規化格式之檢查節點信息的舊前一層可變節點(方塊502)。至檢查節點信息之舊前一層可變節點文中亦稱為舊Q信息。至檢查節點信息之舊前一層可變節點及至可變節點信息之新前一層檢查節點被轉換為絕對格式(方塊504)。至可變節點信息之新前一層檢查節點文中亦稱為新R信息。至絕對格式之可變節點信息的新前一層檢查節點加上至絕對格式之檢查節點信息的舊前一層可變節點，以產生總前一層概度值(方塊506)。總前一層概度值係由差量輸入值重新配置，以產生重新配置之前一層概度值(方塊508)。此重新配置總前一層概度值以準備檢查節點更新及施加由非零H矩陣輸入值指出之排列。總前一層概度值文中亦稱為S信息。在某些實施例中，差量輸入值為(H(i)/H(i-1))，目前層H矩陣輸入值H(i)以GF(q)中除法作業除以前一層H矩陣輸入值H(i-1)。重新配置之前一層概度值偏移前一層及目前層間之循環移位差，以產生絕對格式之目前層概度值(方塊510)。目前層概度值被轉換為正規化格式，並輸出作為軟解碼器輸出(方塊512)。至可變節點信息之舊目前層檢查節點被轉換為絕對格式(方塊514)。至可變節點信息之舊目前層檢查節 點文中亦稱為舊R信息。從絕對格式之目前層概度值減去至絕對格式之可變節點信息的舊目前層檢查節點，以產生至絕對格式之檢查節點信息的目前層可變節點(方塊516)。至檢查節點信息之目前層可變節點文中亦稱為D信息。至檢查節點信息之目前層可變節點被轉換為正規化格式，並更新解碼器記憶體中之值(方塊518)。實施檢查節點處理以產生至正規化格式之可變節點信息的新前一層檢查節點及至正規化格式之可變節點信息的舊目前層檢查節點，完成解碼迭代之層的處理(方塊520)。判定解碼器中是否已達到最大數量迭代，或解碼器是否匯集(方塊522)。若然，解碼結束(方塊524)。若否，解碼在方塊502持續進行。
儘管文中所揭露之具正規化輸入及輸出的非二進位分層低密度同位檢查解碼器不侷限於任何特定應用，文中呈現獲益自本發明之實施例之應用的若干範例。參照圖6，描繪依據本發明之一或多實施例之讀取通道600，其具有具正規化輸入及輸出的非二進位分層低密度同位檢查解碼640。讀取通道600用以處理類比信號602，及無錯誤地從類比信號602擷取使用者資料位元。在某些狀況下，類比信號602導自磁性儲存媒體中之讀取/寫入讀取頭組件。在其他狀況下，類比信號602導自接收器電路，接收器電路可操作以接收來自傳輸媒體之信號。傳輸媒體可為無線或有線，諸如但不侷限於纜線或光學連線。依據文中所提供之揭露，本技藝中一般技術之人 士將體認可導出類比信號602之各種來源。
讀取通道600包括類比前端604，其接收及處理類比信號602。類比前端604可包括但不侷限於本技藝中已知之類比濾波器及放大器電路。依據文中所提供之揭露，本技藝中一般技術之人士將認識可包括作為部分類比前端604之各種電路。在某些狀況下，包括為類比前端604之一部分之可變增益放大器的增益為可修改，且類比前端604中所包括之類比濾波器的截止頻率及升壓可為可修改。類比前端604接收及處理類比信號602，並提供處理之類比信號606至類比至數位轉換器610。
類比至數位轉換器610將處理之類比信號606轉換為相應一連串數位樣本612。類比至數位轉換器610可為本技藝中已知之任何電路，其可產生相應於類比輸入信號之數位樣本。依據文中所提供之揭露，本技藝中一般技術之人士將體認可關於本發明之不同實施例使用之各種類比至數位轉換器電路。在其他實施例中，直接從儲存裝置或諸如快閃記憶體之其他來源擷取數位資料。數位樣本612被提供至等化器614。等化器614施加等化演算法於數位樣本612以產生等化輸出616。在本發明之某些實施例中，等化器614為本技藝中已知之數位有限脈衝響應濾波器電路。等化輸出616中所包含之資料或碼字可儲存於緩衝器620中，直至資料檢測器624可用於處理及備妥接收儲存之等化樣本622為止。
資料檢測器624於接收之輸入上實施資料檢 測程序，導致檢測之輸出626。在本發明之某些實施例中，資料檢測器624為維特比演算法資料檢測器電路，或在某些狀況下更特定地為本技藝中已知之最大後驗(MAP)資料檢測器電路。在該些實施例中，檢測之輸出626包含有關每一位元或符號具有特定值之概度的對數概度比資訊。依據文中所提供之揭露，本技藝中一般技術之人士將體認可關於本發明之不同實施例使用之各種資料檢測器。依據來自等化器614或另一來源之緩衝器620中資料集的可用性而啟動資料檢測器624。
來自資料檢測器624之檢測之輸出626被提供至交錯器630，其針對叢發錯誤保護資料。叢發錯誤覆寫本地化位元群組或串。因為低密度同位檢查解碼器最適於修正更均勻分佈之錯誤，叢發錯誤可覆蓋低密度同位檢查解碼器。藉由交錯或滑移來自資料檢測器624之檢測之輸出626以產生儲存於記憶體634中之交錯之輸出632，交錯器630避免該狀況。來自記憶體634之交錯之輸出636被提供至具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640，其於交錯之輸出636上實施同位檢查，確保於滿足儲存或傳輸之前由低密度同位檢查編碼器(未顯示)建立之同位制約，以檢測及修正儲存或傳輸期間資料中發生的任何錯誤。
可於讀取通道600中實施多檢測及解碼迭代，文中稱為總體迭代。(相反地，局部迭代為於具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640內 實施之解碼迭代。)為實施總體迭代，來自具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640之概度值642儲存於記憶體634中，於解交錯器646中解交錯以反轉由交錯器630施加之程序，並再次提供至資料檢測器624以允許資料檢測器624在來自具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640之對數概度比值642的輔助下，重複資料檢測程序。以此方式，讀取通道600可實施多總體迭代，允許資料檢測器624及具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640匯集在正確資料值上。
具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640亦產生有關交錯器630之交錯之輸出632中所包含之資料位元或符號之值的硬決定652。在GF(4)低密度同位檢查解碼器中，硬決定可由具索引00、01、10及11之四場元件代表。
來自具正規化輸入及輸出之非二進位分層低密度同位檢查解碼640的硬決定652於硬決定解交錯器654中解交錯，反轉交錯器630中所施加之程序，並於提供至使用者或進一步處理之前儲存於硬決定記憶體660中。例如，可進一步處理讀取通道600之輸出662以於將資料儲存於磁性儲存媒體或跨越傳輸通道傳輸資料之前反轉所施加之格式改變。
參照圖7，描繪儲存系統700，作為依據本發明之某些實施例之具正規化輸入及輸出之非二進位分層低 密度同位檢查解碼器的示例應用。儲存系統700包括讀取通道電路702，其具依據本發明之一或多實施例之具正規化輸入及輸出的非二進位分層低密度同位檢查解碼器。儲存系統700可為例如硬碟機。儲存系統700亦包括預置放大器704、介面控制器706、硬碟控制器710、馬達控制器712、轉軸馬達714、磁碟盤716、及讀取/寫入讀取頭組件720。介面控制器706控制至/自磁碟盤716之資料的定址及時序。磁碟盤716上之資料包含磁性信號群組，可由適當位於磁碟盤716上之讀取/寫入讀取頭組件720檢測。在一實施例中，磁碟盤716包括依據縱向或垂直紀錄架構紀錄之磁性信號。
在典型讀取作業中，讀取/寫入讀取頭組件720由馬達控制器712準確地定位於磁碟盤716上之所欲資料磁軌上。馬達控制器712關於磁碟盤716而定位讀取/寫入讀取頭組件720，並在硬碟控制器710之指示下藉由移動讀取/寫入讀取頭組件720至磁碟盤716之適當資料磁軌而驅動轉軸馬達714。轉軸馬達714以決定之旋轉速率(RPM)旋轉磁碟盤716。一旦讀取/寫入讀取頭組件720被定位鄰近適當資料磁軌，隨著磁碟盤716被轉軸馬達714旋轉，代表磁碟盤716上之資料的磁性信號便被讀取/寫入讀取頭組件720感測。假設感測之磁性信號為連續微小類比信號，代表磁碟盤716上之磁性資料。此微小類比信號經由預置放大器704而從讀取/寫入讀取頭組件720轉移至讀取通道電路702。預置放大器704可操作 以放大從磁碟盤716存取之微小類比信號。接著，讀取通道電路702數位化及解碼接收之類比信號以重建原始寫入至磁碟盤716之資訊。此資料作為讀取資料722提供至接收電路。當處理讀取資料時，讀取通道電路702使用具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器處理接收之信號。可實施該等具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器，符合以上關於圖2-4所揭露之電路。在某些實施例中，可實施解碼，符合以上關於圖5所揭露之程序。寫入作業實質上與提供至讀取通道電路702之寫入資料724的先前讀取作業相對。此資料接著編碼及寫入至磁碟盤716。
應注意的是儲存系統700可併入較大儲存系統，諸如基於RAID(廉價碟片冗餘陣列或獨立碟片冗餘陣列)之儲存系統。該等RAID儲存系統經由冗餘，組合多碟片作為邏輯單元而增加穩定性及可靠性。資料可依據各類演算法而散佈跨越RAID儲存系統中所包括之若干碟片，並可如單一碟片由作業系統存取。例如，資料可反映至RAID儲存系統中之多碟片，或可以若干技術而跨越多碟片切片及分佈。若RAID儲存系統中少量碟片故障或變成不可用，可使用錯誤修正技術依據RAID儲存系統中其他碟片之資料的剩餘部分而重新製造漏失資料。RAID儲存系統中之碟片可為但不侷限於個別儲存系統，諸如儲存系統700，並可設於彼此接近，或為提升安全性而廣泛分佈。在寫入作業中，寫入資料提供至控制器，其藉由例如 反映或分割寫入資料而跨越碟片儲存寫入資料。在讀取作業中，控制器從碟片擷取資料。控制器接著產生結果之讀取資料，如同RAID儲存系統為單一碟片。
此外，應注意的是儲存系統700可修改以包括固態記憶體，除了磁碟盤716所提供之儲存外，其可用以儲存資料。此固態記憶體可並列用於磁碟盤716以提供其餘儲存。在該等狀況下，固態記憶體直接接收及提供資訊至讀取通道電路702。另一方面，固態記憶體可用作快取記憶體，其提供較磁碟盤716所提供更快速的存取時間。在該等狀況下，固態記憶體可配置於介面控制器706及讀取通道電路702之間，當固態記憶體中請求之資料不可用時，或當固態記憶體不具有充分儲存以保持新寫入資料集時，固態記憶體可操作為至磁碟盤716之傳遞口。依據文中所提供之揭露，本技藝中一般技術之人士將認可包括磁碟盤716及固態記憶體之各種儲存系統。
參照圖8，顯示依據本發明之某些實施例之無線通訊系統800或包括具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器之接收器804的資料傳輸裝置。傳輸器802可操作以經由本技藝中已知之轉移媒體806傳輸編碼資訊。編碼資料係由接收器804從轉移媒體806接收。接收器804結合具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器。解碼可使用類似於以上關於圖2-4所討論之電路實施，及/或可實施而符合以上關於圖5所討論之程序。
參照圖9，顯示另一儲存系統900，其包括具有依據本發明之一或多實施例之具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器的資料處理電路910。主機控制器電路906接收將儲存之資料(即寫入資料902)。此資料被提供至資料處理電路910，在此使用低密度同位檢查編碼器編碼。編碼資料被提供至固態記憶體存取控制器電路912。固態記憶體存取控制器電路912可為本技藝中已知之可控制至及自固態記憶體之存取的任何電路。固態記憶體存取控制器電路912格式化接收之編碼資料而轉移至固態記憶體914。固態記憶體914可為本技藝中已知之任何固態記憶體。在本發明之某些實施例中，固態記憶體914為快閃記憶體。之後，當從固態記憶體914存取先前寫入資料時，固態記憶體存取控制器電路912請求來自固態記憶體914之資料，並將請求之資料提供至資料處理電路910。接著，資料處理電路910使用具正規化輸入及輸出之非二進位分層低密度同位檢查解碼器解碼接收之資料。解碼可使用類似於以上關於圖2-4所討論之電路實施，及/或可實施而符合以上關於圖5所討論之程序。解碼資料被提供至主機控制器電路906，在此作為讀取資料904傳遞。
應注意的是上述應用中所討論之各式方塊可以積體電路連同其他功能實施。該等積體電路可包括特定方塊、系統或電路之所有功能，或僅方塊、系統或電路之子集。此外，方塊、系統或電路之元件可跨越多積體電路 實施。該等積體電路可為本技藝中已知之任何類型積體電路，包括但不侷限於單片積體電路、覆晶積體電路、多晶模組積體電路、及/或混合信號積體電路。亦應注意的是文中所討論之方塊、系統或電路的各式功能可以軟體或韌體實施。在某些該等狀況下，整個系統、方塊或電路可使用其等效軟體或韌體實施。在其他狀況下，特定系統、方塊或電路之一部分可以軟體或韌體實施，同時其他以硬體實施。
總之，本發明之實施例提供具正規化輸入及輸出之非二進位分層低密度同位檢查解碼的新穎系統、裝置、方法及配置。雖然以上已提供本發明之一或多實施例的詳細說明，對熟悉本技藝之人士而言，各式替代、修改、及等效作業將顯而易見，並未改變本發明之精神。因此，以上說明不應視為限制本發明之實施例的範圍，其係由申請項定義。
700‧‧‧儲存系統
702‧‧‧包括具正規化輸入及輸出之非二進位分層低 密度同位檢查解碼器的讀取通道
704‧‧‧預置放大器
706‧‧‧介面控制器
710‧‧‧硬碟控制器
712‧‧‧馬達控制器
714‧‧‧轉軸馬達
716‧‧‧磁碟盤
720‧‧‧讀取/寫入讀取頭組件
722‧‧‧讀取資料
724‧‧‧寫入資料

Claims (20)

  1. 一種低密度同位檢查解碼器，包含：可變節點處理器，可操作以產生至檢查節點信息之可變節點，並依據至可變節點信息之正規化檢查節點及正規化解碼器輸入而計算察覺值，及輸出正規化解碼值；以及檢查節點處理器，可操作以依據至檢查節點信息之正規化可變節點而產生至可變節點信息之檢查節點，其中，該可變節點處理器及該檢查節點處理器可操作以實施分層多級解碼。
  2. 如申請專利範圍第1項之解碼器，其中，該正規化解碼器輸入及正規化解碼值包含硬決定及軟資料，其中，該軟資料正規化為該相應硬決定之概度。
  3. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含格式轉換電路，可操作以轉換該正規化解碼器輸入為非正規化格式。
  4. 如申請專利範圍第3項之解碼器，其中，符號之概度值的該非正規化格式包含針對高氏場(Galois Field)之每一元件，該符號具有該相應元件之值的機率。
  5. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含格式轉換電路，可操作以轉換至前一層之可變節點信息的該檢查節點為非正規化格式。
  6. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含第一部分及第二部分，該解碼器進一步包含該可變節點處理器第一部分及該可變節點處理器第二部分 間之移位器，該移位器可操作以依據前一層及目前層間之循環移位差異而施加循環移位，以產生目前層之總概度值。
  7. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含加法器，可操作以將至前一層之可變節點信息的該檢查節點加上至較早解碼迭代中所計算之該前一層之檢查節點信息的該可變節點，以產生該前一層之總概度值，其中，該加法器之輸入及輸出為非正規化格式。
  8. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含重新配置電路，可操作以藉由差量輸入值而重新配置前一層之總概度值，以產生該前一層之重新配置概度值，其中，該差量輸入值包含除以前一層H矩陣輸入值之目前層H矩陣輸入值。
  9. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含格式轉換電路，可操作以將至目前層之較早解碼迭代中所計算之可變節點信息的該檢查節點轉換為非正規化格式。
  10. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含減法器，可操作以從該目前層之非正規化總概度值減去至該目前層之較早解碼迭代中所計算之可變節點信息的非正規化檢查節點，以產生至該目前層之檢查節點信息的非正規化可變節點。
  11. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含正規化電路，可操作以將該目前層之非正 規化總概度值轉換為該目前層之正規化總概度值，作為該正規化解碼值。
  12. 如申請專利範圍第1項之解碼器，其中，該可變節點處理器包含正規化電路，可操作以將至目前層之檢查節點信息的非正規化可變節點轉換為至該目前層之檢查節點信息的該正規化可變節點。
  13. 如申請專利範圍第1項之解碼器，其中，該檢查節點處理器可操作以施加基於最小和之演算法。
  14. 如申請專利範圍第1項之解碼器，其中，該解碼器實施為積體電路。
  15. 如申請專利範圍第1項之解碼器，其中，該解碼器併入儲存裝置。
  16. 如申請專利範圍第1項之解碼器，其中，該解碼器併入傳輸系統。
  17. 一種解碼非二進位分層低密度同位檢查解碼器中資料之方法，包含：將至前一層之檢查節點信息之可變節點的格式從正規化格式轉換為非正規化格式，其中，將解碼之該資料係由至檢查節點信息之該可變節點代表；將至該前一層之可變節點信息之檢查節點的格式從該正規化格式轉換為該非正規化格式；至少部分依據至該前一層之檢查節點信息的該可變節點、至該前一層之可變節點信息的該檢查節點、及差量H矩陣值，而產生至目前層之檢查節點信息的該可變節點， 其中，至該目前層之檢查節點信息的該可變節點為該正規化格式；以及依據至來自該非二進位分層低密度同位檢查解碼器之檢查節點信息的該可變節點而輸出該正規化格式之解碼資料。
  18. 如申請專利範圍第17項之方法，其中，該差量H矩陣值包含高氏場除法運算中除以前一層H矩陣輸入值之目前層H矩陣輸入值。
  19. 如申請專利範圍第17項之方法，其中，該正規化格式包含硬決定及軟資料，其中，該軟資料正規化為該相應硬決定之概度，且其中，符號之概度值的該非正規化格式包含針對高氏場之每一元件，該符號具有該相應元件之值的機率。
  20. 一種儲存系統，包含：儲存媒體；讀取頭組件，關於該儲存媒體配置，其可操作以提供相應於該儲存媒體上之資訊的感測信號；類比至數位轉換器電路，可操作以取樣導自該感測信號之類比信號，而產生一連串數位樣本；以及非二進位分層低密度同位檢查解碼器，可操作以解碼導自該類比至數位轉換器電路之輸出之信號中的資料，其中，該非二進位分層低密度同位檢查解碼器之輸入及輸出為包含硬決定及軟資料之正規化格式，其中，該軟資料正規化為該相應硬決定之概度。
TW103111022A 2013-09-29 2014-03-25 非二進位分層低密度同位檢查解碼器 TW201513103A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310453246.XA CN104518801A (zh) 2013-09-29 2013-09-29 非二进制的分层低密度奇偶校验解码器
US14/070,541 US9130590B2 (en) 2013-09-29 2013-11-03 Non-binary layered low density parity check decoder

Publications (1)

Publication Number Publication Date
TW201513103A true TW201513103A (zh) 2015-04-01

Family

ID=52739912

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103111022A TW201513103A (zh) 2013-09-29 2014-03-25 非二進位分層低密度同位檢查解碼器

Country Status (6)

Country Link
US (1) US9130590B2 (zh)
JP (1) JP2015070606A (zh)
KR (1) KR20150037501A (zh)
CN (1) CN104518801A (zh)
DE (1) DE102014114055A1 (zh)
TW (1) TW201513103A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752981B (zh) * 2016-07-19 2022-01-21 美商Ｒ 史塔公司 用於執行散集記憶盤的方法、裝置和電腦程式

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080069B1 (ko) * 2013-09-25 2020-04-14 삼성전자주식회사 비이진 ldpc 부호를 사용하는 수신기에서 데이터를 복호하는 방법 및 장치
JP5792256B2 (ja) * 2013-10-22 2015-10-07 日本電信電話株式会社 疎グラフ作成装置及び疎グラフ作成方法
KR102110767B1 (ko) * 2013-12-24 2020-06-09 삼성전자 주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러
KR20180009558A (ko) 2016-07-19 2018-01-29 삼성전자주식회사 저밀도-패리티 체크 코드를 이용하는 디코더 및 이를 포함하는 메모리 컨트롤러
KR102181177B1 (ko) 2016-07-29 2020-11-20 웨스턴 디지털 테크놀로지스, 인코포레이티드 비휘발성 메모리를 위한 비-바이너리 인코딩
US10581457B2 (en) * 2017-01-09 2020-03-03 Mediatek Inc. Shift coefficient and lifting factor design for NR LDPC code
US10680647B2 (en) * 2017-09-25 2020-06-09 SK Hynix Inc. Min-sum decoding for LDPC codes
US10574274B2 (en) * 2017-09-29 2020-02-25 Nyquist Semiconductor Limited Systems and methods for decoding error correcting codes
US10491244B2 (en) * 2017-11-14 2019-11-26 Nyquist Semiconductor Limited Systems and methods for decoding error correcting codes
CN108768409A (zh) * 2018-06-06 2018-11-06 重庆邮电大学 一种优化的基于归一化最小值的ldpc译码方法
KR102741031B1 (ko) * 2018-08-13 2024-12-11 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR102588969B1 (ko) * 2019-03-19 2023-10-16 에스케이하이닉스 주식회사 오류 정정 디코더 및 이를 포함하는 메모리 시스템
CN113055028B (zh) * 2021-03-18 2022-05-17 北京得瑞领新科技有限公司 Ldpc解码方法、解码器、解码装置及存储介质
CN113411087B (zh) * 2021-06-30 2023-05-09 展讯半导体(成都)有限公司 解码q元LDPC的方法、电路及包括其的接收机
TWI831333B (zh) * 2022-08-18 2024-02-01 慧榮科技股份有限公司 記憶體控制器及快閃記憶體的存取方法

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0443721A (ja) 1990-06-11 1992-02-13 Matsushita Electric Ind Co Ltd ディジタル信号復号装置
US5612964A (en) 1991-04-08 1997-03-18 Haraszti; Tegze P. High performance, fault tolerant orthogonal shuffle memory and method
US5325402A (en) 1991-04-30 1994-06-28 Nec Corporation Method and arrangement for estimating data sequences transmsitted using Viterbi algorithm
US5278703A (en) 1991-06-21 1994-01-11 Digital Equipment Corp. Embedded servo banded format for magnetic disks for use with a data processing system
US5392299A (en) 1992-01-15 1995-02-21 E-Systems, Inc. Triple orthogonally interleaed error correction system
US5317472A (en) 1992-03-17 1994-05-31 Schweitzer Engineering Laboratories, Inc. Apparatus for insuring the security of output signals from protective relays used in electric power systems
US5513192A (en) 1992-08-28 1996-04-30 Sun Microsystems, Inc. Fault tolerant disk drive system with error detection and correction
GB9317604D0 (en) 1993-08-24 1993-10-06 Philips Electronics Uk Ltd Receiver for ds-cdma signals
US5417500A (en) 1993-09-13 1995-05-23 Reliance Electric Industrial Company Bearing assembly utilizing improved clamping collar
ZA947317B (en) 1993-09-24 1995-05-10 Qualcomm Inc Multirate serial viterbi decoder for code division multiple access system applications
US5523903A (en) 1993-12-23 1996-06-04 International Business Machines Corporation Sector architecture for fixed block disk drive
US5550870A (en) 1994-03-02 1996-08-27 Lucent Technologies Inc. Viterbi processor
JPH07245635A (ja) 1994-03-04 1995-09-19 Sony Corp 信号点マッピング方法および信号点検出方法
EP0677967A3 (en) 1994-04-12 1997-07-23 Gold Star Co Viterbi decoder for high-definition television.
US5898710A (en) 1995-06-06 1999-04-27 Globespan Technologies, Inc. Implied interleaving, a family of systematic interleavers and deinterleavers
JPH09232973A (ja) 1996-02-28 1997-09-05 Sony Corp ビタビ復号器
US6023783A (en) 1996-05-15 2000-02-08 California Institute Of Technology Hybrid concatenated codes and iterative decoding
US5978414A (en) 1996-07-03 1999-11-02 Matsushita Electric Industrial Co., Ltd. Transmission rate judging unit
US5802118A (en) 1996-07-29 1998-09-01 Cirrus Logic, Inc. Sub-sampled discrete time read channel for computer storage systems
JP3310185B2 (ja) 1996-11-21 2002-07-29 松下電器産業株式会社 誤り訂正装置
US6377610B1 (en) 1997-04-25 2002-04-23 Deutsche Telekom Ag Decoding method and decoding device for a CDMA transmission system for demodulating a received signal available in serial code concatenation
US5983383A (en) 1997-01-17 1999-11-09 Qualcom Incorporated Method and apparatus for transmitting and receiving concatenated code data
US6029264A (en) 1997-04-28 2000-02-22 The Trustees Of Princeton University System and method for error correcting a received data stream in a concatenated system
KR100484127B1 (ko) 1997-08-07 2005-06-16 삼성전자주식회사 비터비디코더
US6005897A (en) 1997-12-16 1999-12-21 Mccallister; Ronald D. Data communication system and method therefor
JP3900637B2 (ja) 1997-12-19 2007-04-04 ソニー株式会社 ビタビ復号装置
US6535553B1 (en) 1998-06-19 2003-03-18 Samsung Electronics Co., Ltd. Passband equalizers with filter coefficients calculated from modulated carrier signals
US6145110A (en) 1998-06-22 2000-11-07 Ericsson Inc. Digital data decoder that derives codeword estimates from soft data
KR100277764B1 (ko) 1998-12-10 2001-01-15 윤종용 통신시스템에서직렬쇄상구조를가지는부호화및복호화장치
US6381726B1 (en) 1999-01-04 2002-04-30 Maxtor Corporation Architecture for soft decision decoding of linear block error correcting codes
US6216249B1 (en) 1999-03-03 2001-04-10 Cirrus Logic, Inc. Simplified branch metric for reducing the cost of a trellis sequence detector in a sampled amplitude read channel
US6216251B1 (en) 1999-04-30 2001-04-10 Motorola Inc On-chip error detection and correction system for an embedded non-volatile memory array and method of operation
US6266795B1 (en) 1999-05-28 2001-07-24 Lucent Technologies Inc. Turbo code termination
US6473878B1 (en) 1999-05-28 2002-10-29 Lucent Technologies Inc. Serial-concatenated turbo codes
US6351832B1 (en) 1999-05-28 2002-02-26 Lucent Technologies Inc. Turbo code symbol interleaver
US6810502B2 (en) 2000-01-28 2004-10-26 Conexant Systems, Inc. Iteractive decoder employing multiple external code error checks to lower the error floor
US7184486B1 (en) 2000-04-27 2007-02-27 Marvell International Ltd. LDPC encoder and decoder and method thereof
US6757862B1 (en) 2000-08-21 2004-06-29 Handspring, Inc. Method and apparatus for digital data error correction coding
US6970511B1 (en) 2000-08-29 2005-11-29 Lucent Technologies Inc. Interpolator, a resampler employing the interpolator and method of interpolating a signal associated therewith
JP4324316B2 (ja) 2000-10-23 2009-09-02 株式会社日立グローバルストレージテクノロジーズ 垂直磁気記録再生装置
US7093179B2 (en) 2001-03-22 2006-08-15 University Of Florida Method and coding means for error-correction utilizing concatenated parity and turbo codes
US7295623B2 (en) 2001-07-11 2007-11-13 Vativ Technologies, Inc. High-speed communications transceiver
US6904084B2 (en) 2001-09-05 2005-06-07 Mediatek Incorporation Read channel apparatus and method for an optical storage system
US7073118B2 (en) 2001-09-17 2006-07-04 Digeo, Inc. Apparatus and method for saturating decoder values
US20030093741A1 (en) 2001-11-14 2003-05-15 Cenk Argon Parallel decoder for product codes
US6986098B2 (en) 2001-11-20 2006-01-10 Lsi Logic Corporation Method of reducing miscorrections in a post-processor using column parity checks
AU2003256588A1 (en) 2002-07-03 2004-01-23 Hughes Electronics Corporation Bit-interleaved coded modulation using low density parity check (ldpc) codes
US6785863B2 (en) 2002-09-18 2004-08-31 Motorola, Inc. Method and apparatus for generating parity-check bits from a symbol set
US7058873B2 (en) 2002-11-07 2006-06-06 Carnegie Mellon University Encoding method using a low density parity check code with a column weight of two
US7702986B2 (en) 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
US7047474B2 (en) 2002-12-23 2006-05-16 Do-Jun Rhee Decoding concatenated codes via parity bit recycling
US7117427B2 (en) 2003-07-09 2006-10-03 Texas Instruments Incorporated Reduced complexity decoding for trellis coded modulation
US7313750B1 (en) 2003-08-06 2007-12-25 Ralink Technology, Inc. Efficient soft decision demapper to minimize viterbi decoder complexity
US7133228B2 (en) 2003-10-10 2006-11-07 Seagate Technology Llc Using data compression to achieve lower linear bit densities on a storage medium
US7958425B2 (en) 2004-02-19 2011-06-07 Trelliware Technologies, Inc. Method and apparatus for communications using turbo like codes
US7415651B2 (en) 2004-06-02 2008-08-19 Seagate Technology Data communication system with multi-dimensional error-correction product codes
US7996746B2 (en) 2004-10-12 2011-08-09 Nortel Networks Limited Structured low-density parity-check (LDPC) code
KR100703271B1 (ko) 2004-11-23 2007-04-03 삼성전자주식회사 통합노드 프로세싱을 이용한 저밀도 패리티 검사 코드복호 방법 및 장치
US7646829B2 (en) 2004-12-23 2010-01-12 Agere Systems, Inc. Composite data detector and a method for detecting data
US7779325B2 (en) 2005-01-24 2010-08-17 Agere Systems Inc. Data detection and decoding system and method
US7370258B2 (en) 2005-04-28 2008-05-06 Sandbridge Technologies Inc. Iterative concatenated convolutional Reed-Solomon decoding method
US7587657B2 (en) 2005-04-29 2009-09-08 Agere Systems Inc. Method and apparatus for iterative error-erasure decoding
US7802172B2 (en) 2005-06-20 2010-09-21 Stmicroelectronics, Inc. Variable-rate low-density parity check codes with constant blocklength
JP4293172B2 (ja) 2005-09-13 2009-07-08 ソニー株式会社 復号装置および復号方法
US7523375B2 (en) 2005-09-21 2009-04-21 Distribution Control Systems Set of irregular LDPC codes with random structure and low encoding complexity
US7752523B1 (en) 2006-02-13 2010-07-06 Marvell International Ltd. Reduced-complexity decoding of parity check codes
EP2048790B1 (en) 2006-08-02 2013-05-01 Fujitsu Limited Receiver apparatus and decoding method thereof
US8705752B2 (en) 2006-09-20 2014-04-22 Broadcom Corporation Low frequency noise reduction circuit architecture for communications applications
FR2909499B1 (fr) 2006-12-01 2009-01-16 Commissariat Energie Atomique Procede et dispositif de decodage pour codes ldpc, et appareil de communication comprenant un tel dispositif
US20080304558A1 (en) 2007-06-06 2008-12-11 Hong Kong University Of Science And Technology Hybrid time-frequency domain equalization over broadband multi-input multi-output channels
US8711984B2 (en) 2008-01-22 2014-04-29 Agere Systems Llc Methods and apparatus for map detection with reduced complexity
US8201051B2 (en) 2008-10-15 2012-06-12 Lsi Corporation Method for detecting short burst errors in LDPC system
KR101460835B1 (ko) 2008-05-19 2014-11-11 에이저 시스템즈 엘엘시 데이터 검출기 피드백 루프에서 레이턴시를 완화하는 시스템들 및 방법들
WO2009143375A2 (en) 2008-05-21 2009-11-26 The Regents Of The University Of Calfornia Lower-complexity layered belief propagation deconding ldpc codes
US7952824B2 (en) 2009-03-06 2011-05-31 Agere Systems Inc. Systems and methods for defective media region identification
US8578253B2 (en) 2010-01-04 2013-11-05 Lsi Corporation Systems and methods for updating detector parameters in a data processing circuit
US8443249B2 (en) 2010-04-26 2013-05-14 Lsi Corporation Systems and methods for low density parity check data encoding
US8237597B2 (en) 2010-09-21 2012-08-07 Lsi Corporation Systems and methods for semi-independent loop processing
US8295001B2 (en) 2010-09-21 2012-10-23 Lsi Corporation Systems and methods for low latency noise cancellation
US8667039B2 (en) 2010-11-17 2014-03-04 Lsi Corporation Systems and methods for variance dependent normalization for branch metric calculation
US8325433B2 (en) 2011-01-19 2012-12-04 Lsi Corporation Systems and methods for reduced format data processing
US8261171B2 (en) 2011-01-27 2012-09-04 Lsi Corporation Systems and methods for diversity combined data detection
US8699167B2 (en) 2011-02-16 2014-04-15 Lsi Corporation Systems and methods for data detection using distance based tuning
US8446683B2 (en) 2011-02-22 2013-05-21 Lsi Corporation Systems and methods for data pre-coding calibration
US8611033B2 (en) 2011-04-15 2013-12-17 Lsi Corporation Systems and methods for selective decoder input data processing
US8670955B2 (en) 2011-04-15 2014-03-11 Lsi Corporation Systems and methods for reliability assisted noise predictive filtering
US8566666B2 (en) * 2011-07-11 2013-10-22 Lsi Corporation Min-sum based non-binary LDPC decoder
US9015550B2 (en) 2012-10-05 2015-04-21 Lsi Corporation Low density parity check layer decoder for codes with overlapped circulants

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752981B (zh) * 2016-07-19 2022-01-21 美商Ｒ 史塔公司 用於執行散集記憶盤的方法、裝置和電腦程式

Also Published As

Publication number Publication date
CN104518801A (zh) 2015-04-15
KR20150037501A (ko) 2015-04-08
US20150092290A1 (en) 2015-04-02
DE102014114055A1 (de) 2015-04-02
JP2015070606A (ja) 2015-04-13
DE102014114055A8 (de) 2015-05-07
US9130590B2 (en) 2015-09-08

Similar Documents

Publication Publication Date Title
TW201513103A (zh) 非二進位分層低密度同位檢查解碼器
US9459956B2 (en) Data decoder with trapping set flip bit mapper
US10367526B2 (en) Irregular low density parity check processing system with non-uniform scaling
TWI540425B (zh) 用於非二進位制解碼低密度奇偶檢查編碼資料之設備、解碼在一混合域非二進位制低密度奇偶檢查解碼器中之資料之方法及儲存系統
US9048874B2 (en) Min-sum based hybrid non-binary low density parity check decoder
US20160020783A1 (en) Low Density Parity Check Decoder With Relative Indexing
JP2014116927A (ja) 誤訂正ハンドリング処理を伴う低密度パリティ検査復号化器
US9048867B2 (en) Shift register-based layered low density parity check decoder
US9130589B2 (en) Low density parity check decoder with dynamic scaling
US8949696B2 (en) Systems and methods for trapping set disruption
TW201417514A (zh) 具分級局部迭代之ｌｄｐｃ（低密度奇偶校驗）解碼器
US8930792B2 (en) Systems and methods for distributed low density parity check decoding
US20160191079A1 (en) Low Dynamic Power Check Node Processor For Low Density Parity Check Decoder
US8782487B2 (en) Systems and methods for locating and correcting decoder mis-corrections
US9214959B2 (en) Systems and methods for skip layer data decoding
EP2665191B1 (en) Systems and methods for dual binary and non-binary decoding
US20160277035A1 (en) Non-Binary Low Density Parity Check Decoder With Format Transforming Variable Node Processor
US20150106666A1 (en) Speculative Bit Error Rate Calculator
US9009557B2 (en) Systems and methods for reusing a layered decoder to yield a non-layered result
US8885276B2 (en) Systems and methods for shared layer data decoding
US8949702B2 (en) Systems and methods for detector side trapping set mitigation
US20140372836A1 (en) Systems and Methods for Data Processing Control