[go: up one dir, main page]

TW201503301A - 半導體封裝件及其製法與半導體結構暨半導體基板及其製法 - Google Patents

半導體封裝件及其製法與半導體結構暨半導體基板及其製法 Download PDF

Info

Publication number
TW201503301A
TW201503301A TW102123429A TW102123429A TW201503301A TW 201503301 A TW201503301 A TW 201503301A TW 102123429 A TW102123429 A TW 102123429A TW 102123429 A TW102123429 A TW 102123429A TW 201503301 A TW201503301 A TW 201503301A
Authority
TW
Taiwan
Prior art keywords
semiconductor
recess
package
active surface
fabricating
Prior art date
Application number
TW102123429A
Other languages
English (en)
Other versions
TWI514529B (zh
Inventor
林長甫
姚進財
莊旻錦
劉科宏
黃富堂
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102123429A priority Critical patent/TWI514529B/zh
Priority to CN201310308308.8A priority patent/CN104282633A/zh
Priority to US14/085,959 priority patent/US20150004752A1/en
Publication of TW201503301A publication Critical patent/TW201503301A/zh
Application granted granted Critical
Publication of TWI514529B publication Critical patent/TWI514529B/zh
Priority to US15/424,116 priority patent/US20170148679A1/en

Links

Classifications

    • H10P54/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10W46/00—
    • H10W72/20—
    • H10W72/90—
    • H10W74/014—
    • H10W74/134—
    • H10W46/501—
    • H10W72/0198—
    • H10W72/242—
    • H10W72/29—
    • H10W74/15—
    • H10W90/724—
    • H10W90/734—

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一種半導體封裝件，係包括：封裝基板、以其主動面覆晶結合至該封裝基板上之半導體元件、形成於該半導體元件之邊緣之止擋部、形成於該主動面及止擋部上之絕緣層、以及形成於該封裝基板與該絕緣層之間的封裝材，其中，該絕緣層具有位於該止擋部上之凹部，使該絕緣層成為不連續結構，且該凹部朝向該封裝基板，故於信賴性測試時，若發生分層情況，該絕緣層之裂開部分至多裂至該凹部處，而不會裂至該主動面之主要區域。本發明復提供該半導體封裝件之製法與半導體結構暨半導體基板及其製法。

Description

半導體封裝件及其製法與半導體結構暨半導體基板及其製法
本發明係關於一種半導體封裝件，尤指一種覆晶式半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向。為滿足半導體裝置之高積集度(Integration)以及微型化(Miniaturization)需求，除傳統打線式(Wire bonding)之半導體封裝技術外，亦可藉由覆晶(Flip chip)方式，以提升佈線密度。習知覆晶方式的晶片製程中，係將晶圓(由複數晶片所構成)沿切割道切割以獲取複數晶片，其中，於切割前，係於晶片表面上形成聚醯亞胺(Polyimide,PI)材之鈍化層(passivation layer)，而由於鈍化層不易裁切，故切割道上不會形成鈍化層，以避免切刀耗損。
如第1A圖所示，習知覆晶式半導體封裝件1係包括： 一封裝基板14、一半導體元件10、一絕緣層12、以及形成於該封裝基板14與該絕緣層12之間的封裝材15。該半導體元件10係具有相對之主動面10a與非主動面10b，該主動面10a上具有複數電極墊100及位於邊緣處之密封部(seal ring)101(如第1B圖所示)，並以該主動面10a覆晶結合至該封裝基板14上，且該絕緣層12係形成於該主動面10a上並外露該些電極墊100，使該些電極墊100能藉由複數導電元件16電性連接該封裝基板14，又該封裝材15係覆蓋該半導體元件10與該絕緣層12之側面。
惟，習知半導體封裝件1中，當該半導體元件10於信賴性測試過程中，在該半導體元件10的四個角落之應力較大，故該封裝材15與該半導體元件10之間容易發生分層(delam)，且裂縫沿著該半導體元件10與該絕緣層12之間向內延伸至該主動面10a之電極墊100，如第1B圖所示之絕緣層12’(虛線處)，導致產品良率降低。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種半導體基板之製法，係包括：提供一基板本體，該基板本體係由複數半導體元件與切割部所構成，各該半導體元件具有相對之主動面與非主動面，且各該半導體元件周圍的區域係定義為該切割部；形成絕緣層於該基板本體上，以覆蓋該些半導體元件及該切割部；以及形成複數凹部於該絕緣層 上。
本發明復提供一種半導體基板，係包括：一基板本體，係由複數半導體元件與切割部所構成，各該半導體元件具有相對之主動面與非主動面，且各該半導體元件周圍的區域係定義為該切割部；以及絕緣層，係形成於該基板本體上，以覆蓋該些半導體元件及該切割部，且該絕緣層具有複數凹部。
前述半導體基板及其製法中，復包括形成複數切割槽於對應該切割部之絕緣層上，且該切割槽之寬度大於該凹部之寬度。例如，該切割部上具有兩個該凹部，且該切割槽係位於該兩凹部之間。
前述半導體基板及其製法中，該凹部係位於該主動面上，例如，該凹部係位於該主動面上、或者該切割槽係位於任二相鄰之該半導體元件上之凹部之間。
前述半導體基板及其製法中，該凹部係位於該切割部上，例如，該凹部係外露該切割部、或者該凹部係延伸至該切割部中。
本發明亦提供一種半導體封裝件之製法，係包括：提供一半導體結構，該半導體結構包含半導體元件、止擋部及絕緣層，該半導體元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該止擋部形成於該半導體元件之邊緣，而該絕緣層係形成於該主動面及止擋部上並外露該些電極墊，又該絕緣層具有至少一凹部；將該半導體結構以其主動面結合至一封裝基板上；以及形成封裝材 於該封裝基板與該絕緣層之間。
前述半導體封裝件之製法中，該半導體結構之製程係包括：提供一基板本體，該基板本體係由該些半導體元件與切割部所構成，且各該半導體元件周圍的區域係定義為該切割部；形成該絕緣層於該基板本體上，以覆蓋該些半導體元件及該切割部；形成該些凹部於該絕緣層上，且於該切割部上之絕緣層上具有至少二該凹部；沿該切割部進行切割，以分離各該半導體元件，且該半導體元件邊緣上係具有部分該切割部，以令該半導體元件邊緣上之切割部作為該止擋部。
前述之兩種製法中，該些凹部係以雷射方式形成之或以曝光、顯影方式形成之。
本發明又提供一種半導體封裝件，係包括：封裝基板；半導體元件，係具有相對之主動面與非主動面，該主動面上具有複數電極墊，並以該主動面結合至該封裝基板上；止擋部，係形成於該半導體元件之邊緣；絕緣層，係形成於該主動面及止擋部上並外露該些電極墊，且該絕緣層具有至少一凹部；以及封裝材，係形成於該封裝基板與該絕緣層之間。
本發明另提供一種半導體結構，係包括：半導體元件，係具有相對之主動面與非主動面，該主動面上具有複數電極墊；止擋部，係形成於該半導體元件之邊緣；以及絕緣層，係形成於該主動面及止擋部上並外露該些電極墊，且該絕緣層具有至少一凹部。
前述半導體封裝件及其製法中，該凹部朝向該封裝基板。
前述半導體封裝件及其製法中，該些電極墊係藉由導電元件電性連接該封裝基板。
前述半導體封裝件及其製法與半導體結構中，該止擋部係為半導體材質，例如，該止擋部係與該半導體元件為一體成形之構造。
前述半導體封裝件及其製法與半導體結構中，該凹部係位於該主動面上，例如，該凹部係外露該主動面。
前述半導體封裝件及其製法與半導體結構中，該凹部係位於該止擋部上，例如，該凹部外露該止擋部、或者該凹部延伸至該止擋部中。
另外，前述之構造與製法中，該凹部係為連續線形或環形。
由上可知，本發明之構造與製法係藉由該凹部之設計，使該止擋部上的絕緣層部分與該半導體元件上的絕緣層部分互為不連續結構，故於信賴性測試時，若該封裝材與半導體元件之間發生分層(delam)時，該絕緣層之裂縫僅會裂至該凹部，而不會延伸至該主動面佈設電極墊之處，因而能提高產品良率。
1,2‧‧‧半導體封裝件
10,20‧‧‧半導體元件
10a,20a‧‧‧主動面
10b,20b‧‧‧非主動面
100,200‧‧‧電極墊
101,201‧‧‧密封部
12,12’,22,22’,22a,22b‧‧‧絕緣層
14,24‧‧‧封裝基板
15,25‧‧‧封裝材
16,26‧‧‧導電元件
2a‧‧‧基板本體
2a’‧‧‧半導體基板
2b‧‧‧半導體結構
20c‧‧‧側面
21‧‧‧切割部
220,220’,220”,320,320’‧‧‧凹部
221‧‧‧切割槽
222‧‧‧開孔
23‧‧‧止擋部
r,w‧‧‧寬度
S‧‧‧切割路徑
第1A圖係為習知半導體封裝件之剖視示意圖；其中，第1B圖係為第1A圖之局部放大圖；第2A至2D圖係為本發明之半導體封裝件之製法的剖 視示意圖；其中，第2B’圖係為第2B圖之另一實施例，第2B”圖係為本發明之半導體基板之底視示意圖，第2E圖係為第2D圖之局部放大圖，第2E’及2E”圖係為第2E圖之其它實施例；以及第3A及3B圖係為第2B”圖之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“頂面”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之半導體結構2b之製法的剖面示意圖。
第2B”圖係為本發明之半導體基板2a’之底視示意圖。
第2A至2D圖係為本發明之半導體封裝件2之製法的 剖面示意圖。
如第2A圖所示，提供一基板本體2a，該基板本體2a係由複數半導體元件20與切割部21所構成，且各該半導體元件20周圍的區域係定義為該切割部21。
於本實施例中，該基板本體2a例如為矽晶圓，且各該半導體元件20具有相對之主動面20a與非主動面20b，該主動面20a上具有複數電極墊200。
再者，該半導體元件20之主動面20a於近邊緣處形成有一密封部(seal ring)201，如第2B”圖所示。
又，該切割部21未電性連接該半導體元件20。
如第2B圖所示，形成一絕緣層22於該基板本體2a上，以覆蓋該些半導體元件20之主動面20a及該切割部21。接著，形成複數凹部220於該絕緣層22上，具體地，於該切割部21上之絕緣層22係具有至少二該凹部220，且該凹部220外露該切割部21之部分表面。
於本實施例中，該絕緣層22係為鈍化層(passivation layer)，其材質例如為聚醯亞胺(Polyimide,PI)、苯並環丁烯(Benezocy-clobutene,BCB)或聚對二唑苯(Polybenzoxazole,PBO)，且藉由複數開孔222外露該些電極墊200。
再者，該些凹部220係以雷射方式或以曝光、顯影方式形成之，且該凹部220可為連續線形(如第3A圖所示之直線形凹部320)或環形(如第3B圖所示之沿該主動面20a內側之環形凹部320’)。
又，於另一實施例中，該凹部220’亦可位於該主動面20a上，以外露部分該主動面20a，如第2B’圖所示。
另外，如第2B圖所示，於進行切割作業時，係沿該兩凹部220之間的切割路徑S進行切割。或者，如第2B”圖所示，於該兩凹部220之間係可選擇性形成一寬度r大於該凹部220之寬度w的切割槽221(r>w)，以製成本發明所述之半導體基板2a’，故於切割時，係沿該切割槽221切割該基板本體2a，以分離各該半導體元件20。在此需說明，於第2B”、3A、3B圖中，係省略該主動面20a上之絕緣層22，以顯示該密封部201，且以斜線表示該切割槽221與該凹部220。
於本發明之半導體基板2a’之其它態樣中，當該凹部220’位於該主動面20a上時，該切割槽221位於任二相鄰之該半導體元件20上之凹部220’之間。
如第2C圖所示，係接續第2B圖之製程，進行切單製程，係沿該切割路徑S(或切割槽221)切割該切割部21，以分離各該半導體元件20，且該半導體元件20邊緣上係具有部分該切割部21，以令該半導體元件20邊緣上之切割部21作為止擋部23，使該凹部220位於該止擋部23上。
於本實施例中，該半導體元件20、止擋部23及絕緣層22係構成一半導體結構2b，且該半導體元件20係定義有接合該主動面20a與非主動面20b之側面20c，使該止擋部23係定義為形成於該半導體元件20之側面20c上。
再者，該止擋部23係為半導體材質，且該止擋部23 係與該半導體元件20為一體成形之構造，亦即該止擋部23係為由該半導體元件20之側面20c向外延伸之結構。
又，該凹部220係外露該止擋部23。
如第2D圖所示，將該半導體結構2b以其主動面20a覆晶結合至一封裝基板24上，令該絕緣層22之凹部220朝向該封裝基板24。接著，形成封裝材25於該封裝基板24與該絕緣層22之間。
於本實施例中，該些電極墊200係藉由複數導電元件26電性連接該封裝基板24，其中，該導電元件26之製程步驟可依需求作安排，例如，切單製程前或切單製程後。
再者，該封裝材25係為底膠(underfill)或封裝膠體(molding compound)。
又，如第2E圖所示，該凹部220係位於該密封部201之外圍，例如，位於該止擋部23上。於其它實施例中，該凹部220’亦可位於該密封部201之內側，如第2E’圖所示之位於該主動面20a上。
另外，如第2E”圖所示，該凹部220”係延伸至該止擋部23中。具體地，若以雷射方式燒灼該絕緣層22，該凹部220”將燒灼至該矽板內部而產生粗糙面，故將提升該封裝材25與該止擋部23的結合力。因此，若以雷射方式形成凹部220”，該凹部220”之較佳深度係為延伸至該止擋部23中。
本發明之製法係藉由該凹部220,220’之設計，以於切單後，每一半導體結構2b表面的絕緣層22具有凹部 220,220’，且該凹部220,220’係位於該止擋部23上或該主動面20a上(或該密封部201之外或之內)，使該止擋部23上的絕緣層22a部分與該半導體元件20上的絕緣層22b部分互為不連續結構(如第2E及2E’圖所示)，故於進行覆晶封裝製程時，能使該封裝材25包覆該半導體元件20上之絕緣層22b之側面。因此，於信賴性測試時，若該封裝材25與半導體結構2b之間發生分層(delam)時，如第2E圖所示之絕緣層22’(虛線處)，裂縫將裂至該凹部220,220’即停止，而不會向內延伸至該半導體元件20之主動面20a之主要區域(如該電極墊200之位置)。
本發明之半導體基板2a’係包括：由複數半導體元件20所構成之一基板本體2a、以及形成於該基板本體2a上之一絕緣層22。
所述之基板本體2a之各該半導體元件20具有相對之主動面20a與非主動面20b，且各該半導體元件20周圍的區域係定義為切割部21。
所述之絕緣層22係覆蓋該些半導體元件20及該些切割部21，且具有複數凹部220。
於一實施例中，該絕緣層22復具有對應該切割部21之複數切割槽221，且該切割槽221之寬度r大於該凹部220之寬度w。例如，該切割部21上具有兩個該凹部220，且該切割槽221係位於該兩凹部220之間。或者，該凹部220’,320,320’位於該主動面20a上，該切割槽221係位於任二相鄰之該半導體元件20上之凹部220’之間。
本發明之半導體結構2b係包括：一半導體元件20、一止擋部23以及一絕緣層22。
再者，本發明之半導體封裝件2係包括：一半導體結構2b、一封裝基板24以及一封裝材25。
所述之半導體元件20係具有相對之主動面20a與非主動面20b，該主動面20a上具有複數電極墊200，並以該主動面20a覆晶結合至該封裝基板24上，且該些電極墊200係藉由複數導電元件26電性連接該封裝基板24。
所述之止擋部23係形成於該半導體元件20之邊緣上，且該止擋部23係為半導體材質並與該半導體元件20為一體成形之構造。
所述之絕緣層22係形成於該主動面20a及止擋部23上並外露該些電極墊200，該絕緣層22具有至少一凹部220,220’，且該凹部220,220’係朝向該封裝基板24。
所述之封裝材25係形成於該封裝基板24與該主動面20a(或該絕緣層22)之間。
於一實施例中，該凹部220,220”係位於該止擋部23上，例如，該凹部220外露該止擋部23、或者該凹部220”係延伸至該止擋部23中。
於一實施例中，該凹部220’,320,320’係位於該主動面20a上，例如，該凹部220’係外露該主動面20a。
於一實施例中，該凹部320,320’可為連續線形或環形。
綜上所述，本發明之半導體封裝件及其製法，主要藉由該凹部之設計，使該絕緣層成為不連續結構，故於信賴 性測試時，若發生分層情況，該絕緣層之裂縫至多裂至該凹部之位置，而不會向內延伸至該半導體元件之主動面之電極墊，以達到提高產品良率之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧半導體元件
20a‧‧‧主動面
20b‧‧‧非主動面
200‧‧‧電極墊
22‧‧‧絕緣層
220‧‧‧凹部
23‧‧‧止擋部
24‧‧‧封裝基板
25‧‧‧封裝材
26‧‧‧導電元件

Claims (58)

  1. 一種半導體基板，係包括：一基板本體，係由複數半導體元件與切割部所構成，各該半導體元件具有相對之主動面與非主動面，且各該半導體元件周圍的區域係定義為該切割部；以及絕緣層，係形成於該基板本體上，以覆蓋該些半導體元件及該切割部，且該絕緣層具有複數凹部。
  2. 如申請專利範圍第1項所述之半導體基板，其中，該絕緣層復具有對應該切割部之複數切割槽。
  3. 如申請專利範圍第2項所述之半導體基板，其中，該切割槽之寬度大於該凹部之寬度。
  4. 如申請專利範圍第2項所述之半導體基板，其中，該切割部上具有兩個該凹部，且該切割槽係位於該兩凹部之間。
  5. 如申請專利範圍第1項所述之半導體基板，其中，該凹部係為連續線形或環形。
  6. 如申請專利範圍第1項所述之半導體基板，其中，該凹部係位於該主動面上。
  7. 如申請專利範圍第6項所述之半導體基板，其中，該絕緣層復具有對應該切割部之複數切割槽，且該切割槽係位於任二相鄰之該半導體元件上之凹部之間。
  8. 如申請專利範圍第6項所述之半導體基板，其中，該凹部係外露該主動面。
  9. 如申請專利範圍第1項所述之半導體基板，其中，該凹部係位於該切割部上。
  10. 如申請專利範圍第9項所述之半導體基板，其中，該凹部係外露該切割部。
  11. 如申請專利範圍第9項所述之半導體基板，其中，該凹部係延伸至該切割部中。
  12. 一種半導體結構，係包括：半導體元件，係具有相對之主動面與非主動面，該主動面上具有複數電極墊；止擋部，係形成於該半導體元件之邊緣；以及絕緣層，係形成於該主動面及止擋部上並外露該些電極墊，且該絕緣層具有至少一凹部。
  13. 如申請專利範圍第12項所述之半導體結構，其中，該止擋部係與該半導體元件為一體成形之構造。
  14. 如申請專利範圍第12項所述之半導體結構，其中，該止擋部係為半導體材質。
  15. 如申請專利範圍第12項所述之半導體結構，其中，該凹部係為連續線形或環形。
  16. 如申請專利範圍第12項所述之半導體結構，其中，該凹部係位於該主動面上。
  17. 如申請專利範圍第16項所述之半導體結構，其中，該凹部係外露該主動面。
  18. 如申請專利範圍第12項所述之半導體結構，其中，該凹部係位於該止擋部上。
  19. 如申請專利範圍第18項所述之半導體結構，其中，該凹部係外露該止擋部。
  20. 如申請專利範圍第18項所述之半導體結構，其中，該凹部係延伸至該止擋部中。
  21. 一種半導體封裝件，係包括：封裝基板；半導體元件，係具有相對之主動面與非主動面，該主動面上具有複數電極墊，並以該主動面結合至該封裝基板上；止擋部，係形成於該半導體元件之邊緣；絕緣層，係形成於該主動面及止擋部上並外露該些電極墊，且該絕緣層具有至少一凹部；以及封裝材，係形成於該封裝基板與該絕緣層之間。
  22. 如申請專利範圍第21項所述之半導體封裝件，其中，該些電極墊係藉由導電元件電性連接該封裝基板。
  23. 如申請專利範圍第21項所述之半導體封裝件，其中，該止擋部係與該半導體元件為一體成形之構造。
  24. 如申請專利範圍第21項所述之半導體封裝件，其中，該止擋部係為半導體材質。
  25. 如申請專利範圍第21項所述之半導體封裝件，其中，該凹部朝向該封裝基板。
  26. 如申請專利範圍第21項所述之半導體封裝件，其中，該凹部係為連續線形或環形。
  27. 如申請專利範圍第21項所述之半導體封裝件，其中， 該凹部係位於該主動面上。
  28. 如申請專利範圍第27項所述之半導體封裝件，其中，該凹部係外露該主動面。
  29. 如申請專利範圍第21項所述之半導體封裝件，其中，該凹部係位於該止擋部上。
  30. 如申請專利範圍第29項所述之半導體封裝件，其中，該凹部係外露該止擋部。
  31. 如申請專利範圍第29項所述之半導體封裝件，其中，該凹部係延伸至該止擋部中。
  32. 一種半導體基板之製法，係包括：提供一基板本體，該基板本體係由複數半導體元件與切割部所構成，各該半導體元件具有相對之主動面與非主動面，且各該半導體元件周圍的區域係定義為該切割部；形成絕緣層於該基板本體上，以覆蓋該些半導體元件及該切割部；以及形成複數凹部於該絕緣層上。
  33. 如申請專利範圍第32項所述之半導體基板之製法，復包括形成複數切割槽於對應該切割部之絕緣層上。
  34. 如申請專利範圍第33項所述之半導體基板之製法，其中，該切割槽之寬度大於該凹部之寬度。
  35. 如申請專利範圍第33項所述之半導體基板之製法，其中，該切割部上具有兩個該凹部，且該切割槽係位於該兩凹部之間。
  36. 如申請專利範圍第32項所述之半導體基板之製法，其中，該凹部係為連續線形或環形。
  37. 如申請專利範圍第32項所述之半導體基板之製法，其中，該凹部係位於該主動面上。
  38. 如申請專利範圍第37項所述之半導體基板之製法，其中，該絕緣層復具有對應該切割部之複數切割槽，且該切割槽係位於任二相鄰之該半導體元件上之凹部之間。
  39. 如申請專利範圍第37項所述之半導體基板之製法，其中，該凹部係外露該主動面。
  40. 如申請專利範圍第32項所述之半導體基板之製法，其中，該凹部係位於該切割部上。
  41. 如申請專利範圍第40項所述之半導體基板之製法，其中，該凹部係外露該切割部。
  42. 如申請專利範圍第40項所述之半導體基板之製法，其中，該凹部係延伸至該切割部中。
  43. 如申請專利範圍第32項所述之半導體基板之製法，其中，該些凹部係以雷射方式形成之。
  44. 如申請專利範圍第32項所述之半導體基板之製法，其中，該些凹部係以曝光、顯影方式形成之。
  45. 一種半導體封裝件之製法，係包括：提供一半導體結構，該半導體結構包含半導體元件、止擋部及絕緣層，該半導體元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該止 擋部形成於該半導體元件之邊緣，而該絕緣層係形成於該主動面及止擋部上並外露該些電極墊，又該絕緣層具有至少一凹部；將該半導體結構以其主動面結合至一封裝基板上；以及形成封裝材於該封裝基板與該絕緣層之間。
  46. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該半導體結構之製程係包括：提供一基板本體，該基板本體係由該些半導體元件與切割部所構成，且各該半導體元件周圍的區域係定義為該切割部；形成該絕緣層於該基板本體上，以覆蓋該些半導體元件及該切割部；形成該些凹部於該絕緣層上；沿該切割部進行切割，以分離各該半導體元件，且該半導體元件邊緣上係具有部分該切割部，以令該半導體元件邊緣上之切割部作為該止擋部。
  47. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該止擋部係與該半導體元件為一體成形之構造。
  48. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該止擋部係為半導體材質。
  49. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該凹部朝向該封裝基板。
  50. 如申請專利範圍第45項所述之半導體封裝件之製法， 其中，該凹部係為連續線形或環形。
  51. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該凹部係位於該主動面上。
  52. 如申請專利範圍第51項所述之半導體封裝件之製法，其中，該凹部係外露該主動面。
  53. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該凹部係位於該止擋部上。
  54. 如申請專利範圍第53項所述之半導體封裝件之製法，其中，該凹部係外露該止擋部。
  55. 如申請專利範圍第53項所述之半導體封裝件之製法，其中，該凹部係延伸至該止擋部中。
  56. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該些凹部係以雷射方式形成之。
  57. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該些凹部係以曝光、顯影方式形成之。
  58. 如申請專利範圍第45項所述之半導體封裝件之製法，其中，該些電極墊係藉由導電元件電性連接該封裝基板。
TW102123429A 2013-07-01 2013-07-01 半導體封裝件及其製法與半導體結構暨半導體基板及其製法 TWI514529B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW102123429A TWI514529B (zh) 2013-07-01 2013-07-01 半導體封裝件及其製法與半導體結構暨半導體基板及其製法
CN201310308308.8A CN104282633A (zh) 2013-07-01 2013-07-22 半导体封装件及制法与半导体结构暨半导体基板及制法
US14/085,959 US20150004752A1 (en) 2013-07-01 2013-11-21 Semiconductor package, semiconductor substrate, semiconductor structure and fabrication method thereof
US15/424,116 US20170148679A1 (en) 2013-07-01 2017-02-03 Semiconductor package, semiconductor substrate, semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102123429A TWI514529B (zh) 2013-07-01 2013-07-01 半導體封裝件及其製法與半導體結構暨半導體基板及其製法

Publications (2)

Publication Number Publication Date
TW201503301A true TW201503301A (zh) 2015-01-16
TWI514529B TWI514529B (zh) 2015-12-21

Family

ID=52115982

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102123429A TWI514529B (zh) 2013-07-01 2013-07-01 半導體封裝件及其製法與半導體結構暨半導體基板及其製法

Country Status (3)

Country Link
US (2) US20150004752A1 (zh)
CN (1) CN104282633A (zh)
TW (1) TWI514529B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682521B (zh) * 2018-09-13 2020-01-11 矽品精密工業股份有限公司 電子封裝件及其製法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669789B (zh) * 2016-04-25 2019-08-21 矽品精密工業股份有限公司 電子封裝件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193382A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体ウェーハ及びその製造方法、半導体チップ
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
JP2007173325A (ja) * 2005-12-19 2007-07-05 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2008028113A (ja) * 2006-07-20 2008-02-07 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
TWI361482B (en) * 2007-05-10 2012-04-01 Siliconware Precision Industries Co Ltd Flip-chip semiconductor package structure and package substrate applicable thereto
TWI352412B (en) * 2008-03-03 2011-11-11 Advanced Semiconductor Eng Multi-chip package structure and method of fabrica
US7659145B2 (en) * 2008-07-14 2010-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down RDL and recessed THV in peripheral region of the device
JP5442308B2 (ja) * 2009-04-22 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8409926B2 (en) * 2010-03-09 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer around semiconductor die
TW201142998A (en) * 2010-05-24 2011-12-01 Mediatek Inc System-in-package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682521B (zh) * 2018-09-13 2020-01-11 矽品精密工業股份有限公司 電子封裝件及其製法

Also Published As

Publication number Publication date
US20150004752A1 (en) 2015-01-01
CN104282633A (zh) 2015-01-14
US20170148679A1 (en) 2017-05-25
TWI514529B (zh) 2015-12-21

Similar Documents

Publication Publication Date Title
US8673686B2 (en) Chip package structure and manufacturing method thereof
TWI541954B (zh) 半導體封裝件及其製法
US20160351462A1 (en) Fan-out wafer level package and fabrication method thereof
US10128201B2 (en) Seal ring for wafer level package
CN107808857B (zh) 芯片封装结构及其制造方法
TWI566339B (zh) 電子封裝件及其製法
TW201739010A (zh) 電子封裝件及基板結構
CN105244339B (zh) 影像传感芯片的封装方法以及封装结构
TWI556383B (zh) 封裝結構及其製法
CN103928410B (zh) 封装结构及其制作方法
TWI503933B (zh) 半導體封裝件及其製法
JPWO2012095907A1 (ja) 半導体装置及びフリップチップ実装品
TWI514529B (zh) 半導體封裝件及其製法與半導體結構暨半導體基板及其製法
TW201637139A (zh) 電子封裝結構及電子封裝件之製法
TWI575676B (zh) 電子封裝結構及其製法
TWI599007B (zh) 電子單體及其製法
TWI443785B (zh) 半導體晶圓、晶片、具有該晶片之半導體封裝件及其製法
TWI552304B (zh) 堆疊式封裝件及其製法
TWI579994B (zh) 封裝結構
TWI867502B (zh) 包括具有波浪形側壁的堆疊半導體晶片的結構及其形成方法
TWI710032B (zh) 封裝堆疊結構及其製法暨封裝結構
TW201628150A (zh) 半導體裝置
TW201445685A (zh) 半導體封裝件之製法
TWI591759B (zh) 電子封裝件及其製法
TWI533420B (zh) 半導體封裝件及其製法