[go: up one dir, main page]

TW201501304A - 半導體裝置之製造方法及半導體裝置 - Google Patents

半導體裝置之製造方法及半導體裝置 Download PDF

Info

Publication number
TW201501304A
TW201501304A TW103104069A TW103104069A TW201501304A TW 201501304 A TW201501304 A TW 201501304A TW 103104069 A TW103104069 A TW 103104069A TW 103104069 A TW103104069 A TW 103104069A TW 201501304 A TW201501304 A TW 201501304A
Authority
TW
Taiwan
Prior art keywords
film
gate electrode
range
insulating film
semiconductor device
Prior art date
Application number
TW103104069A
Other languages
English (en)
Other versions
TWI600158B (zh
Inventor
西田征男
山下朋弘
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201501304A publication Critical patent/TW201501304A/zh
Application granted granted Critical
Publication of TWI600158B publication Critical patent/TWI600158B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H10D64/013—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明係一種半導體裝置之製造方法及半導體裝置，其課題為使半導體裝置之性能提升。 解決手段係在半導體裝置之製造方法中，於形成有絕緣膜(3a)於表面之半導體基板(1)上，形成金屬膜(4a)，在記憶體單元範圍(1A)除去金屬膜(4a)，在周邊電路範圍(1B)之一部分殘留金屬膜(4a)。接著，於半導體基板(1)上形成矽膜(4b)，在記憶體單元範圍(1A)圖案化矽膜(4b)，在周邊電路範圍(1B)，所殘留之金屬膜(4a)之外周部則呈經由矽膜(4b)加以被覆地，殘留矽膜(4b)，之後，在周邊電路範圍(1B)，圖案化矽膜(4b)，金屬膜(4a)及絕緣膜(3a)，形成絕緣膜(3a)所成之絕緣膜部，和金屬膜(4a)所成之金屬膜部，和矽膜(4b)所成之導電膜部者。

Description

半導體裝置之製造方法及半導體裝置
本發明係有關半導體裝置及其製造方法，例如，可適合利用於具備形成於半導體基板的半導體元件之半導體裝置及其製造方法之構成。
具有於半導體基板上，例如加以形成有非揮發性記憶體等之記憶體單元等的記憶體單元範圍，和於半導體基板上，例如加以形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor)等所成之周邊電路的周邊電路範圍之半導體裝置則被廣泛使用。即，例如非揮發性記憶體等之記憶體單元，和形成周邊電路之MISFET則加以搭載於半導體基板上之各範圍，即混載於半導體基板上的半導體裝置則被廣泛使用。
例如，作為非揮發性記憶體，有著形成使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜之分離閘極型單元所成之記憶體單元的情況。此時，記憶 體單元係經由具有控制閘極電極之控制電晶體，和具有記憶體閘極電極之記憶體電晶體之2個MISFET而加以形成。如此之非揮發性記憶體等之記憶體單元，和形成周邊電路之MISFET則加以混載於半導體基板上之情況，成為在各範圍形成有閘極電極者。
對於日本特開2003-17596號公報(專利文獻1)係揭示有在第1範圍中形成非揮發性記憶體之層積型閘極電極之後，在第2範圍中形成MISFET之閘極電極之前，呈被覆有成為MISFET之閘極電極的矽膜地，形成絕緣膜之技術。
對於日本特開2007-25873號公報(專利文獻2)係揭示有圖案化包含鈦矽化物膜之層積膜而形成閘極電極之後，於其鈦矽化物膜之側壁形成矽膜，之後，在使半導體基板表面氧化時，防止鈦矽化物膜之氧化之技術。
對於日本特開平11-40515號公報(專利文獻3)係揭示有圖案化包含鈦矽化物膜之層積膜而形成閘極電極之後，於其鈦矽化物膜之側面形成氮化矽膜，之後，形成氧化矽膜而形成氧化矽膜墊片之技術。
對於日本特開2002-141500號公報(專利文獻4)係揭示有圖案化包含鎢膜之層積膜而形成閘極電極之後，於其閘極電極之側面，形成矽氮化膜所成之鑲嵌閘極蓋之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2003-17596號公報
[專利文獻2]日本特開2007-258743號公報
[專利文獻3]日本特開平11-40515號公報
[專利文獻4]日本特開2002-141500號公報
如此之非揮發性記憶體等之記憶體單元，和形成周邊電路之MISFET則加以混載於半導體基板上之情況，例如，在記憶體單元範圍中，有著先形成含於記憶體單元之控制電晶體用之閘極電極之後，在周邊電路範圍中，形成將周邊電路形成之MISFET之閘極電極的情況。
在此，在周邊電路範圍中，伴隨著半導體元件之細微化，作為MISFET之閘極絕緣膜，例如使用介電係數較氮化矽膜為高之高介電率膜，即，所謂High-k膜。另外，在周邊電路範圍中，與High-k膜所成之閘極絕緣膜組合，取代矽膜而使用金屬膜所成之所謂金屬閘極電極。
另一方面，在記憶體單元範圍中，從設計或製造工程之觀點，有著並非金屬閘極電極，而使用多結晶矽閘極電極者。此情況，在記憶體單元範圍中，藉由絕緣膜而形成矽膜於半導體基板上，而在周邊電路範圍，藉由絕緣膜而形成金屬膜及矽膜的層積膜於半導體基板上之 後，在記憶體單元範圍圖案化矽膜而形成多結晶矽閘極電極。之後，在周邊電路範圍，圖案化矽膜及金屬膜而形成金屬閘極電極。
在記憶體單元範圍，形成多結晶矽閘極電極時，在周邊電路範圍中，係殘留有矽膜及金屬膜，但有著於此時所殘留之矽膜的側面露出有金屬膜之情況。當在如此之狀態進行氧化處理半導體基板表面之工程時，所殘留之金屬膜則被氧化，不僅金屬膜之外周部，在周邊電路範圍形成有金屬閘極電極之預定的範圍中，亦有金屬膜的膜厚變厚，或材質產生變化之虞。因此，在周邊電路範圍所形成之金屬閘極電極與閘極絕緣膜之界面的狀態則產生變動，而無法使半導體裝置之性能提升者。
或者，有著例如，DRAM(Dynamic Random Access Memory)用之記憶體單元，或CMOS(Complementary Metal Oxide Semiconductor)圖像感知器之畫素等之各種半導體元件，和具有金屬閘極電極之MISFET則加以混載於半導體基板上之情況。對於如此之情況，亦有在某範圍圖案化矽膜之後，在與其範圍不同之範圍形成金屬閘極電極之前，在殘留有金屬膜及矽膜於其不同之範圍的狀態，對於半導體基板施以氧化處理之工程的情況。對於如此之情況，亦有所殘留之金屬膜產生氧化之虞，而無法使半導體裝置之性能提升者。
其他課題與新穎的特徵係從本說明書之記載及附加圖面明確了解到。
如根據一實施形態，在半導體裝置之製造方法中，於形成有絕緣膜於表面之半導體基板上形成金屬膜，在記憶體單元範圍除去金屬膜，在周邊電路範圍之一部分殘留金屬膜。接著，於半導體基板上形成矽膜，在記憶體單元範圍圖案化矽膜，而在周邊電路範圍，呈經由矽膜而被覆所殘留之金屬膜的外周部地，殘留矽膜。之後，在周邊電路範圍，圖案化矽膜，金屬膜及絕緣膜，形成絕緣膜所成之絕緣膜部，和金屬膜所成之金屬膜部，和矽膜所成之導電膜部。
另外，如根據其他的實施形態，在半導體裝置中，藉由閘極絕緣膜而加以形成於半導體基板上之閘極電極係包含金屬膜所成之金屬膜部，和矽膜所成之導電膜部。並且，金屬膜部之中，閘極電極之閘極寬度方向之一方的端部則經由導電膜部所被覆。
如根據一實施形態，可使半導體裝置之性能提升者。
1‧‧‧半導體基板
1A、1C‧‧‧記憶體單元範圍
1B‧‧‧周邊電路範圍
1D‧‧‧畫素範圍
1a‧‧‧主面
2‧‧‧元件分離膜
3a、3b‧‧‧絕緣膜
4a、4f、4h‧‧‧金屬膜
4b‧‧‧矽膜
4c‧‧‧硬光罩膜
4d、4e、4g‧‧‧導電膜
5‧‧‧絕緣膜
5a、5c‧‧‧氧化矽膜
5b‧‧‧氮化矽膜
6a‧‧‧矽膜
7a~7c‧‧‧n-型半導體範圍
8a~8c‧‧‧n+型半導體範圍
11‧‧‧金屬矽化物層
12、12a、12b‧‧‧層間絕緣膜
13‧‧‧硬光罩膜
14‧‧‧凹部
15‧‧‧絕緣膜
16‧‧‧側壁絕緣膜
31a、31b‧‧‧絕緣膜部
41a、41f‧‧‧金屬膜部
41b、41d、41g‧‧‧導電膜部
41c‧‧‧光罩膜部
AMI‧‧‧放大電晶體
AR1、AR2‧‧‧活性範圍
CG‧‧‧控制閘極電極
CNT‧‧‧連接孔
CP1‧‧‧電容元件
DST1‧‧‧距離
GE1~GE3‧‧‧閘極電極
GI1~GI3‧‧‧閘極絕緣膜
GND‧‧‧接地電位
IR1、IR2‧‧‧元件分離範圍
LRST‧‧‧重置線
LTX‧‧‧傳送線
M1‧‧‧配線
MC1、MC2‧‧‧記憶體單元
MD、MS‧‧‧半導體範圍
MG‧‧‧記憶體閘極電極
n1‧‧‧節點
OL‧‧‧輸出線
PD‧‧‧發光二極體
PG‧‧‧插塞
PR1~PR3‧‧‧光阻膜圖案
PU‧‧‧畫素
PW1、PW2‧‧‧p型阱
Q1、Q2‧‧‧MISFET
RST‧‧‧重置電晶體
SEL‧‧‧選擇電晶體
SL‧‧‧選擇線
SP1‧‧‧墊片
SW‧‧‧側壁墊片
TX‧‧‧傳送用電晶體
VDD‧‧‧電源電位
圖1係實施形態1之半導體裝置之要部剖面圖。
圖2係實施形態1之半導體裝置之記憶體單元之等效電路圖。
圖3係顯示在「寫入」、「消除」及「讀出」時，對於記憶體單元之各部位之電壓的施加條件的一例表。
圖4係顯示實施形態1之半導體裝置之製造工程之一部分的處理流程圖。
圖5係顯示實施形態1之半導體裝置之製造工程之一部分的處理流程圖。
圖6係顯示實施形態1之半導體裝置之製造工程之一部分的處理流程圖。
圖7係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖8係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖9係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖10係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖11係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖12係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖13係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖14係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖15係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖16係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖17係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖18係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖19係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖20係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖21係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖22係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖23係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖24係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖25係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖26係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖27係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖28係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖29係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖30係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖31係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖32係實施形態1之半導體裝置之製造工程中的要部剖面圖。
圖33係比較例之半導體裝置之製造工程中的要部剖面圖。
圖34係比較例之半導體裝置之製造工程中的要部剖面圖。
圖35係模式性地顯示在比較例中，進行為了形成氧化矽膜之氧化處理之前的矽膜之外周附近的剖面形狀的圖。
圖36係模式性地顯示在比較例中，進行為了形成氧化矽膜之氧化處理之後的矽膜之外周附近的剖面形狀的圖。
圖37係模式性地顯示在實施形態1中，進行為了形成氧化矽膜之氧化處理之前的矽膜之外周附近的剖面形狀的圖。
圖38係模式性地顯示在實施形態1中，進行為了形成氧化矽膜之氧化處理之後的矽膜之外周附近的剖面形狀的圖。
圖39係實施形態2之半導體裝置之要部剖面圖。
圖40係實施形態2之半導體裝置之製造工程中的要部剖面圖。
圖41係實施形態2之半導體裝置之製造工程中的要部剖面圖。
圖42係實施形態2之半導體裝置之製造工程中的要部剖面圖。
圖43係實施形態2之半導體裝置之製造工程中的要部剖面圖。
圖44係實施形態3之半導體裝置之要部剖面圖。
圖45係實施形態3之半導體裝置之記憶體單元之等效電路圖。
圖46係實施形態3之半導體裝置之製造工程中的要部剖面圖。
圖47係實施形態3之半導體裝置之製造工程中的要部剖面圖。
圖48係實施形態4之半導體裝置之要部剖面圖。
圖49係顯示在實施形態4之半導體裝置之CMOS圖 像感知器之畫素的構成例之等效電路圖。
圖50係實施形態4之半導體裝置之製造工程中的要部剖面圖。
圖51係實施形態4之半導體裝置之製造工程中的要部剖面圖。
在以下的實施形態中，方便上有必要時，分割成複數的部分或實施形態加以說明，但除了特別明示的情況之外，此等係並非相互無關的構成，而有一方係另一方或全部的變形例，詳細，補足說明等之關係。
另外，在以下實施形態中，提及到要素的數據等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及原理上明確限定特定的數之情況等之外，並非加以限定其特定的數者，而亦可為特定數以上或以下。
更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況及原理上認為明確必須之情況等之外，當然未必為必須之構成。同樣地，在以下之實施形態中，提及構成要素等之形狀，位置關係等時，除了特別明示之情況及原理上認為並非明確之情況等之外，包含實質上作為近似或類似於其形狀等之構成等。此情況係對於上述數值及範圍亦為相同。
以下，將代表性之實施形態，依據圖面加以詳細說明。然而，在為了說明實施形態之全圖中，對於具 有同一的機能之構件係有附上同一符號，其反覆的說明係省略之。另外，在以下的實施形態中，除了特別必要時以外，原則上不會反覆說明同一或同樣的部分。
更且，在實施形態所使用的圖面中，即使為剖面圖，亦有為了容易辨識圖面而省略陰影線之情況。
另外，在剖面圖中，各部位之尺寸係並非與實際裝置對應者，為了容易了解圖面，而有相對性加大表示特定部位之情況。
(實施形態1)
在實施形態1中，對於具備有非揮發性記憶體，和具有金屬閘極電極之MISFET，即加以混載之半導體裝置及其製造方法加以說明。
在本實施形態1中，作為非揮發性記憶體的一例，對於收集性絕緣膜，即具有使用可存積電荷之絕緣膜的電荷存積部的構成加以說明。具體而言，作為非揮發性記憶體，依據使用n通道型MISFET及收集性絕緣膜之記憶體單元進行說明。
然而，在本實施形態1中，作為寫入動作時，消除動作時及讀出動作時之施加電壓的極性，以及載體之導電型的極性，對於在使用n通道型MISFET情況之極性加以說明。但對於使用p通道型MISFET之情況，係由使上述施加電壓的極性，及載體之導電型的極性等所有的極性反轉者，可對於非揮發性記憶體做同樣的動作者。
<半導體裝置之構造>
接著，參照圖面而說明本實施形態1之半導體裝置之構造。
圖1係實施形態1之半導體裝置之要部剖面圖。圖2係實施形態1之半導體裝置之記憶體單元之等效電路圖。
如圖1所示，半導體裝置係具有半導體基板1。半導體基版1係例如具有1~10Ω cm程度之比阻抗的p型之單結晶矽等所成之半導體晶圓。
半導體裝置係於半導體基板1之主面1a側具有記憶體單元範圍1A及周邊電路範圍1B。對於記憶體單元範圍1A係形成有記憶體單元MC1，而對於周邊電路範圍1B係形成有MISFETQ1。記憶體單元範圍1A與周邊電路範圍1B係亦可為未鄰接，但為了將理解作為簡單，在圖1之剖面圖中係於記憶體單元範圍1A的旁邊圖示周邊電路範圍1B。在此，周邊電路係指非揮發性記憶體以外的電路，例如CPU(Central Processing Unit)等之處理器，控制電路，讀出放大器，列解碼器，行解碼器，輸出入電路等。形成於周邊電路範圍1B之MISFETQ1係周邊電路用之MISFET。
首先，具體說明形成於記憶體單元範圍1A之記憶體單元MC1的構成。
在記憶體單元範圍1A中，半導體裝置係具有 活性範圍AR1與元件分離範圍IR1。元件分離範圍IR1係為了分離元件之構成，對於元件分離範圍IR1係形成有元件分離膜2。活性範圍AR1係經由元件分離範圍IR1而規定，即加以區劃，經由元件分離範圍IR1而與其它的活性範圍加以電性分離，而對於活性範圍AR1係形成有p型阱PW1。即，活性範圍AR1係形成有p型阱PW1之範圍。
對於記憶體單元範圍1A之p型阱PW1係形成有圖1所示之記憶體電晶體及控制電晶體所成之記憶體單元MC1。對於記憶體單元範圍1A係實際上將複數之記憶體單元MC1加以形成為陣列狀，對於圖1係顯示其中1個之記憶體單元MC1的剖面。記憶體單元MC1係包含於具備於半導體裝置之非揮發性記憶體。
非揮發性記憶體之記憶體單元MC1係分離閘型之記憶體單元。即，如圖1及圖2所示，記憶體單元MC1係具有控制閘極電極CG之控制電晶體，和加以連接於控制電晶體，具有記憶體閘極電極MG之記憶體電晶體。
如圖1所示，非揮發性記憶體之記憶體單元MC1係具有n型之半導體範圍MS，MD，和控制閘極電極CG，和記憶體閘極電極MG。並且，非揮發性記憶體之記憶體單元MC1係具有：加以形成於控制閘極電極CG與半導體基板1之間的絕緣膜3a，和加以形成於記憶體閘極電極MG與半導體基板1之間，及記憶體閘極電極 MG與控制閘極電極CG之間的絕緣膜5。
控制閘極電極CG及記憶體閘極電極MG係在於對向於此等相互對向之側面，即側壁之間隔著絕緣膜5之狀態，沿著半導體基板1之主面1a而延伸存在，加以排列配置。控制閘極電極CG及記憶體閘極電極MG之延伸存在方向係垂直於圖1紙面之方向。控制閘極電極CG係於半導體範圍MD及半導體範圍MS間的p型阱PW1上，即於半導體基板1上，隔著絕緣膜3a而加以形成，記憶體閘極電極MG係於半導體範圍MD及半導體範圍MS間的p型阱PW1上，即於半導體基板1上，隔著絕緣膜5而加以形成。另外，於半導體範圍MS側配置有記憶體閘極電極MG，而於半導體範圍MD側配置有控制閘極電極CG。控制閘極電極CG及記憶體閘極電極MG係構成記憶體單元MC1，即非揮發性記憶體之閘極電極。
控制閘極電極CG與記憶體閘極電極MG係只於其間介入存在絕緣膜5而相互鄰接，記憶體閘極電極MG係於控制閘極電極CG之側面上，即側壁上隔著絕緣膜5而加以形成為側壁墊片狀。另外，絕緣膜5係遍佈於記憶體閘極電極MG與半導體基板1之p型阱PW1之間的範圍，和記憶體閘極電極MG與控制閘極電極CG之間的範圍之兩範圍而延伸存在。
加以形成於控制閘極電極CG與p型阱PW1之間的絕緣膜3a則作為控制電晶體之閘極絕緣膜而發揮機能，而加以形成於記憶體閘極電極MG與p型阱PW1 之間的絕緣膜5則作為記憶體電晶體之閘極絕緣膜而發揮機能。
絕緣膜3a係適合來說係具有較氮化矽膜為高介電率之高介電率膜，即所謂的High-k膜。然而，在本申請中，稱作High-k膜或高介電率膜時係意味介電率(介電係數)為較氮化矽高的膜。作為絕緣膜3a係例如，可使用氧化鉿膜，氧化鋯膜，氧化鋁膜，氧化鉭膜，或氧化鑭膜等之金屬氧化膜者。
絕緣膜5係由氧化矽膜5a，和作為氧化矽膜5a上之電荷存積部的氮化矽膜5b，和氮化矽膜5b上之氧化矽膜5c的層積膜所成。然而，記憶體閘極電極MG與p型阱PW1之間的絕緣膜5係作為記憶體電晶體之閘極絕緣膜而發揮機能。另一方面，記憶體閘極電極MG與控制閘極電極CG之間的絕緣膜5係絕緣記憶體閘極電極MG與控制閘極電極CG之間，即作為為了電性分離之絕緣膜而發揮機能。
絕緣膜5之中，氮化矽膜5b係為了存積電荷之絕緣膜，作為電荷存積部而發揮機能。即，氮化矽膜5b係加以形成於絕緣膜5中之收集性絕緣膜。因此，絕緣膜5係可當作於其內部具有電荷存積部之絕緣膜者
位置於氮化矽膜5b之上下的氧化矽膜5c及氧化矽膜5a係可作為封閉電荷之電荷方塊層而發揮機能。由作為以氧化矽膜5c及氧化矽膜5a而夾持氮化矽膜5b之構造者，成為可存積電荷至氮化矽膜5b。氧化矽膜 5a，氮化矽膜5b及氧化矽膜5c係亦可看做ONO(Oxide-Nitride-Oxide)膜。
控制閘極電極CG係由導電膜所成，例如為導入n型不純物之多結晶矽膜之n型多結晶矽膜等之矽膜4b所成。具體而言，控制閘極電極CG係加以圖案化之矽膜4b所成。
記憶體閘極電極MG係由導電膜所成，例如為導入n型不純物之多結晶矽膜之n型多結晶矽膜等之矽膜6a所成。記憶體閘極電極MG係將呈被覆控制閘極電極CG地加以形成於半導體基板1上之矽膜6a進行向異性蝕刻，及回蝕，經由隔著絕緣膜5而殘留矽膜6a於控制閘極電極CG之側壁上而加以形成。因此，記憶體閘極電極MG係於控制閘極電極CG之一方的側壁上隔著絕緣膜5而加以形成為側壁墊片狀。
半導體範圍MS係作為源極範圍或汲極範圍之一方而發揮機能之半導體範圍，而半導體範圍MD係作為源極範圍或汲極範圍之另一方而發揮機能之半導體範圍。在此，半導體範圍MS係作為源極範圍而發揮機能之半導體範圍，而半導體範圍MD係作為汲極範圍而發揮機能之半導體範圍。半導體範圍MS，MD係由導入有n型之不純物之半導體範圍所呈，各具備LDD(Lightly doped drain)構造。
即，源極用之半導體範圍MS係具有：n-型半導體範圍7a，和具有較n-型半導體範圍7a為高之不純物 濃度之n+型半導體範圍8a。另外，汲極用之半導體範圍MD係具有：n-型半導體範圍7b，和具有較n-型半導體範圍7b為高之不純物濃度之n+型半導體範圍8b。n+型半導體範圍8a係較n-型半導體範圍7a接合深度為深且不純物濃度為高，另外，n+型半導體範圍8b係較n-型半導體範圍7b接合深度為深且不純物濃度為高。
於記憶體閘極電極MG及控制閘極電極CG之未相互鄰接側之側壁上，形成有氧化矽膜，氮化矽膜或此等層積膜等之絕緣膜所成之側壁墊片SW。也就是，與隔著絕緣膜5而鄰接於控制閘極電極CG側相反側之記憶體閘極電極MG之側壁上，即側面上，和與隔著絕緣膜5而鄰接於記憶體閘極電極MG側相反側之控制閘極電極CG之側壁上，即側面上，形成有側壁墊片SW。
然而，對於記憶體閘極電極MG與側壁墊片SW之間，控制閘極電極CG與側壁墊片SW之間，及控制閘極電極CG與絕緣膜5之間，係介入存在有未圖示之側壁絕緣膜亦可。
源極部之n-型半導體範圍7a係對於記憶體閘極電極MG之側面而言加以自我整合性地形成，而n+型半導體範圍8a係對於側壁墊片SW之側面而言加以自我整合性地形成。因此，低濃度之n-型半導體範圍7a係加以形成於記憶體閘極電極MG之側壁上之側壁墊片SW下方，而高濃度之n+型半導體範圍8a係加以形成於低濃度之n-型半導體範圍7a之外側。隨之，低濃度之n-型半導 體範圍7a係呈鄰接於記憶體電晶體之通道範圍地加以形成，而高濃度之n+型半導體範圍8a係接觸於低濃度之n-型半導體範圍7a，呈從記憶體電晶體之通道範圍僅n-型半導體範圍7a的部分離開地加以形成。
汲極部之n-型半導體範圍7b係對於控制閘極電極CG之側面而言加以自我整合性地形成，而n+型半導體範圍8b係對於側壁墊片SW之側面而言加以自我整合性地形成。因此，低濃度之n-型半導體範圍7b係加以形成於控制閘極電極CG之側壁上之側壁墊片SW下方，而高濃度之n+型半導體範圍8b係加以形成於低濃度之n-型半導體範圍7b之外側。隨之，低濃度之n-型半導體範圍7b係呈鄰接於控制電晶體之通道範圍地加以形成，而高濃度之n+型半導體範圍8b係接觸於低濃度之n-型半導體範圍7b，呈從控制電晶體之通道範圍僅n-型半導體範圍7b的部分離開地加以形成。
對於記憶體閘極電極MG下之絕緣膜5下方係形成有記憶體電晶體之通道範圍，而對於控制閘極電極CG下方之絕緣膜3a下方係形成有控制電晶體之通道範圍。
對於n+型半導體範圍8a，8b之上部，即上面係經由金屬矽化物Salicide：Self Aligned Silicide)技術等，形成有金屬矽化物層11。金屬矽化物層11係例如由鈷矽化層，鎳矽化物層，或白金添加鎳矽化物層等所成。經由金屬矽化物層11而可將擴散阻抗或接觸阻抗作為低 阻抗化者。
然而，金屬矽化物層係加以形成於構成控制閘極電極CG之矽膜4b上，或構成記憶體閘極電極MG之矽膜6a上亦可。
接著，具體說明形成於周邊電路範圍1B之MISFETQ1之構成。
在周邊電路範圍1B中，半導體裝置係具有活性範圍AR2與元件分離範圍IR2。元件分離範圍IR2係為了分離元件之構成，對於元件分離範圍IR2係形成有元件分離膜2。活性範圍AR2係經由元件分離範圍IR2而規定，即加以區劃，經由元件分離範圍IR2而與其它的活性範圍加以電性分離，而對於活性範圍AR2係形成有p型阱PW2。即，活性範圍AR2係形成有p型阱PW2之範圍。
然而，如前述，在圖1之剖面圖中，為了將理解作為簡單，而於記憶體單元範圍1A的旁邊圖示周邊電路範圍1B。因此，在圖1的剖面圖中，圖示記憶體單元範圍1A之元件分離範圍IR1則亦為周邊電路範圍1B之元件分離範圍IR2的例。
對於周邊電路範圍1B之p型阱PW2係形成有如圖1所示之MISFETQ1。對於周邊電路範圍1B係實際上係形成有複數之MISFETQ1，對於圖1係顯示有垂直於其中之1個MISFETQ1之閘極寬度方向之剖面。
如圖1所示，MISFETQ1係具有：n-型半導體 範圍7c及n+型半導體範圍8c所成之半導體範圍，和加以形成於p型阱PW2上之閘極絕緣膜GI1，和加以形成於閘極絕緣膜GI1上之閘極電極GE1。n-型半導體範圍7c及n+型半導體範圍8c係加以形成於半導體基板1之p型阱PW2中。
閘極絕緣膜GI1係經由絕緣膜3a所成之絕緣膜部31a而加以形成。絕緣膜部31a係作為MISFETQ1之閘極絕緣膜GI1而發揮機能之構成。作為構成絕緣膜部31a之絕緣膜3a，可作為與記憶體單元MC1之絕緣膜3a同層的絕緣膜者。
閘極電極GE1係經由金屬膜4a所成之金屬膜部41a，和金屬膜部41a上之導電膜4d所成之導電膜部41d而加以形成。即，閘極電極GE1係經由接觸於閘極絕緣膜GI1之金屬膜4a所成之金屬膜部41a，和金屬膜41a上之導電膜4d所成之導電膜部41d而加以形成。閘極電極GE1係具有接觸於閘極絕緣膜GI1之金屬膜4a所成之金屬膜部41a之故，所謂金屬閘極電極。然而，在本申請說明書中，金屬膜係指意味顯示金屬傳導之導電膜。
作為金屬膜4a，最佳係可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜或鎢(W)膜等所成之金屬膜者。另外，從提高電性傳導性之觀點，及在半導體裝置之製造工程中除去矽膜4b時之作為蝕刻停止而使其發揮機能之觀 點，更為最佳，作為金屬膜4a而使用TiN膜者。作為導電膜4d，亦可作為與金屬膜4a同種之金屬膜，但亦可作為不同種類之金屬膜。
n-型半導體範圍7c及n+型半導體範圍8c所成之半導體範圍係導入有n型的不純物之源極用及汲極用之半導體範圍，與記憶體單元MC1之半導體範圍MS，MD同樣地，具備LDD構造。即，n+型半導體範圍8c係較n-型半導體範圍7c接合深度為深且不純物濃度為高。
對於閘極電極GE1之側壁上係形成有氧化矽膜，氮化矽膜或此等之層積膜等之絕緣膜所成之側壁墊片SW。
對於n+型半導體範圍8c之上部，即上面係與在記憶體單元MC1之n+型半導體範圍8a，8b之上部，即上面同樣地，經由金屬矽化物技術等，形成金屬矽化物層11。然而，金屬矽化物層係加以形成於閘極電極GE1上亦可。
接著，具體說明加以形成於記憶體單元範圍1A之記憶體單元MC1上，及加以形成於周邊電路範圍1B之MISFETQ1上之構成。
對於半導體基板1上係呈被覆控制閘極電極CG，記憶體閘極電極MG，閘極電極GE1及側壁墊片SW地，作為絕緣膜而形成有層間絕緣膜12。層間絕緣膜12係由氧化矽膜之單體膜，或者氮化矽膜與氧化矽膜之層積膜等所成。層間絕緣膜12之上面係加以平坦化。
對於層間絕緣膜12係形成有連接孔CNT，而於連接孔CNT內，作為導電體部而埋入有導電性之插塞PG。
插塞PG係由加以形成於連接孔CNT底部及側壁上，即側面上之薄的阻障導體膜，和呈埋入連接孔CNT於此阻障導體膜上地加以形成之主導體膜而加以形成。在圖1中，為了簡略化圖面，將構成插塞PG之阻障導體膜及主導體膜作為一體化而顯示。然而，構成插塞PG之阻障導體膜係例如，可作為鈦(Ti)膜、氮化鈦(TiN)膜、或此等之層積膜者，構成插塞PG之主導體膜係可作為鎢(W)膜者。
連接孔CNT及埋入於此之插塞PG係加以形成於n+型半導體範圍8a，8b，8c上，控制閘極電極CG上，記憶體閘極電極MG上及閘極電極GE1上等。在連接孔CNT底部中，例如露出有n+型半導體範圍8a，8b，8c表面上之金屬矽化物層11之一部分，控制閘極電極CG表面上之金屬矽化物層11之一部分，或記憶體閘極電極MG表面上之金屬矽化物層11之一部分。或者，在連接孔CNT底部中，例如露出有閘極電極GE1表面上之金屬矽化物層11之一部分等。並且，於其露出部連接有插塞PG。然而，在圖1中，顯示n+型半導體範圍8b，8c表面上之金屬矽化物層11之一部分則在連接孔CNT底部露出，與埋入其連接孔CNT之插塞PG加以電性連接之剖面。
對於埋入有插塞PG之層間絕緣膜12上係形成有第1層之配線的配線M1。配線M1係例如作為將銅(Cu)作為主導電材料之埋入配線的鑲嵌配線，加以埋入於設置在形成於層間絕緣膜12上之絕緣膜15的配線溝。配線M1係藉由插塞PG而與記憶體單元MC1之半導體範圍MS，半導體範圍MD，控制閘極電極CG及記憶體閘極電極MG，以及MISFETQ1之n+型半導體範圍8c及閘極電極GE1等加以電性連接。然而，在圖1中，作為配線M1的例，顯示於記憶體單元MC1之半導體範圍MD，及MISFETQ1之n+型半導體範圍8c，藉由插塞PG而加以電性連接之配線M1。更且，亦形成有上層之配線及絕緣膜，但在此係省略其圖示及說明。另外，配線M1及較此為上層之配線係不限定於鑲嵌配線，而亦可圖案化配線用之導電膜而形成者，例如亦可作為鎢(W)配線或鋁(Al)配線等者。
接著，具體說明形成於記憶體單元範圍1A之記憶體單元MC1的動作。
圖3係顯示在「寫入」、「消除」及「讀出」時，對於記憶體單元之各部位之電壓的施加條件的一例表。對於圖3的表係記載有在各「寫入」、「消除」及「讀出」時中，施加於記憶體閘極電極MG電壓Vmg，施加於半導體範圍MS之電壓Vs，施加於控制閘極電極CG之電壓Vcg，及施加於半導體範圍MD之電壓Vd。另外，對於圖3的表係記載有在各「寫入」、「消除」及 「讀出」時中，施加於p型阱PW1之電壓Vb。然而，圖3的表所示者係電壓之施加條件之最佳的一例，而並非限定於此者，而可因應必要而做種種變更。另外，在本實施形態1中，將對於記憶體電晶體之絕緣膜5中的電荷存積部之氮化矽膜5b之電子的注入定義為「寫入」，而將孔，即電洞的注入定義為「消除」。更且，將電源電壓Vdd作為1.5V。
寫入方式係可採用所謂稱作源極側注入(source Side Injection：SSI)方式之熱電子寫入者。例如將如圖3之「寫入」欄所示之電壓，施加於進行寫入之記憶體單元MC1各部位，於記憶體單元MC1之絕緣膜5中的氮化矽膜5b中注入電子。熱電子係在記憶體閘極電極MG及控制閘極電極CG間的下方之通道範圍而產生，加以注入於記憶體閘極電極MG下方之絕緣膜5中之電荷存積部的氮化矽膜5b。所注入之熱電子係由絕緣膜5中之氮化矽膜5b的收集位準所捕獲，其結果，記憶體電晶體之臨界值電壓(Vth)則上升。
消除方法係可使用經由能代間穿隧(Band-To-Band Tunneling：BTBT)現象之熱電洞注入消除方式者。也就是，根據經由BTBT現象而產生的孔，即電洞，注入至電荷存積部，即絕緣膜5中之氮化矽膜5b之時而進行消除。例如，由將如圖3之「消除」欄所示之電壓，施加於進行消除之記憶體單元MC1各部位，經由BTBT現象而使電洞產生而進行電場加速者，注入電洞於記憶體 單元MC1之絕緣膜5中的氮化矽膜5b，經由此而使記憶體電晶體之臨界值電壓下降。
對於讀出時，例如，將如圖3之「讀出」欄所示之電壓，施加於進行讀出之記憶體單元MC1各部位。由將施加於讀出時之記憶體閘極電極MG之電壓Vmg，作為在寫入狀態之記憶體電晶體之臨界值電壓與在消除狀態之記憶體電晶體之臨界值電壓之間的值者，可判別寫入狀態與消除狀態者。
<半導體裝置之製造方法>
接著，對於本實施形態1之半導體裝置之製造方法加以說明。
圖4~圖6係顯示實施形態1之半導體裝置之製造工程之一部分的處理流程圖。圖7~圖32係實施形態1之半導體裝置之製造工程中的要部剖面圖。對於圖7~圖32之剖面圖係顯示有記憶體單元範圍1A及周邊電路範圍1B之要部剖面圖，顯示各於記憶體單元範圍1A形成有記憶體單元MC1，而於周邊電路範圍1B形成有MISFETQ1之樣子。
如前述，記憶體單元範圍1A與周邊電路範圍1B係亦可為未鄰接，但為了將理解作為簡單，在圖7~圖32之剖面圖中係於記憶體單元範圍1A的旁邊圖示周邊電路範圍1B。
另外，在本實施形態1中，對於形成n通道 型之控制電晶體及記憶體電晶體於記憶體單元範圍1A之情況加以說明，但亦可將導電型作為相反，形成p通道型之控制電晶體及記憶體電晶體於記憶體單元範圍1A者。同樣地，在本實施形態1中，對於形成n通道型之MISFETQ1於周邊電路範圍1B之情況加以說明，但亦可將導電型作為相反，形成p通道型之MISFETQ1於周邊電路範圍1B者，另外，亦可於周邊電路範圍1B形成CMISFET(Complementary MISFET)等者。
如圖7所示，首先，準備具有例如1~10Ω cm程度之比阻抗之p型的單結晶矽等所成之作為半導體晶圓的半導體基板1(圖4之步驟S1)。接著，在半導體基板1之主面1a側的記憶體單元範圍1A中，形成成為區劃活性範圍AR1之元件分離範圍IR1，而在半導體基板1之主面1a側的周邊電路範圍1B中，形成成為區劃活性範圍AR2之元件分離範圍IR2之元件分離膜2(圖4之步驟S2)。元件分離膜2係由氧化矽等之絕緣體所成，例如可經由STI(Shallow Trench Isolation)法或LOCOS(Local Oxidization of Silicon)法等而形成。例如，在形成元件分離用的溝於元件分離範圍IR1，IR2之後，於此元件分離用的溝內，例如由埋入氧化矽所成之絕緣膜者，可形成元件分離膜2。
接著，如圖7所示，在記憶體單元範圍1A形成p型阱PW1於活性範圍AR1，而在周邊電路範圍1B形成p型阱PW2於活性範圍AR2(圖4之步驟S3)。p型 阱PW1，PW2係例如可經由離子注入硼素(B)等之p形的不純物於半導體基板1等而形成者。p型阱PW1，PW2係自半導體基板1之主面1a遍佈特定之深度而加以形成。
在此，在本實施形態1中，在記憶體單元範圍1A中，對於半導體基板1之p型阱PW1係作為呈未進行通道摻雜離子注入者為佳。或者，即使在進行通道摻雜離子注入之情況，減少配量，減小通道範圍之不純物濃度者為佳。
接著，例如經由使用氟酸(HF)水溶液之濕蝕刻等而除去半導體基板1之表面的自然氧化膜，經由洗淨半導體基板1之表面，而清淨化半導體基板1之表面。經由此，加以露出有半導體基板1之表面，即p型阱PW1，PW2之表面。
接著，如圖8所示，於半導體基板1之主面1a全面形成絕緣膜3a(圖4之步驟S4)。在此步驟S4中，在半導體基板1之主面1a側之記憶體單元範圍1A，及半導體基板1之主面1a側之周邊電路範圍1B，於半導體基板1上形成絕緣膜3a。如前述，作為絕緣膜3a，可使用所謂High-k膜，即高介電率膜者，作為絕緣膜3a而可使用之材料例係如前述所述。另外，可使用濺鍍法，原子層沉積(Atomic Layer Deposition：ALD)法或化學氣相成長(Chemical Vapor Deposition：CVD)法等而形成絕緣膜3a者。
然而，圖示雖省略，但在形成絕緣膜3a之前，於半導體基板1之表面上，即p型阱PW1，PW2之表面上，使用熱氧化法等而形成氧化矽膜等所成之界面層之後，於此界面層上形成絕緣膜3a亦可。
另外，如在後述之步驟S24’~步驟S26’說明地，進行所謂High-k最終處理而將MISFETQ1之閘極絕緣膜GI1作為與絕緣膜3a不同之絕緣膜所成之構成者亦可。在如此之情況，對於作為記憶體單元MC1之閘極絕緣膜而使用High-k膜以外的膜之情況，作為絕緣膜3a，例如亦可使用氧化矽膜，氮化矽膜或氧氮化矽膜等者。
接著，如圖9所示，於半導體基板1之主面1a全面形成，即堆積金屬膜4a(圖4之步驟S5)。在此步驟S5中，在記憶體單元範圍1A及周邊電路範圍1B，於絕緣膜3a上，形成作為金屬閘極電極之閘極電極GE1用之金屬膜4a。而作為金屬膜4a最佳的材料例係如前述所述。金屬膜4a係例如可經由濺鍍法等而形成，可將金屬膜4a的膜厚例如作為2nm程度者。
然而，金屬膜4a係在後述之步驟S24中亦作為除去矽膜4b所成之導電膜部41b時之蝕刻停止而發揮機能。
接著，例如經由乾蝕刻等之蝕刻而圖案化記憶體單元範圍1A之金屬膜4a(圖4之步驟S6)。此步驟S6係例如呈以下作為而可進行者。
首先，如圖10所示，於金屬膜4a上使用光 微影法而形成光阻膜圖案PR1。在周邊電路範圍1B之一部分，於殘留金屬膜4a之預定地範圍，形成光阻膜圖案PR1。
接著，將光阻膜圖案PR1作為蝕刻光罩而使用，例如經由乾蝕刻或濕蝕刻而蝕刻金屬膜4a進行圖案化。之後，除去光阻膜圖案PR1。
如此作為，在步驟S6加以圖案化金屬膜4a，而如圖11所示，在記憶體單元範圍1A全體，加以除去金屬膜4a而露出有絕緣膜3a。另一方面，在周邊電路範圍1B的一部分中，殘留有金屬膜4a。
在本實施形態1中，在後述之步驟S9，在步驟S6所殘留之金屬膜4a之外周部，即在步驟S6所殘留之金屬膜4a之側面則呈由矽膜4b所被覆地進行圖案化。隨之，如前述，並非在周邊電路範圍1B全體，而成為在周邊電路範圍1B之一部分，殘留金屬膜4a者。換言之，在步驟S6所殘留之金屬膜4a之外周的位置則呈較在後述之步驟S9殘留有矽膜4b之預定的範圍之外周位置為後退地，殘留金屬膜4a。或者，在平面視中，在步驟S6殘留有金屬膜4a之範圍則呈包含於在後述之步驟S9殘留有矽膜4b之預定的範圍地，殘留金屬膜4a。
接著，如圖12所示，於半導體基板1之主面1a全面形成，即堆積矽膜4b(圖4之步驟S7)。在此步驟S7中，記憶體單元範圍1A之絕緣膜3a上，周邊電路範圍1B之絕緣膜3a上，及周邊電路範圍1B之金屬膜4a 上，形成矽膜4b。也就是，在記憶體單元範圍1A及周邊電路範圍1B，包含在步驟S6所殘留之金屬膜4a上而於半導體基板之主面1a，形成矽膜4b。
矽膜4b係由多結晶矽膜，即多結晶矽膜所成，可使用CVD法等而形成者。可將矽膜4b之膜厚，呈被覆金屬膜4a地作為充分程度的厚度者。成膜時係將矽膜4b作為非晶形矽膜而形成之後，在之後的熱處理而將非晶形矽膜作為多結晶矽膜者亦可。
矽膜4b係如例如導入磷(P)或砷(As)等之n型不純物或硼素(B)等之p型不純物而作為低阻抗率時為更佳。不純物係可在矽膜4b之成膜時或成膜後導入者。對於在矽膜4b之成膜時導入不純物之情況，係由使摻雜氣體含有於矽膜4b之成膜用的氣體者，可將導入有不純物之矽膜4b成膜者。另一方面，對於在矽膜之成膜後導入不純物之情況，係在意圖上未導入不純物而將矽膜成膜之後，由以離子注入法等而導入不純物於此矽膜者，可形成導入有不純物之矽膜4b者。
接著，如圖12所示，於半導體基板1之主面1a全面，即於矽膜4b上形成，堆積例如由氮化矽膜所成之硬光罩膜4c(圖4之步驟S8)。硬光罩膜4c係例如可使用CVD法等而形成者。在圖12中雖省略圖示，但由在形成硬光罩膜4c之前，例如經由熱氧化而氧化矽膜4b之表面者，於矽膜4b與硬光罩膜4c之間，形成薄的氧化矽膜亦可。
接著，例如經由乾蝕刻等之蝕刻而圖案化硬光罩膜4c及矽膜4b(圖4之步驟S9)。此步驟S9係例如呈以下作為而可進行者。
即，如圖13所示，於硬光罩膜4c上，即矽膜4b上，使用光微影法而形成光阻膜圖案PR2。在記憶體單元範圍1A之一部分，於形成控制閘極電極CG之預定的範圍，及周邊電路範圍1B全體，形成光阻膜圖案PR2。
接著，將光阻膜圖案PR2作為蝕刻光罩而使用，將硬光罩膜4c及矽膜4b，例如經由乾蝕刻等而蝕刻進行圖案化。之後，除去光阻膜圖案PR2。
如此作為，在步驟S9中，如圖14所示，在記憶體單元範圍1A，圖案化硬光罩膜4c及矽膜4b，形成有圖案化之矽膜4b所成之控制閘極電極CG。另一方面，在周邊電路範圍1B中，如前述形成光阻膜圖案PR2之故，未加以圖案化硬光罩膜4c及矽膜4b。因此，在周邊電路範圍1B全體，殘留有硬光罩膜4c及矽膜4b。
在本實施形態1中，在步驟S6，並非在周邊電路範圍1B全體，而在周邊電路範圍1B之一部分殘留有金屬膜4a。換言之，在步驟S6所殘留之金屬膜4a之外周的位置則較在步驟S9所殘留之矽膜4b之外周的位置為後退。或者，在平面視中，在步驟S6殘留有金屬膜4a之範圍則包含於在步驟S9殘留有矽膜4b之範圍。
隨之，在步驟S9中，在步驟S6所殘留之金 屬膜4a的外周部，即在步驟S6所殘留之金屬膜4a的側面則呈經由矽膜4b而加以被覆地，殘留有金屬膜4a上之矽膜4b。經由此，未露出有金屬膜4a之外周部之故，在後述之步驟S10中，在將為了形成絕緣膜5之氧化處理施以半導體基板1時，可防止或抑制氧化有金屬膜4a之情況者。
對於使金屬膜4a之外周的位置，從矽膜4b之外周的位置後退之距離DST1(參照圖14)，如後述，最佳係10nm程度以上，而更為最佳係30nm程度，又更為最佳係100nm程度。
然而，在步驟S7之後，步驟S9之前，未進行步驟S8，亦可而於矽膜4b上，未形成硬光罩膜4c者。此時，在步驟S9於圖案化矽膜4b所形成之控制閘極電極CG上，硬光罩膜4c係亦未加以形成。
在記憶體單元範圍1A中，未由控制閘極電極CG所被覆之絕緣膜3a係經由進行步驟S9之乾蝕刻之時，或在步驟S9之乾蝕刻之後經由進行濕蝕刻之時而可加以除去。位置於控制閘極電極CG之下部的絕緣膜3a係在步驟S9之乾蝕刻，或在步驟S9之乾蝕刻之後的濕蝕刻中，未加以除去而殘留。在記憶體單元範圍1A中，殘留於控制閘極電極CG下方之絕緣膜3a則成為控制電晶體的閘極絕緣膜。隨之，矽膜4b所成之控制閘極電極CG係成為於半導體基板1之p型阱PW1上藉由作為閘極絕緣膜之絕緣膜3a而加以形成之狀態。並且，記憶體單元 範圍1A之中，在未形成有控制閘極電極CG之部分中，露出有半導體基板1之主面1a。
接著，經由洗淨半導體基板1表面之時，清淨化半導體基板1表面之後，如圖15所示，於半導體基板1之主面1a全面，形成記憶體電晶體之閘極絕緣膜用之絕緣膜5(圖4之步驟S10)。在步驟S10中，在記憶體單元範圍1A，於露出之半導體基板1之主面1a，及控制閘極電極CG表面形成有絕緣膜5。另外，在周邊電路範圍1B中，於在步驟S9所殘留之硬光罩膜4c上面及側面，以及矽膜4b之側面形成有絕緣膜5。即，在步驟S10中，絕緣膜5係呈被覆半導體基板1之主面1a，控制閘極電極CG表面，以及在步驟S9殘留於周邊電路範圍1B之硬光罩膜4c及矽膜4b表面地加以形成。
絕緣膜5係如前述，於內部具有電荷存積部之絕緣膜，作為絕緣膜，自下方依序加以形成之氧化矽膜5a，氮化矽膜5b及氧化矽膜5c之層積膜所成。
絕緣膜5之中，可將氧化矽膜5a，例如經由熱氧化處理等之氧化處理而形成者，作為其熱氧化處理，可使用ISSG(In Situ Steam Generation)氧化者。另外，絕緣膜5之中，可將氮化矽膜5b，例如經由CVD法而形成者。更且，絕緣膜5之中，可將氧化矽膜5c，例如經由CVD法而形成者。然而，在圖15中係顯示經由ISSG法或CVD法而形成氧化矽膜5a之情況。
在步驟S9中，在步驟S6所殘留之金屬膜4a 的外周部，即在步驟S6所殘留之金屬膜4a的側面則呈由矽膜4b而加以被覆地，圖案化矽膜4b，而未露出有金屬膜4a的外周部。因此，在步驟S10中，在將為了形成絕緣膜5之氧化處理施以於半導體基板1時，可防止或抑制氧化有金屬膜4a的情況。
首先，於露出之半導體基板1之主面1a，和控制閘極電極CG表面，即側面及上面，和所殘留之硬光罩膜4c表面，和所殘留之矽膜4b表面，即側面，例如經由ISSG氧化等之熱氧化處理而形成氧化矽膜5a。此時，露出之半導體基板1之主面1a，和控制閘極電極CG表面，和所殘留之硬光罩膜4c表面，和所殘留之矽膜4b表面則被加以氧化。氧化矽膜5a之厚度係例如可作為4nm程度者。
作為其他的形態，亦可由ALD法而形成氧化矽膜5a者。此時，露出之半導體基板1之主面1a，和控制閘極電極CG表面，和所殘留之硬光罩膜4c表面，及所殘留之矽膜4b表面則在氧化環境而加以熱處理。隨之，露出之半導體基板1之主面1a，和控制閘極電極CG表面，和所殘留之硬光罩膜4c表面，及所殘留之矽膜4b表面則被加以氧化。
接著，以CVD法而形成氮化矽膜5b於氧化矽膜5a上，更且於氮化矽膜5b上，以CVD法，熱氧化或其雙方而形成氧化矽膜5c。經由此，可形成氧化矽膜5a，氮化矽膜5b及氧化矽膜5c之層積膜所成之絕緣膜 5。
形成於記憶體單元範圍1A之絕緣膜5係作為在之後所形成之記憶體閘極電極MG之閘極絕緣膜而發揮機能，具有電荷保持機能。絕緣膜5係具有以作為電荷方塊層之氧化矽膜5a，5c而夾持作為電荷存積部之氮化矽膜5b的構造。並且，氧化矽膜5a，5c所成之電荷方塊層之位能障壁高度則比較於氮化矽膜5b所成之電荷存積部之位能障壁高度而為高。
然而，在本實施形態1中，作為具有阱位準之絕緣膜，使用氮化矽膜5b，但使用氮化矽膜5b之情況，在信賴性的面為最佳。但作為具有阱位準之絕緣膜，不限定於氮化矽膜，而例如可使用氧化鋁膜(氧化鋁)，氧化鉿膜或氧化鉭膜等，具有較氮化矽膜為高之介電率的高介電率膜者。
接著，如圖16所示，於半導體基板1之主面1a全面，即絕緣膜5上，形成，即堆積矽膜6a(圖5之步驟S11)。
矽膜6a係由多結晶矽膜，即多結晶矽膜所成，可使用CVD法等而形成者。成膜時係將矽膜6a作為非晶形矽膜而形成之後，在之後的熱處理而將非晶形矽膜作為多結晶矽膜者亦可。
矽膜6a係如例如導入磷(P)或砷(As)等之n型不純物或硼素(B)等之p型不純物而作為低阻抗率時為更佳。在矽膜6a之成膜後之離子注入亦可導入不 純物於矽膜6a，但在矽膜6a之成膜時亦可導入不純物於矽膜6a者。對於在矽膜6a之成膜時導入不純物之情況，係由使摻雜氣體含有於矽膜6a之成膜用的氣體者，可將導入有不純物之矽膜6a成膜者。
接著，經由向異性蝕刻技術而回蝕矽膜6a，形成記憶體閘極電極MG(圖5之步驟S12)。
在步驟S12中，經由僅矽膜6a的膜厚部分回蝕矽膜6a之時，於控制閘極電極CG之雙方的側壁上，即側面上，藉由絕緣膜5而將矽膜6a殘留成側壁墊片狀，而除去其他範圍之矽膜6a。經由此，如圖17所示，在記憶體單元範圍1A中，經由控制閘極電極CG之雙方的側壁之中，於一方的側壁上，藉由絕緣膜5而殘留成側壁墊片狀之矽膜6a，形成有記憶體閘極電極MG。另外，經由於另一方的側壁上，藉由絕緣膜5而殘留成側壁墊片狀之矽膜6a，形成有墊片SP1。
記憶體閘極電極MG係於絕緣膜5上，呈藉由絕緣膜5而與控制閘極電極CG鄰接地加以形成。記憶體閘極電極MG與墊片SP1係加以形成於成為控制閘極電極CG之相互相反側之側壁上，而夾持控制閘極電極CG具有略對稱之構造。另外，對於殘留於周邊電路範圍1B之矽膜4b的側面上及硬光罩膜4c之側面上，亦經由藉由絕緣膜5而殘留成側壁墊片狀之矽膜6a，形成有墊片SP1。
對於在步驟S12所形成之記憶體閘極電極MG 與半導體基板1之p型阱PW1之間，及記憶體閘極電極MG與控制閘極電極CG之間係介入存在有絕緣膜5，而此記憶體閘極電極MG係經由接觸於絕緣膜5之矽膜6a而加以形成。
在進行步驟S12之回蝕工程之階段，露出有均未由絕緣膜5之中記憶體閘極電極MG及墊片SP1之任一所被覆之部分，即均未由記憶體閘極電極MG及墊片SP1之任一所被覆之部分之絕緣膜5。在記憶體單元範圍1A之記憶體閘極電極MG之下方的絕緣膜5則成為記憶體電晶體之閘極絕緣膜。另外，由調整在步驟S11所形成之矽膜6a的膜厚者，可調整記憶體閘極長度。
接著，使用光微影技術，將呈被覆有記憶體閘極電極MG且露出有墊片SP1之光阻膜圖案(未圖示)，形成於半導體基板1上。並且，經由將所形成之光阻膜圖案作為蝕刻光罩之乾蝕刻，除去墊片SP1(圖5之步驟S13)。之後，除去此光阻膜圖案。經由此步驟S13，如圖18所示，除去墊片SP1，但記憶體閘極電極MG係因由光阻膜圖案所被覆之故，未加以蝕刻而殘留。
接著，如圖19所示，將絕緣膜5之中未由記憶體閘極電極MG所被覆而露出的部分，即未由記憶體閘極電極MG所被覆之部分的絕緣膜5，例如經由濕蝕刻等之蝕刻而除去(圖5之步驟S14)。此時，在記憶體單元範圍1A中，位置於記憶體閘極電極MG之下方的絕緣膜5，及位置於記憶體閘極電極MG與控制閘極電極CG之 間的絕緣膜5係未加以除去而殘留，而位置於其他範圍之絕緣膜5係被加以除去。如從圖19了解到，在記憶體單元範圍1A中，遍佈於記憶體閘極電極MG與半導體基板1之p型阱PW1之間的範圍，和記憶體閘極電極MG與控制閘極電極CG之間的範圍之兩範圍，絕緣膜5則連續性地延伸存在。
然而，在步驟S14中，絕緣膜5之中，呈除去有氧化矽膜5c及氮化矽膜5b，而未加以除去氧化矽膜5a而殘留地，進行蝕刻亦可。對於此情況係在圖19的階段，維持有殘留有氧化矽膜5a之狀態。
接著，將周邊電路範圍1B之硬光罩膜4c，矽膜4b，金屬膜4a及絕緣膜3a，使用光微影技術及蝕刻技術而進行圖案化(圖5之步驟S15)。此步驟S15係例如呈以下作為而可進行者。
首先，如圖20所示，於半導體基板1之主面1a上使用光微影法而形成光阻膜圖案PR3。在周邊電路範圍1B之一部分，於形成閘極電極CE1之預定的範圍，及記憶體單元範圍1A全體，形成光阻膜圖案PR3。
接著，將光阻膜圖案PR3作為蝕刻光罩而使用，將周邊電路範圍1B之硬光罩膜4c，矽膜4b，金屬膜4a及絕緣膜3a，例如經由乾蝕刻等而蝕刻進行圖案化。另一方面，記憶體單元範圍1A係由光阻膜圖案PR3所被覆之故，記憶體閘極電極MG及控制閘極電極CG係未被加以蝕刻。之後，除去光阻膜圖案PR3。
由如此作為，如圖21所示，在周邊電路範圍1B之一部分中，形成有絕緣膜3a所成之絕緣膜部31a，金屬膜4a所成之金屬膜部41a，矽膜4b所成之導電膜部41b，及硬光罩膜4c所成之光罩膜部41c。
然而，在步驟S15之後，後述之步驟S16之前，於控制閘極電極CG及記憶體閘極電極MG之側壁上與閘極電極GE1之側壁上，形成側壁絕緣膜亦可。
接著，將n-型半導體範圍7a，7b，7c，使用離子注入法等而形成(圖5之步驟S16)。在此步驟S16中，例如將砷(As)或磷(P)等之n型的不純物，作為光罩而使用控制閘極電極CG，記憶體閘極電極MG及閘極電極GE1而導入，即摻雜至半導體基板1之p型阱PW1，PW2。經由此，形成有n-型半導體範圍7a，7b，7c。
此時，n-型半導體範圍7a係在記憶體單元範圍1A中，自我整合而加以形成於記憶體閘極電極MG之側面。另外，n-型半導體範圍7b係在記憶體單元範圍1A中，自我整合而加以形成於控制閘極電極CG之側面。更且，n-型半導體範圍7c係在周邊電路範圍1B中，自我整合而加以形成於閘極電極GE1之側面。n-型半導體範圍7a，7b，7c係可由相同之離子注入工程而形成者，但亦可由不同之離子注入工程而形成者。
接著，於控制閘極電極CG之側壁上，記憶體閘極電極MG之側壁上，及閘極電極GE1之側壁上，形 成側壁墊片SW(圖5之步驟S17)。
首先，於半導體基板1之主面1a全面，形成，即堆積側壁墊片SW用之絕緣膜，例如經由向異性蝕刻而回蝕所形成之絕緣膜。由如此作為，經由於控制閘極電極CG之側壁上，記憶體閘極電極MG之側壁上，及閘極電極GE1之側壁上，選擇性地殘留此絕緣膜之時，形成側壁墊片SW。此側壁墊片SW係由氧化矽膜，氮化矽膜或此等之層積膜等之絕緣膜所成。
接著，將n+型半導體範圍8a，8b，8c，使用離子注入法等而形成(圖5之步驟S18)。在此步驟S18中，例如將砷(As)或磷(P)等之n型的不純物，作為光罩而使用控制閘極電極CG，記憶體閘極電極MG及閘極電極GE1，和此等側壁上之側壁墊片SW而導入，即摻雜至半導體基板1之p型阱PW1，PW2。經由此，形成有n+型半導體範圍8a，8b，8c。
此時，n+型半導體範圍8a係在記憶體單元範圍1A中，自我整合而加以形成於記憶體閘極電極MG之側壁上之側壁墊片SW。另外，n+型半導體範圍8b係在記憶體單元範圍1A中，自我整合而加以形成於控制閘極電極CG之側壁上的側壁墊片SW。更且，n+型半導體範圍8c係在周邊電路範圍1B中，自我整合而加以形成於閘極電極GE1之兩側壁上之側壁墊片SW。經由此，形成有LDD構造。n+型半導體範圍8a，8b，8c係可由相同之離子注入工程而形成者，但亦可由不同之離子注入工程而形 成者。
由如此作為，經由n-型半導體範圍7a與較此等為高不純物濃度之n+型半導體範圍8a之時，形成有作為記憶體電晶體之源極範圍而發揮機能之n型的半導體範圍MS。另外，經由n-型半導體範圍7b與較此等為高不純物濃度之n+型半導體範圍8b之時，形成有作為控制電晶體之汲極範圍而發揮機能之n型的半導體範圍MD。
之後，進行為了活性化導入至n-型半導體範圍7a，7b，7c，及n+型半導體範圍8a，8b，8c等之不純物之熱處理的活性化退火(圖5之步驟S19)。經由此，如圖22所示，於記憶體單元範圍1A形成有非揮發性記憶體的記憶體單元MC1。
接著，形成金屬矽化物層11(圖5之步驟S20)。在此步驟S20中，於半導體基板1之主面1a全面，呈被覆控制閘極電極CG，記憶體閘極電極MG及閘極電極GE1及側壁墊片SW地，形成，即堆積金屬膜。金屬膜係例如由鈷(Co)膜、鎳(Ni)膜、或鎳白金合金膜等所成，可使用濺鍍法等而形成者。並且，經由對於半導體基板1而言施以熱處理之時，使n+型半導體範圍8a，8b，8c之各上層部分，與金屬膜反應。經由此，於n+型半導體範圍8a，8b，8c之各上部，各形成有金屬矽化物層11。金屬矽化物層11係例如可作為鈷矽化層，鎳矽化物層，或白金添加鎳矽化物層者。之後，除去未反應之金屬膜。經由進行如此之所謂金屬矽化物處理之時，如圖 22所示，於n+型半導體範圍8a，8b，8c各上部，可形成金屬矽化物層11者。
接著，如圖23所示，於半導體基板1之主面1a全面，呈被覆控制閘極電極CG，記憶體閘極電極MG，閘極電極GE1，及此等側壁上之側壁墊片SW地，作為絕緣膜而形成，即堆積層間絕緣膜12a(圖5之步驟S21)。在此步驟S21中，成為呈被覆絕緣膜部31a，金屬膜部41a及導電膜部41b地，形成層間絕緣膜12a。層間絕緣膜12a係由氧化矽膜的單體膜，或者，氮化矽膜與氧化矽膜之層積膜等所成，例如可使用CVD法等而形成者。
接著，如圖24所示，研磨層間絕緣膜12a而使導電膜部41b露出(圖6之步驟S22)。在此步驟S22中，使用例如CMP(Chemical Mechanical Polishing)法等而研磨層間絕緣膜12a及硬光罩膜4c所成之光罩膜部41c。並且，平坦化層間絕緣膜12a之上面，使矽膜4b所成之導電膜部41b之上面露出。然而，對於未形成有硬光罩膜4c所成之光罩膜部41c之情況，係在步驟S22中，成為研磨層間絕緣膜12a，使矽膜4b所成之導電膜部41b之上面露出者。
接著，如圖25所示，形成被覆記憶體單元範圍1A之硬光罩膜13(圖6之步驟S23)。
首先，於半導體基板1之主面1a全面，形成，即堆積氮化矽膜所成之硬光罩膜13。硬光罩膜13係 例如可使用CVD法等而形成者。
接著，使用光微影技術，將呈被覆有記憶體單元範圍1A，且露出有周邊電路範圍1B之光阻膜圖案(未圖示)，形成於半導體基板1上。並且，經由將所形成之光阻膜圖案作為蝕刻光罩之乾蝕刻，除去硬光罩膜13。之後，除去此光阻膜圖案。經由此，如圖25所示，在周邊電路範圍1B中，除去硬光罩膜13而露出有導電膜部41b，但在記憶體單元範圍1A中，硬光罩膜13係因由光阻膜圖案而加以被覆之故，未加以蝕刻而殘留。
接著，如圖26所示，蝕刻除去露出之導電膜部41b(圖6之步驟S24)。即，導電膜部41b係作為虛擬閘極電極而發揮機能。
在此步驟S24中，經由使用蝕刻液之濕蝕刻而除去導電膜部41b者為佳。雖亦根據構成導電膜部41b之矽膜4b之材質，但作為蝕刻液係例如可使用氨水或過氧化氫水等。經由此步驟S24，加以除去矽膜4b所成之導電膜部41b，加以露出位置於導電膜部41b下方之金屬膜部41a。另外，除去有導電膜部41b之部分係成為凹部14。在凹部14之底部中，露出有金屬膜部41a，在凹部14之側壁，即側面中，係露出有側壁墊片SW。即，在此步驟S24中，除去導電膜部41b而形成凹部14，成為在凹部14之底部而使金屬膜部41a露出者。
在步驟S24中，由包含蝕刻液之選擇，比較於導電膜部41b而以不易蝕刻金屬膜部41a之蝕刻條件蝕 刻導電膜部41b者，選擇性地除去導電膜部41b。即，將金屬膜4a所成之金屬膜部41a作為蝕刻停止而使用。
未加以形成有金屬膜部41a而將導電膜部41b直接形成於絕緣膜3a所成之絕緣膜部31a上之情況，在蝕刻導電膜部41b時，有著絕緣膜部31a被蝕刻，更且半導體基板1之p型阱PW2被蝕刻之虞。另一方面，導電膜部41b則於絕緣膜部31a上藉由金屬膜部41a而加以形成之情況，在蝕刻導電膜部41b時，金屬膜部41a則作為蝕刻停止而發揮機能。因此，在蝕刻導電膜部41b時，可防止絕緣膜部31a及p型阱PW2被加以蝕刻之情況者。
在本實施形態1中，在步驟S10中，將為了形成絕緣膜5之氧化處理，施以於半導體基板1時，未有金屬膜4a被加以氧化之虞，而未有金屬膜4a之材質產生變化之虞。隨之，在蝕刻導電膜部41b時，可將金屬膜部41a作為蝕刻停止而更確實地使其發揮機能者。
另外，在步驟S24中，由包含蝕刻液之選擇，比較於導電膜部41b而以不易蝕刻層間絕緣膜12a之蝕刻條件蝕刻導電膜部41b者，選擇性地除去導電膜部41b。經由此，抑制或防止層間絕緣膜12a被加以蝕刻者。
另一方面，控制閘極電極CG及記憶體閘極電極MG係由硬光罩膜13加以被覆，未露出之故，在步驟S24中係未加以蝕刻。
接著，如圖27所示，於半導體基板1之主面 1a全面，呈埋入凹部14內地，形成MISFETQ1之閘極電極GE1(參照後述之圖28)用之導電膜4d(圖6之步驟S25)。在步驟S25中，於露出於在步驟S24所形成之凹部14底部之金屬膜部41a上，呈接觸於金屬膜部41a地形成導電膜4d。並且，經由導電膜4d而埋入凹部14內。
作為導電膜4d，最佳係可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜或鎢(W)膜等所成之金屬膜者。另外，從提高電性導電性之觀點，對於更佳係作為導電膜4d，可使用TiN膜者。例如可以濺鍍法等之物理氣相成長(Physical vapor deposition：PVD)法而形成導電膜4d。另外，經由導電膜4d材料的種類，係亦可經由CVD法而形成導電膜4d者。
接著，如圖28所示，由除去凹部14以外之導電膜4d，殘留導電膜4d於凹部14內者，形成閘極電極GE1(圖6之步驟S26)。
具體而言，在步驟S26中，使用濺鍍法或CMP法等，由除去凹部14外部之導電膜4d，殘留導電膜4d於凹部14內者，形成殘留於凹部14內之導電膜4d所成之導電膜部41d。經由此，除去硬光罩膜13而露出有層間絕緣膜12a之上面，成為於凹部14內埋入有導電膜4d所成之導電膜部41d之狀態。因此，成為經由金屬膜 4a所成之金屬膜部41a，和導電膜4d所成之導電膜部41d，而形成有閘極電極GE1者。另外，對於半導體基板1之p型阱PW2與閘極電極GE1之間係成為經由絕緣膜3a所成之絕緣膜部31a，而形成有閘極絕緣膜GI1者。
對於接觸於閘極電極GE1之閘極絕緣膜GI1的部分，係配置有金屬膜4a所成之金屬膜部41a之故，閘極電極GE1係金屬閘極電極。即，由將金屬膜部41a作為金屬膜4a所成之構成者，可未根據導電膜部41d之材料，而將閘極電極GE1作為金屬閘極電極而使其發揮機能者。
另外，由進行步驟S24~步驟S26之處理者，作為金屬閘極電極之閘極電極GE1係在形成有MISFETQ1之n-型半導體範圍7c，及n+型半導體範圍8c之後加以形成之故，成為所謂金屬閘極最終處理。另一方面，最佳地High-k膜，即高介電率膜所成之閘極絕緣膜GI1係在形成有n-型半導體範圍7c，及n+型半導體範圍8c之前加以形成之故，成為所謂High-k最初處理。
由如此作為，如圖28所示，於周邊電路範圍1B形成有MISFETQ1。
或者，取代步驟S24~步驟S26，而作為變形例，進行如以下之步驟S24’~步驟S26’亦可。
首先，如圖29所示，蝕刻除去露出之導電膜部41b之同時，蝕刻除去金屬膜部41a及絕緣膜部31a(步驟S24’)。即，導電膜部41b及金屬膜部41a係作為 虛擬閘極電極而發揮機能，而絕緣膜部31a係作為虛擬閘極絕緣膜而發揮機能。
在步驟S24’中，首先，使用對於金屬膜4a而言之矽膜4b之蝕刻選擇比為高之蝕刻液，可除去矽膜4b所成之導電膜部41b者。接著，使用對於半導體基板1而言之金屬膜4a及絕緣膜3a之蝕刻選擇比為高之蝕刻液，可除去金屬膜4a所成之金屬膜部41a及絕緣膜3a所成之絕緣膜部31a。經由此，除去導電膜部41b，金屬膜部41a及絕緣膜部31a，露出有位置於絕緣膜部31a下方之半導體基板1的p型阱PW2。另外，除去有導電膜部41b，金屬膜部41a及絕緣膜部31a的部分係成為凹部14。在凹部14之底部中，露出有半導體基板1的p型阱PW2，在凹部14之側壁，即側面中，係露出有側壁墊片SW。
即，在此步驟S24’中，除去導電膜部41b，金屬膜部41a及絕緣膜部31a而形成凹部14，成為在凹部14的底部使半導體基板1露出者。
未加以形成有金屬膜部41a而將導電膜部41b直接形成於絕緣膜3a所成之絕緣膜部31a上之情況，在蝕刻導電膜部41b時，有著絕緣膜部31a被蝕刻之虞。並且，有著半導體基板1的p型阱PW2被加以蝕刻，或對於p型阱PW2加上損壞，即損傷之虞。另一方面，導電膜部41b則藉由金屬膜部41a而加以形成於絕緣膜部31a上之情況，在蝕刻導電膜部41b時，金屬膜部41a則作為蝕刻停止而發揮機能之故，而可防止p型阱PW2被加以 蝕刻者，及對於p型阱PW2加上損壞者。
另一方面，控制閘極電極CG及記憶體閘極電極MG係由硬光罩膜13加以被覆，未露出之故，在步驟S24’之蝕刻工程中係未加以蝕刻。
接著，如圖30所示，於半導體基板1之主面1a全面，形成MISFETQ1之閘極絕緣膜GI1(參照後述之圖31)用之絕緣膜3b(步驟S25’)。在步驟S25’中，於露出於在步驟S24’所形成之凹部14底部之半導體基板1之p型阱PW2上，呈接觸於p型阱PW2地形成絕緣膜3b。作為絕緣膜3b，可使用所謂High-k膜，即高介電率膜者，作為絕緣膜3b而可使用之材料例係作為絕緣膜3a而可使用之材料而如前述所述。另外，與絕緣膜3a同樣地，可使用濺鍍法，ALD法或CVD法等而形成絕緣膜3b者。
接著，如圖30所示，半導體基板1之主面1a全面，即絕緣膜3b上，呈埋入凹部14內地，形成MISFETQ1之閘極電極GE1用的導電膜4e(步驟S25’)。
閘極電極GE1用的導電膜4e係亦可為單層之金屬膜，但2層以上之導電層所成之層積膜亦可。如圖30所示，對於將導電膜4e作為層積膜之情況，係至少與絕緣膜3b接觸之導電層係由金屬膜所成之故，例如，導電膜4e係由與絕緣膜3b接觸之金屬膜4f，和形成於金屬膜4f之導電膜4g所成。經由此，可將根據導電膜4e而 加以形成之閘極電極GE1(參照後述之圖31)作為金屬閘極電極者。
作為金屬膜4f，最佳係可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜或鎢(W)膜等所成之金屬膜者。另外，從提高電性傳導性之觀點，及形成導電膜4g時作為阻障膜而使其發揮機能之觀點，更為最佳，作為金屬膜4f而可使用TiN膜者。作為導電膜4g，亦可作為與金屬膜4f同種之金屬膜，但亦可作為不同種類之金屬膜。
如圖30所示，經由金屬膜4f與金屬膜4f上之導電膜4g的層積膜而形成導電膜4e之情況，金屬膜4f係以ALD法而形成為佳。此係ALD法係成膜速度為慢，被覆性佳而可成膜，另外，加上於基底之損害，即損傷為少之故。因此，由經由ALD法而形成金屬膜4f者，被覆性佳而可成膜之同時，可抑制或防止加上損傷於基底之絕緣膜3b者。並且，ALD法係成膜速度為慢之故，形成於金屬膜4f上之導電膜4g係由較ALD法，成膜速度為快之成膜方法，例如濺鍍法等之PVD法而形成為更佳。另外，例如將導電膜4g作為矽膜之情況等，經由導電膜4g之材料種類係亦可經由CVD法而形成導電膜4g者。
如此，於以ALD法而形成之金屬膜4f上，例如經由PVD法等，較ALD法成膜速度為快之成膜方法而將導電膜4g成膜之時，可縮短對於導電膜4e之形成所需 的時間，可提升生產量。
導電膜4e全體之膜厚之中，以ALD法形成之金屬膜4f的膜厚係確保被覆性，而為了得到抑制加上於絕緣膜3b之損壞之效果而充分的厚度為佳。另外，導電膜4e全體之膜厚之中，金屬膜4g則較以ALD法形成之金屬膜4f的膜厚為厚者為更佳，經由此，可有效率地縮短對於導電膜4e之成膜所需之時間者。另外，當考慮成膜時間的縮短時，導電膜4g係單層為佳，但作為其他的形態，更且亦可將導電膜4g作為複數之導電層所成之層積膜者。
接著，如圖31所示，由除去凹部14以外之導電膜4e，殘留導電膜4e於凹部14內者，形成閘極電極GE1(步驟S26’)。
具體而言，在步驟S26’中，使用回蝕法或CMP法等，除去凹部14之外部的導電膜4g，金屬膜4f及絕緣膜3b，殘留導電膜4g，金屬膜4f及絕緣膜3b於凹部14內。並且，形成殘留於凹部14內之絕緣膜3b所成之絕緣膜部31b，殘留於凹部14內之金屬膜4f所成之金屬膜部41f，及導電膜4g所成之導電膜部41g。經由此，除去硬光罩膜13而露出有層間絕緣膜12a之上面，成為於凹部14內藉由絕緣膜部31b及金屬膜部41f而埋入有導電膜部41g之狀態。因此，成為經由金屬膜4f所成之金屬膜部41f，和導電膜4g所成之導電膜部41g，而形成有閘極電極GE1者。另外，對於半導體基板1之p 型阱PW2與閘極電極GE1之間係成為經由絕緣膜3b所成之絕緣膜部31b，而形成有閘極絕緣膜GI1者。
對於接觸於閘極電極GE1之閘極絕緣膜GI1的部分，係配置有金屬膜4f所成之金屬膜部41f之故，閘極電極GE1係金屬閘極電極。即，由將金屬膜部41f作為金屬膜4f所成之構成者，可未根據導電膜部41g之材料，而將閘極電極GE1作為金屬閘極電極而使其發揮機能者。
另外，由進行步驟S24’~步驟S26’之處理者，作為金屬閘極電極之閘極電極GE1係在形成有MISFETQ1之n-型半導體範圍7c，及n+型半導體範圍8c之後加以形成之故，成為所謂金屬閘極最終處理。另外，最佳地High-k膜，即高介電率膜所成之閘極絕緣膜GI1亦在形成有n-型半導體範圍7c，及n+型半導體範圍8c之後加以形成之故，成為所謂High-k最終處理。
由如此作為，如圖31所示，於周邊電路範圍1B形成有MISFETQ1。
接著，於半導體基板1之主面1a全面，作為絕緣膜而形成，即堆積層間絕緣膜12b(圖6之步驟S27)。層間絕緣膜12b係與層間絕緣膜12a同樣地，由氧化矽膜的單體膜，或者，氮化矽膜與氧化矽膜之層積膜等所成，例如可使用CVD法等而形成者。之後，將層間絕緣膜12a與層間絕緣膜12b之層積膜稱作層間絕緣膜12。
接著，形成貫通層間絕緣膜12之插塞PG(圖6之步驟S28)。首先，使用光微影法而將形成於層間絕緣膜12上之光阻膜圖案(未圖示)作為蝕刻光罩，經由乾蝕刻層間絕緣膜12之時，於層間絕緣膜12形成連接孔CNT。接著，於連接孔CNT內，作為導電體部，形成W等所成之導電性之插塞PG。
對於形成插塞PG係例如，於包含在連接孔CNT之內部之層間絕緣膜12上，例如，形成鈦(Ti)膜、氮化鈦(TiN)膜、或此等層積膜所成之阻障導體膜。之後，於此阻障導體膜上，將鎢(W)膜等所成之主導體膜，呈埋入連接孔CNT地形成，根據經由CMP法或回蝕法等而除去層間絕緣膜12上不需要之主導體膜及阻障導體膜之時，如圖32所示，可形成插塞PG者。然而，為了簡略化圖面，在圖32中係將構成插塞PG之阻障導體膜及主導體膜作為一體化而顯示。
連接孔CNT及埋入於此之插塞PG係加以形成於n+型半導體範圍8a，8b，8c上，控制閘極電極CG上，記憶體閘極電極MG上及閘極電極GE1上等。在連接孔CNT底部中，例如露出有n+型半導體範圍8a，8b，8c表面上之金屬矽化物層11之一部分，控制閘極電極CG表面上之金屬矽化物層11之一部分，或記憶體閘極電極MG表面上之金屬矽化物層11之一部分。或者，在連接孔CNT底部中，例如露出有閘極電極GE1表面上之金屬矽化物層11之一部分等。然而，在圖32中，顯示n+型 半導體範圍8b，8c表面上之金屬矽化物層11之一部分則在連接孔CNT底部露出，與埋入其連接孔CNT之插塞PG加以電性連接之剖面。
接著，如圖1所示，於埋入插塞PG之層間絕緣膜12上，形成第1層之配線的配線M1(圖6之步驟S29)。在此，對於將配線M1，例如作為鑲嵌技術而使用單鑲嵌技術加以形成之情況而進行說明。
首先，於埋入有插塞PG之層間絕緣膜12上，形成絕緣膜15。絕緣膜15係亦可以複數之絕緣膜之層積膜而加以形成者。接著，經由將光阻膜圖案(未圖示)作為蝕刻光罩之乾蝕刻而形成配線溝於絕緣膜15之特定範圍。
接著，於包含所形成之配線溝底部及側壁上之絕緣膜15上，例如形成氮化鈦(TiN)膜、鉭(Ta)膜或氮化鉭(TaN)膜等所成之阻障導體膜。之後，經由CVD法或濺鍍法等而於阻障導體膜上形成銅(Cu)的種子層，更且使用電解電鍍法等而於種子層上形成銅(Cu)電鍍膜，經由Cu電鍍膜而埋入配線溝的內部。之後，經由CMP法而除去配線溝以外之範圍的主導體膜與阻障導體膜，形成將埋入於配線溝之Cu作為主導電材料之第1層的配線M1。然而，在圖1中，為了圖面的簡略化，配線M1係將阻障導體膜，種子層及Cu電鍍膜作為一體化而顯示。
配線M1係藉由插塞PG而與記憶體單元MC1 之半導體範圍MS，半導體範圍MD，控制閘極電極CG及記憶體閘極電極MG，以及MISFETQ1之n+型半導體範圍8c及閘極電極GE1等加以電性連接。之後，經由雙重鑲嵌法等而形成第2層之後的配線，但在此係省略圖示及其說明。另外，配線M1及較此為上層之配線係不限定於鑲嵌配線，而亦可圖案化配線用之導電膜而形成者，例如亦可作為鎢(W)配線或鋁(Al)配線等者。
如以上作為，使用圖1而製造前述之本實施形態1的半導體裝置。然而，在圖1中，對於層間絕緣膜12係未圖示層間絕緣膜12a，12b之邊界，作為層間絕緣膜12a，12b做成一體化之構成而圖示。
<伴隨絕緣膜形成之金屬膜的氧化>
將比較例之半導體裝置之製造方法，參照圖面加以說明。圖33及圖34係比較例之半導體裝置之製造工程中的要部剖面圖。
比較例之半導體裝置之製造方法係進行相當於圖4之步驟S1~圖6之步驟S29的工程，製造與實施形態1之半導體裝置同樣的半導體裝置者。
如圖33所示，在比較例之半導體裝置之製造方法中，在相當於圖4之步驟S6的工程中，例如，所殘留之金屬膜4a的外周位置則呈成為與在後述之步驟S9殘留有矽膜4b之預定範圍之外周位置同一的位置地，殘留金屬膜4a。因此，如圖34所示，在比較例之半導體裝置 之製造方法中，在相當於圖4之步驟S9的工程中，所殘留之矽膜4b的外周位置則成為與在相當於圖4之步驟S6的工程所殘留之金屬膜4a的外周位置同一之位置。即，在比較例之半導體裝置之製造方法中，在相當於圖4之步驟S9的工程中，金屬膜4a的外周部則未由矽膜4b所被覆而呈露出於硬光罩膜4c及矽膜4b之側面地殘留有矽膜4b。
但經由本發明者之解析時，了解到金屬膜4a的外周部則在露出於矽膜4b之側面的狀態，進行相當於圖4之步驟S10的工程，形成絕緣膜5時，在金屬膜4a的外周部中，金屬膜4a則氧化，而有金屬膜4a之膜厚變厚之虞。特別是，了解到將絕緣膜5之中氧化矽膜5a，以例如1050℃程度之高溫進行ISSG氧化處理而形成之情況等，在金屬膜4a的外周部，金屬膜4a則氧化，而金屬膜4a之膜厚顯著變厚之情況。
圖35及圖36係模式性地顯示在比較例中，進行為了形成氧化矽膜之氧化處理之前後的矽膜之外周附近的剖面形狀的圖。圖35係進行氧化處理之前的剖面形狀，圖36係進行氧化處理之後的剖面形狀。在圖36中，圖示形成氧化矽膜5a之後的狀態。
金屬膜4a則由氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜或鎢(W)膜等所成時，金屬膜4a係比較於矽膜4b， 容易被加以氧化。因此，如圖35所示，金屬膜4a之外周部則未經由矽膜4b所被覆，而露出於矽膜4b之側面的情況，在進行為了形成氧化矽膜5a之氧化處理時，金屬膜4a則容易被加以氧化。
隨之，在進行為了形成氧化矽膜5a之氧化處理之後，如圖36所示，金屬膜4a之外周部則被加以氧化，而金屬膜4a的膜厚則增加。特別是，因越接近金屬膜4a之外周的部分越容易被加以氧化之故，在金屬膜4a之外周部中，金屬膜4a的膜厚則增加，金屬膜4a之外周部則成為膨脹於金屬膜4a之膜厚方向的狀態。因經由如此之氧化處理前後之形狀的變化，在之後的工程之加工精確度則下降之故，無法使半導體裝置之性能提升者。
另外，在上述膜等所成之金屬膜4a中，比較於矽膜4b中，氧則容易擴散。因此，經由通過金屬膜4a而擴散有氧之時，不僅金屬膜4a之外周部，而金屬膜4a之中自外周離開的部分亦被氧化。隨之，金屬膜4a係在形成有閘極電極GE1之預定的範圍中，有著金屬膜4a所成之金屬膜部41a之膜厚則變厚，或材質產生變化之虞。
將High-k膜作為閘極絕緣膜而使用之情況係例如，比較於將氧化矽膜作為閘極絕緣膜而使用之情況，因即使細微化半導體元件而亦可確保MISFET之閘極電容之同時加厚閘極絕緣膜之膜厚之故。並且，經由加厚閘極絕緣膜之膜厚而為了降低閘極洩漏電流。另外，將金屬閘極電極所成之閘極電極，與High-k膜所成之閘極絕緣膜 做組合而使用之情況係例如比較於使用矽膜所成之閘極電極之情況，為了抑制例如產生有閘極電極之空乏化而半導體裝置之臨界值電壓等之特性產生變動者。
但在比較例中，如前述，在形成有閘極電極GE1之預定的範圍中，有著金屬膜4a所成之金屬膜部41a之膜厚則變厚，或材質產生變化之虞。因此，即使將金屬膜4a直接作為閘極電極GE1之情況，或者將在蝕刻除去金屬膜4a之後形成之其他的金屬膜4f作為閘極電極GE1之情況，均有閘極電極GE1與閘極絕緣膜GI1之界面狀態產生變動之虞。其結果，例如有著半導體裝置之臨界值電壓等之特性產生變動之虞，而無法使半導體裝置之性能提升者。
更且，不僅金屬膜4a而絕緣膜3a亦有被氧化之虞。在圖36中，圖示絕緣膜3a之一部分亦被加以氧化之狀態。當如氮化鈦之金屬膜4a被加以氧化時，氧則歷經金屬膜4a而浸透至內部，與接觸之絕緣膜3a反應的可能性為高。其結果，產生有與上述同樣的問題，而有臨界值電壓等之特性產生變動之虞。
在記載於上述專利文獻1之技術中，呈被覆成為MISFET之閘極電極的矽膜地形成絕緣膜時，露出於矽膜之側面的金屬膜則被加以氧化。另外，在記載於上述專利文獻2~4之技術中，於露出於矽膜側面之金屬膜的側面，例如形成矽膜，或氮化鈦膜等之工程則成為必要，而有著增加有全體工程數之虞。
另一方面，在記憶體單元範圍1A形成記憶體單元MC1之後，在周邊電路範圍1B形成金屬膜4a之後，由進行形成MISFETQ1之製造方法者，可防止金屬膜4a之氧化。但在如此之製造方法中，有著全體的工程數增加之虞。
<本實施形態之主要的特徵與效果>
因此，在本實施形態1之半導體裝置之製造方法中，在圖4之步驟S6中，金屬膜4a之外周位置則呈較在圖4之步驟S9殘留有矽膜4b之預定範圍之外周位置為後退地，殘留金屬膜4a。並且，在圖4之步驟S9中，在圖4之步驟S6所殘留之金屬膜4a之外周部則呈以矽膜4b加以被覆地，殘留有金屬膜4a上之矽膜4b。
圖37及圖38係模式性地顯示在實施形態1中，進行為了形成氧化矽膜之氧化處理之前後的矽膜之外周附近的剖面形狀的圖。圖37係進行氧化處理之前的剖面形狀，圖38係進行氧化處理之後的剖面形狀。在圖38中，圖示形成氧化矽膜5a之後的狀態。
如前述，金屬膜4a則由上述的膜等所成時，矽膜4b係比較於金屬膜4a而不易被氧化，另外，在矽膜4b中，比較於金屬膜4a中，氧則不易擴散。因此，如圖37所示，金屬膜4a之外周部則經由矽膜4b所被覆，而未露出於矽膜4b之側面的情況，在進行為了形成氧化矽膜5a之氧化處理時，如圖38所示，金屬膜4a之外周部 係未被氧化。隨之，因金屬膜4a之外周部則未成為膨脹於金屬膜4a之膜厚方向的狀態，而未有氧化處理前後之形狀的變化，而可防止在之後的工程之加工精確度下降之故，可使半導體裝置之性能提升者。
另外，未氧化有金屬膜4a之外周部之故，而亦可防止金屬膜4a之中自外周離開的部分被氧化之情況。因此，在形成有閘極電極GE1之預定範圍中，防止金屬膜4a地膜厚變厚，而可防止材質產生變化者。隨之，對於將金屬膜4a直接作為金屬閘極電極之閘極電極GE1而使用之情況，防止閘極電極GE1與閘極絕緣膜GI1之界面的狀態產生變動，而可防止半導體裝置之臨界值電壓產生變動，可使半導體裝置之性能提升。
或者，對於除去金屬膜部41a與絕緣膜部31a，重新形成閘極絕緣膜GI1用之絕緣膜3b及閘極電極GE1用之導電膜4e之情況，亦可防止閘極絕緣膜GI1及閘極電極GE1之形狀精確度及材質產生變化者。隨之，防止作為金屬閘極電極之閘極電極GE1與閘極絕緣膜GI1之界面狀態產生變動，而可防止半導體裝置之臨界值電壓產生變動，進而可使半導體裝置之性能提升。
如根據如此之製造方法，無須重新加上於金屬膜4a的側面，例如形成矽膜，或氮化鈦膜等之工程，而未有全體的工程數增加之虞。另外，在記憶體單元範圍1A形成記憶體單元MC1之後，在周邊電路範圍1B形成金屬膜4a，之後，比較於進行形成MISFETQ1之製造方 法之情況，而未有全體的工程數增加之虞。
在此，此金屬膜4a之外周位置，自矽膜4b之外周位置後退之距離DST1(參照圖14)係對於未考慮金屬膜4a及矽膜4b之圖案化的位置精確度之情況，最佳係例如為10nm程度以上。即，在步驟S6所殘留之金屬膜4a之外周位置則如自在步驟S9所殘留之矽膜4b之外周位置10nm程度以上後退，未有通過矽膜4b而氧產生擴散之情況之故，例如即使進行ISSG氧化處理之情況，亦可防止金屬膜4a產生氧化情況。
另一方面，金屬膜4a及矽膜4b之圖案化的位置精確度係認為20nm程度。隨之，當考慮金屬膜4a及矽膜4b之圖案化的位置精確度時，距離DST1(參照圖14)係更最佳係例如為30nm程度以上。經由此，例如即使進行ISSG氧化處理之情況，亦更確實地可防止金屬膜4a產生氧化情況。
但前述之距離DST1之最佳值係因自半導體裝置之設計尺寸其他的各種條件受到影響之故，經由包含氧化處理之條件等之各種的處理條件更有變動之餘地。隨之，距離DST1(參照圖14)係更最佳係例如為100nm程度以上。經由此，例如即使進行各種之氧化處理之情況，無關於處理條件而亦更確實地可防止金屬膜4a產生氧化情況。
然而，在平面視中，在步驟S6所殘留之金屬膜4a之外周位置則從元件分離範圍IR2離開者為佳。由 作為如此之配置者，可防止通過加以形成於元件分離範圍IR2之元件分離膜2而氧產生擴散之情況。因此，在步驟S6所殘留之金屬膜4a之外周位置則比較於位置於元件分離範圍IR2上之情況，即使為例如進行各種的氧化處理之情況，無關於處理條件而更可防止金屬膜4a產生氧化之情況。
(實施形態2)
實施形態1之半導體裝置之製造方法係將作為金屬閘極電極之閘極電極GE1，在形成MISFETQ1之源極範圍或汲極範圍(以下，亦稱作源極‧汲極範圍)之後而加以形成，是用所謂金屬閘極最終處理。對此，實施形態2之半導體裝置之製造方法係將作為金屬閘極電極之閘極電極GE1，在形成MISFETQ1之源極範圍．汲極範圍之前而加以形成，是用所謂金屬閘極最初處理。
本實施形態2之半導體裝置之中，對於記憶體單元MC1之構造，在垂直於閘極電極GE1之閘極寬度方向之剖面的MISFETQ1之構造，係與使用圖1而說明之實施形態1之半導體裝置的構造為同一。另外，本實施形態2之半導體裝置之製造方法係適用所謂金屬閘極最初處理之構成。因此，MISFETQ1之閘極電極GE1係在實施形態1使用圖1已說明過，取代於導電膜4d所成之導電膜部41d，在實施形態1使用圖21等已說明過，成為包含矽膜4b所成之導電膜部41b者。隨之，本實施形態2之 半導體裝置係在圖1中，具有將導電膜4d所成之導電膜部41d，置換為矽膜4b所成之導電膜部41b之構造。
另一方面，對於在垂直於閘極電極GE1之閘極長度方向的剖面之MISFETQ1之構造，最佳係可作為如以下之構造者。
<在垂直於閘極長度方向的剖面(閘極寬度方向)之半導體裝置之構造>
圖39係實施形態2之半導體裝置之要部剖面圖。對於圖39係顯示有垂直於閘極電極GE1之閘極長度方向的剖面。即，圖示閘極寬度方向之構造。然而，對於在本實施形態2之半導體裝置之中，金屬膜4a所成之金屬膜部41a，及矽膜4b所成之導電膜部41b以外之各部分，係與實施形態1之半導體裝置之各部分為同一。隨之，在圖39所示之半導體裝置之中，金屬膜部41a及導電膜部41b以外之各部分，對於具有與圖1所示之半導體裝置之構件同一機能之構件，係附上同一的符號，省略其反覆之說明。
如前述，本實施形態2之半導體裝置係經由所謂金屬閘極最初處理而加以形成之故，閘極電極GE1係經由金屬膜4a與金屬膜4a上之矽膜4b而加以構成。即，閘極電極GE1係經由接觸於閘極絕緣膜GI1之金屬膜4a所成之金屬膜部41a，和此金屬膜4a上之矽膜4b所成之導電膜部41b而加以形成。閘極電極GE1係具有接 觸於閘極絕緣膜GI1之金屬膜4a之故，所謂金屬閘極電極。
作為金屬膜4a，可作為與在實施形態1之金屬膜4a同一之金屬膜者。作為矽膜4b，可作為與在實施形態1之矽膜4b同一之矽膜者。
在本實施形態2中，最佳係金屬膜部41a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係經由導電膜部41b所被覆。如此之構造係在半導體裝置之製造方法如後述，在圖案化矽膜4b而形成導電膜部41b時，金屬膜部41a之中，閘極電極GE1之閘極寬度方向之一方的端部則呈經由導電膜部41b而加以被覆地，為了圖案化矽膜4b而加以形成者。隨之，在本實施形態2之半導體裝置中，在周邊電路範圍1B中，在圖4之步驟S9，圖案化矽膜4b之後，在圖4之步驟S10，在對於半導體基板1施以氧化處理時，可防止或抑制金屬膜4a產生氧化者。
另外，在本實施形態2中，最佳係閘極絕緣膜GI1係加以形成於p型阱PW2上及元件分離範圍IR2上，而金屬膜部41a之中，在閘極電極GE1之閘極寬度方向之一方側，經由矽膜4b而加以被覆側之端部係加以配置於元件分離範圍IR2上。經由此，p型阱PW2之中，在閘極電極GE1之閘極寬度方向之一方端部側，在鄰接於元件分離範圍IR2之部分，亦成為藉由金屬膜4a而形成有矽膜4b於閘極絕緣膜GI1上之情況。因此，比較於 未藉由金屬膜4a而直接形成有矽膜4b之情況，可抑制產生有矽膜4b所成之閘極電極GE1之空乏化而半導體裝置之臨界值電壓產生變動者。
<半導體裝置之製造方法>
接著，對於本實施形態2之半導體裝置之製造方法加以說明。圖40~圖43係實施形態2之半導體裝置之製造工程中的要部剖面圖。對於圖40~圖43之剖面圖係顯示有垂直於閘極電極GE1之閘極長度方向的剖面。
本實施形態2之半導體裝置之製造方法係實施形態1之半導體裝置之製造方法之中，進行圖4之步驟S1~圖5之步驟S20之工程，製造半導體裝置之後，未進行金屬閘極最終處理之工程的圖6之步驟S21~步驟S26之工程者。
首先，進行圖4之步驟S1~步驟S6之工程，圖案化記憶體單元範圍1A之金屬膜4a。此時，在垂直於閘極電極GE1之閘極寬度方向之剖面的構造係與在實施形態1中使用圖11而說明過之構造為同一。另一方面，如圖40所示，在垂直於閘極電極GE1之閘極長度方向之剖面中，金屬膜4a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係加以配置於元件分離範圍IR2上。在圖40中，係顯示有金屬膜4a之中閘極電極GE1之閘極寬度方向之另一方的端部亦加以配置於元件分離範圍IR2上的例。
接著，進行圖4之步驟S7~步驟S9之工程，例如經由乾蝕刻等之蝕刻而圖案化硬光罩膜4c及矽膜4b。此時，在垂直於閘極電極GE1之閘極寬度方向之剖面的構造係與在實施形態1中使用圖14而說明過之構造為同一。另一方面，如圖41所示，在垂直於閘極電極GE1之閘極長度方向之剖面中，金屬膜4a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係經由矽膜4b而加以被覆。在圖41中，係顯示有金屬膜4a之中，閘極電極GE1之閘極寬度方向之另一方的端部亦經由矽膜4b而加以被覆的例。
接著，進行圖4之步驟S10之工程，於半導體基板1之主面1a全面，形成記憶體電晶體之閘極絕緣膜用之絕緣膜5。此時，在垂直於閘極電極GE1之閘極寬度方向之剖面的構造係與在實施形態1中使用圖15而說明過之構造為同一。另一方面，如圖42所示，在垂直於閘極電極GE1之閘極長度方向之剖面，絕緣膜5係亦呈被覆殘留於周邊電路範圍1B之硬光罩膜4c及矽膜4b的表面地加以形成。
在本實施形態2中，亦與實施形態1同樣地，在步驟S9中，在步驟S6所殘留之金屬膜4a的外周部，即在步驟S6所殘留之金屬膜4a的側面則呈經由矽膜4b而加以被覆地，殘留有金屬膜4a上之矽膜4b，而未露出有金屬膜4a之外周部。因此，在將為了形成絕緣膜5之氧化處理施以於半導體基板1時，可防止或抑制氧化有 金屬膜4a的情況。
接著，進行圖5之步驟S11~步驟S15之工程，圖案化周邊電路範圍1B之硬光罩膜4c及矽膜4b。此時，在垂直於閘極電極GE1之閘極寬度方向之剖面的構造係與在實施形態1中使用圖21而說明過之構造為同一。另一方面，如圖43所示，在垂直於閘極電極GE1之閘極長度方向之剖面中，金屬膜4a所成之金屬膜部41a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係經由矽膜4b所成之導電膜部41b而加以被覆。如此之構造係在圖5之步驟S15中，在圖案化矽膜4b而形成導電膜部41b時，金屬膜部41a之中，閘極電極GE1之閘極寬度方向之一方的端部則呈經由導電膜部41b而加以被覆地，為了圖案化矽膜4b而加以形成者。
然而，在圖43中，係顯示有金屬膜部41a之中，閘極電極GE1之閘極寬度方向之另一方的端部係未經由矽膜4b所成之導電膜部41b加以被覆的例。但金屬膜部41a之中，閘極電極GE1之閘極寬度方向之另一方的端部係經由矽膜4b所成之導電膜部41b加以被覆亦可。
接著，實施形態1之半導體裝置之製造方法之中，進行圖5之步驟S16~步驟S20之工程，形成金屬矽化物層11。之後，未進行所謂金屬閘極最終處理的工程之圖6之步驟S21~步驟S26之工程，而進行圖6之步驟S27~步驟S29之工程。此時，在垂直於閘極電極GE1 之閘極寬度方向之剖面的構造係與在實施形態1中使用圖1而說明過之構造為同一。另一方面，如圖39所示，在垂直於閘極電極GE1之閘極長度方向之剖面中，金屬膜部41a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係經由導電膜部41b而加以被覆。
<本實施形態之主要的特徵與效果>
在本實施形態2之半導體裝置之製造方法中，與實施形態1之半導體裝置之製造方法同樣地在圖4之步驟S6中，金屬膜4a之外周位置則呈較在圖4之步驟S9殘留有矽膜4b之預定範圍之外周位置為後退地，殘留金屬膜4a。並且，在圖4之步驟S9中，在圖4之步驟S6所殘留之金屬膜4a之外周部則呈經由矽膜4b加以被覆地，殘留有金屬膜4a上之矽膜4b。
經由此，與實施形態1同樣地，可防止氧化有金屬膜4a之情況，在形成有閘極電極GE1之預定地範圍中，防止金屬膜4a所成之金屬膜部41a地膜厚變厚，進而可防止材質產生變化者。隨之，與實施形態1同樣地，例如，防止閘極電極GE1與閘極絕緣膜GI1之界面狀態產生變動，而可防止半導體裝置之臨界值電壓產生變動，進而可使半導體裝置之性能提升。
另一方面，本實施形態2之半導體裝置係與實施形態1不同，使用所謂金屬閘極最初處理而加以製造者。即，將對於半導體基板1施以氧化處理時所形成之金 屬膜部41a與矽膜4b所成之導電膜部41b，作為金屬閘極電極之閘極電極GE1而直接使用者。因此，防止閘極電極GE1與閘極絕緣膜GI1之界面狀態產生變動，而可防止半導體裝置之臨界值電壓產生變動之效果則比較於實施形態1，而變為更大。隨之，使半導體裝置之性能提升之效果則比較於實施形態1，而變為更大。
(實施形態3)
在實施形態1及實施形態2中，對於混載有非揮發性記憶體，和具有金屬閘極電極之MISFET的半導體裝置及其製造方法加以說明過。另一方面，在實施形態1及實施形態2所說明半導體裝置之製造方法係亦可適用於混載有非揮發性記憶體以外之半導體元件，和具有金屬閘極電極之MISFET的半導體裝置之製造方法。在以下，作為實施形態3，對於混載有DRAM，和具有金屬閘極電極之MISFET的半導體裝置及其製造方法加以說明。
<半導體裝置之構造>
圖44係實施形態3之半導體裝置之要部剖面圖。圖45係實施形態3之半導體裝置之記憶體單元之等效電路圖。如圖45所示，DRAM之1個記憶體單元MC2係具有作為控制電晶體之MISFETQ2，和電容元件CP1。
本實施形態3之半導體裝置係具有半導體基板1。半導體基板1係可作為與實施形態1之半導體裝置 之半導體基板1同樣之半導體基板者。
本實施形態3之半導體裝置係於半導體基板1之主面1a側具有記憶體單元範圍1C及周邊電路範圍1B。對於周邊電路範圍1B係形成有MISFETQ1，對於記憶體單元範圍1C係形成有含於DRAM之記憶體單元MC2的MISFETQ2。對於周邊電路範圍1B及MISFETQ1之構造係與在實施形態1之半導體裝置的周邊電路範圍1B及MISFETQ1之構造為同一之故，省略其說明。
在記憶體單元範圍1C中，半導體裝置係具有活性範圍AR1與元件分離範圍IR1。元件分離範圍IR1係為了分離元件之構成，對於元件分離範圍IR1係形成有元件分離膜2。活性範圍AR1係經由元件分離範圍IR1而規定，即加以區劃，經由元件分離範圍IR1而與其它的活性範圍加以電性分離，而對於活性範圍AR1係形成有p型阱PW1。對於p型阱PW1係形成有前述之M1SFETQ2。
如圖44所示，MISFETQ2係具有：n-型半導體範圍7a，7b及n+型半導體範圍8a，8b所成之半導體範圍，和加以形成於p型阱PW1上之閘極絕緣膜GI2，和加以形成於閘極絕緣膜GI2上之閘極電極GE2。n-型半導體範圍7a，7b及n+型半導體範圍8a，8b係加以形成於半導體基板1之p型阱PW1中。
閘極絕緣膜GI2係由絕緣膜3a所成。可將絕緣膜3a，作為與MISFETQ1之絕緣膜3a同層之絕緣膜者。
閘極電極GE2係經由矽膜4b，和矽膜4b上之金屬膜4h而加以形成。可將矽膜4b，作為與在實施形態1之矽膜4b同一之矽膜者。對於矽膜4b之側壁表面係形成有側壁絕緣膜16。作為金屬膜4h，例如可使用鎢(W)膜等者。
對於金屬膜4h上係形成有硬光罩膜4c。作為硬光罩膜4c，可使用與在實施形態1之硬光罩膜4c同一的膜者。
n-型半導體範圍7a，7b及n+型半導體範圍8a，8b所成之半導體範圍係為導入有MISFETQ2之n型的不純物之源極用及汲極用之半導體範圍，具備LDD構造。n-型半導體範圍7a，7b及n+型半導體範圍8a，8b係各可作為在實施形態1之n-型半導體範圍7a，7b及n+型半導體範圍8a，8b同一之半導體範圍者。
對於閘極電極GE2之側壁上係與MISFETQ1之閘極電極GE1之側壁上同樣地，形成有絕緣膜所成之側壁墊片SW。
對於MISFETQ2之n+型半導體範圍8a，8b上部係與MISFETQ1之n+型半導體範圍8c上部同樣地，形成有金屬矽化物層11。
然而，雖省略圖示，但在記憶體單元範圍1C中，對於配線M1上係與作為控制電晶體之MISFETQ2同時加以形成有形成DRAM之電容元件。
對於圖44係與實施形態1同樣地，顯示經由 所謂金屬閘極最終處理所製造之半導體裝置。但在本實施形態3，取代金屬閘極最終處理，而經由金屬閘極最初處理而製造半導體裝置亦可。此情況，最佳係與在實施形態2使用圖39而說明過者同樣地，在MISFETQ1中，金屬膜部41a之中，閘極電極GE1之閘極寬度方向之至少一方的端部係取代於導電膜4d所成之導電膜部41d，經由矽膜4b所成之導電膜部41b而加以被覆。
<半導體裝置之製造方法>
接著，對於本實施形態3之半導體裝置之製造方法加以說明。圖46及圖47係實施形態3之半導體裝置之製造工程中的要部剖面圖。
首先，進行圖4之步驟S1~步驟S6之工程，在圖案化金屬膜4a之後，進行圖4之步驟S7~步驟S9之工程，圖案化硬光罩膜4c及矽膜4b。但在本實施形態之3之半導體裝置之製造方法係在圖4之步驟S7與步驟S8之間，在形成，即堆積金屬膜4h的點，與實施形態1之半導體裝置之製造方法不同。作為金屬膜4h，如前述，例如可經由CVD法而形成W膜者。
進行至圖4之步驟S9為止之工程之後的剖面構造係除了於矽膜4b與硬光罩膜4c之間形成有金屬膜4h的點以外，與在實施形態1使用圖14而說明過的構造為同一。即如圖46所示，在本實施形態3，與實施形態1同樣地，金屬膜4a之外周部則呈經由矽膜4b加以被覆 地，殘留金屬膜4a上之矽膜4b。
然而，如圖46所示，進行至圖4之步驟S9為止之工程之後，在周邊電路範圍1B以外的範圍之記憶體單元範圍1C中，形成有矽膜4b與金屬膜4h所成之閘極電極GE2，而形成有絕緣膜3a所成之閘極絕緣膜GI2。
接著，取代於圖4之步驟S10之工程，而進行步驟S110的工程。在此步驟S110中，對於半導體基板1而言進行氧化處理。例如，金屬膜4h則由W膜所成之情況，經由例如在含有10%水分之大氣環境下，以750℃，60分鐘程度之條件進行ISSG氧化之時，如圖47所示，雖未氧化金屬膜4h側壁之表面，但在記憶體單元範圍1C中，氧化矽膜4b側壁之表面而形成側壁絕緣膜16。
之後，由未進行圖5之步驟S11~步驟S14之工程，而進行圖5之步驟S15~圖6之步驟S29之工程者，在周邊電路範圍1B中形成有閘極電極GE1，製造圖44之半導體裝置。
然而，在本實施形態3，取代金屬閘極最終處理，而經由金屬閘極最初處理而製造半導體裝置亦可。即，在進行圖5之步驟S15~步驟S20之工程之後，未進行金屬閘極最終處理之工程的圖6之步驟S21~步驟S26之工程，而進行圖6之步驟S27~步驟S29之工程，製造半導體裝置亦可。
<本實施形態之主要的特徵與效果>
在本實施形態3中，亦與實施形態1同樣地，在圖4之步驟S6中，金屬膜4a之外周位置則呈較在圖4之步驟S9殘留有矽膜4b之預定範圍之外周位置為後退地，殘留金屬膜4a。並且，在圖4之步驟S9中，在圖4之步驟S6所殘留之金屬膜4a之外周部則呈經由矽膜4b加以被覆地，殘留有金屬膜4a上之矽膜4b。隨之，將於在周邊電路範圍1B以外的範圍加以圖案化之矽膜4b表面，為了形成絕緣膜之氧化處理，對於半導體基板1施以時，因在周邊電路範圍1B所殘留之金屬膜4a之外周部則經由矽膜4b加以被覆之故，可防止金屬膜4a被氧化之情況者。
經由此，在DRAM之記憶體單元MC2之MISFETQ2中，可防止或抑制加上損害，即損傷於閘極電極GE2之情況。因此，可使DRAM之再生特性等之記憶體特性提升，而可使半導體裝置之性能提升者。
也就是，實施形態1及實施形態2之半導體裝置之製造方法係在某個範圍加以圖案化矽膜之後，在與其範圍不同之範圍形成金屬閘極電極之前，在殘留有金屬膜及矽膜於其不同範圍之狀態，可廣泛適用於包含施以氧化處理於半導體基板之工程的半導體裝置之製造方法。對於如此之情況，因可防止或抑制所殘留之金屬膜產生氧化之情況之故，可使半導體裝置之性能提升者。
(實施形態4)
在實施形態1及實施形態2所說明半導體裝置之製造方法係亦可適用於混載有CMOS圖像感知器，和具有金屬閘極電極之MISFET的半導體裝置之製造方法。在以下，作為實施形態4，對於混載有CMOS圖像感知器，和具有金屬閘極電極之MISFET的半導體裝置及其製造方法加以說明。
<半導體裝置之構造>
圖48係實施形態4之半導體裝置之要部剖面圖。圖49係顯示在實施形態4之半導體裝置之CMOS圖像感知器之畫素的構成例之等效電路圖。如圖49所示，CMOS圖像感知器之畫素PU係具有發光二極體PD，及4個MISFET(RST，TX，SEL，AMI)。此等MISFET係n通道型，RST係重置電晶體，TX係傳送用電晶體，SEL係選擇電晶體，AMI係放大電晶體。
本實施形態4之半導體裝置係具有半導體基板1。半導體基板1係可作為與實施形態1之半導體裝置之半導體基板1同樣之半導體基板者。
本實施形態4之半導體裝置係於半導體基板1之主面1a側具有畫素範圍1D及周邊電路範圍1B。對於周邊電路範圍1B係形成有MISFETQ1，而對於畫素範圍1D係形成有前述4個MISFET。在圖48中，係形成於畫素範圍1D之4個MISFET之中，顯示有傳送用電晶體 TX。對於周邊電路範圍1B及MISFETQ1之構造係與在實施形態1之半導體裝置的周邊電路範圍1B及MISFETQ1之構造為同一之故，省略其說明。
在畫素範圍1D中，半導體裝置係具有活性範圍AR1與元件分離範圍IR1。元件分離範圍IR1係為了分離元件之構成，對於元件分離範圍IR1係形成有元件分離膜2。活性範圍AR1係經由元件分離範圍IR1而規定，即加以區劃，經由元件分離範圍IR1而與其它的活性範圍加以電性分離，而對於活性範圍AR1係形成有p型阱PW1。對於p型阱PW1係形成有前述之傳送用電晶體TX。
如圖48所示，傳送用電晶體TX係具有：n-型半導體範圍7a，7b及n+型半導體範圍8a，8b所成之半導體範圍，和加以形成於p型阱PW1上之閘極絕緣膜GI3，和加以形成於閘極絕緣膜GI3上之閘極電極GE3。n-型半導體範圍7a，7b及n+型半導體範圍8a，8b係加以形成於半導體基板1之p型阱PW1中。
閘極絕緣膜GI3係由絕緣膜3a所成。作為絕緣膜3a，可作為與MISFETQ1之絕緣膜3a同層之絕緣膜者。
閘極電極GE3係經由矽膜4b加以形成。可將矽膜4b，作為與在實施形態1之矽膜4b同一之矽膜者。對於矽膜4b之側壁表面係形成有側壁絕緣膜16。
對於矽膜4b上係形成有硬光罩膜4c。在本實 施形態4中，作為硬光罩膜4c，例如可使用氧化矽膜者。
n-型半導體範圍7a，7b及n+型半導體範圍8a，8b所成之半導體範圍係為導入有傳送用電晶體TX之n型的不純物之源極用及汲極用之半導體範圍，具備LDD構造。n-型半導體範圍7a，7b及n+型半導體範圍8a，8b係各可作為在實施形態1之n-型半導體範圍7a，7b及n+型半導體範圍8a，8b同一之半導體範圍者。或者，未形成n-型半導體範圍7a，7b，而將在圖48中形成有n-型半導體範圍7a，7b之範圍各作為n+型半導體範圍8a，8b，作為呈未具備LDD構造亦可。
對於閘極電極GE3之側壁上係與MISFETQ1之閘極電極GE1之側壁上同樣地，形成有絕緣膜所成之側壁墊片SW。
然而，如圖48所示，對於傳送用電晶體TX之n+型半導體範圍8a，8b上部係與MISFETQ1之n+型半導體範圍8c上部不同，未加以形成金屬矽化物層11亦可。
對於圖48係與實施形態1同樣地，顯示經由所謂金屬閘極最終處理所製造之半導體裝置。但在本實施形態4，取代金屬閘極最終處理，而經由金屬閘極最初處理而製造半導體裝置亦可。此情況，最佳係與在實施形態2使用圖39而說明過者同樣地，在MISFETQ1中，金屬膜部41a之中，閘極電極GE1之閘極寬度方向之至少一 方的端部係取代於導電膜4d所成之導電膜部41d，經由矽膜4b所成之導電膜部41b而加以被覆。
接著，說明形成於畫素範圍1D之畫素PU的動作。
如圖49所示，於接地電位GND與節點n1之間串聯連接有發光二極體PD與傳送用電晶體TX。節點n1與電源電位VDD之間係連接有重置電晶體RST。電源電位VDD係電源電位線之電位。對電源電位VDD與輸出線OL之間係加以串聯連接有選擇電晶體SEL及放大電晶體AMI。此放大電晶體AMI之閘極電極係加以連接於節點n1。另外，重置電晶體RST之閘極電極係加以連接於重置線LRST。更且，選擇電晶體SEL之閘極電極係與選擇線SL加以連接，傳送用電晶體TX之閘極電極係與傳送線LTX加以連接。
例如，啟動傳送線LTX與重置線LRST而作為H位準，而將傳送用電晶體TX及重置電晶體RST作為開啟狀態。此結果，去除發光二極體PD之電荷而加以空乏化。之後，將傳送用電晶體TX作為開啟狀態。
之後，例如，開起照相機等之電子機器之機械快門時，快門開啟期間，在發光二極體PD中，經由入射光產生有電荷，而加以存積。也就是，發光二極體PD係將入射光受光而生成電荷。
接著，關閉快門之後，關閉重置線LRST而作為L位準，將重置電晶體RST作為關閉狀態。更且， 啟動選擇線SL及傳送線LTX而作為H位準，將選擇電晶體SEL及傳送用電晶體TX作為開啟狀態。經由此，經由發光二極體PD而加以生成電荷則加以傳送至傳送用電晶體TX之節點n1側之端部。此時，節點n1之電位係變化為因應自發光二極體PD所傳送之電荷的值，此值則經由放大電晶體AMI而加以放大而出現於輸出線OL。此輸出線OL的電位則作為輸出信號而讀出。
<半導體裝置之製造方法>
接著，對於本實施形態4之半導體裝置之製造方法加以說明。圖50及圖51係實施形態4之半導體裝置之製造工程中的要部剖面圖。
首先，進行圖4之步驟S1~步驟S6之工程，在圖案化金屬膜4a之後，進行圖4之步驟S7~步驟S9之工程，圖案化硬光罩膜4c及矽膜4b。
進行至圖4之步驟S9為止之工程之後的剖面之構造係與在實施形態1中，使用圖14而說明之構造為同一。即如圖50所示，在本實施形態4，與實施形態1同樣地，金屬膜4a之外周部則呈經由矽膜4b加以被覆地，殘留金屬膜4a上之矽膜4b。
然而，如圖50所示，進行至圖4之步驟S9為止之工程之後，在周邊電路範圍1B以外的範圍之畫素範圍1D中，形成有矽膜4b所成之閘極電極GE3，而形成有絕緣膜3a所成之閘極絕緣膜GI3。
接著，取代於圖4之步驟S10之工程，而進行步驟S210的工程。在步驟S210，經由對於半導體基板1而言進行氧化處理之時，如圖51所示，在畫素範圍1D中，氧化矽膜4b之側壁表面而形成側壁絕緣膜16。
之後，由未進行圖5之步驟S11~步驟S14之工程，而進行圖5之步驟S15~圖6之步驟S29之工程者，在周邊電路範圍1B中形成有閘極電極GE1，製造圖48之半導體裝置。
然而，在本實施形態4，取代金屬閘極最終處理，而經由金屬閘極最初處理而製造半導體裝置亦可。即，在進行圖5之步驟S15~步驟S20之工程之後，未進行金屬閘極最終處理之工程的圖6之步驟S21~步驟S26之工程，而進行圖6之步驟S27~步驟S29之工程，製造半導體裝置亦可。
<本實施形態之主要的特徵與效果>
在本實施形態4中，亦與實施形態1同樣地，在圖4之步驟S6中，金屬膜4a之外周位置則呈較在圖4之步驟S9殘留有矽膜4b之預定範圍之外周位置為後退地，殘留金屬膜4a。並且，在圖4之步驟S9中，在圖4之步驟S6所殘留之金屬膜4a之外周部則呈經由矽膜4b加以被覆地，殘留有金屬膜4a上之矽膜4b。隨之，將於在周邊電路範圍1B以外的範圍加以圖案化之矽膜4b表面，為了形成絕緣膜之氧化處理，對於半導體基板1施以時，因在周 邊電路範圍1B所殘留之金屬膜4a之外周部則經由矽膜4b加以被覆之故，可防止金屬膜4a被氧化之情況者。
經由此，在CMOS圖像感知器之畫素PU的例如傳送用電晶體TX中，可防止或抑制加上損害，即損傷於閘極電極GE3之情況。因此，可使CMOS圖像感知器之檢測特性提升，而使半導體裝置之性能提升者。
以上，依據實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容當然可做種種變更者。
1‧‧‧半導體基板
1A‧‧‧記憶體單元範圍
1a‧‧‧主面
1B‧‧‧周邊電路範圍
2‧‧‧元件分離膜
3a‧‧‧絕緣膜
4a‧‧‧金屬膜
4b‧‧‧矽膜
4c‧‧‧硬光罩膜
CG‧‧‧控制閘極電極
DST1‧‧‧距離
PW1、PW2‧‧‧p型阱
AR1、AR2‧‧‧活性範圍
IR1、IR2‧‧‧元件分離範圍

Claims (20)

  1. 一種半導體裝置之製造方法，其特徵為具有：(a)準備半導體基板的工程，和(b)在前述半導體基板之第1主面側的第1範圍，及前述半導體基板之前述第1主面側的第2範圍，於前述半導體基板之前述第1主面形成第1絕緣膜之工程，和(c)在前述第1範圍及前述第2範圍，於前述第1絕緣膜上形成第1導電膜之工程，和(d)在前述第1範圍除去前述第1導電膜，而在前述第2範圍之一部分殘留前述第1導電膜之工程，和(e)在前述第1範圍及前述第2範圍，包含在前述(d)工程所殘留之前述第1導電膜上而於前述半導體基板之前述第1主面形成第2導電膜之工程，和(f)在前述第1範圍圖案化前述第2導電膜，在前述第2範圍，前述(d)工程所殘留之前述第1導電膜之外周部則呈經由前述第2導電膜所被覆地，殘留前述第1導電膜上之前述第2導電膜之工程，和(g)前述(f)工程之後，氧化前述第2導電膜之表面的工程，和(h)前述(g)工程之後，在前述第2範圍，圖案化前述第2導電膜，前述第1導電膜及前述第1絕緣膜，形成前述第1絕緣膜所成之第1膜部，和前述第1膜部上之前述第1導電膜所成之第2膜部，和前述第2膜部上之前述第2導電膜所成之第3膜部的工程者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，具有：(i)呈被覆前述第1膜部，前述第2膜部及前述第3膜部地，形成第2絕緣膜之工程，和(j)研磨前述第2絕緣膜，使前述第3膜部之上面露出之工程，和(k)前述(j)工程之後，除去前述第3膜部而形成凹部，在前述凹部的底部使前述第2膜部露出之工程，和(l)前述(k)工程之後，於在前述凹部底部露出之前述第2膜部上形成第3導電膜，經由前述第3導電膜而埋入前述凹部內之工程，和(m)前述(l)工程之後，除去前述凹部外之前述第3導電膜，形成前述第1膜部所成之第1閘極絕緣膜，和前述第2膜部及前述第3導電膜所成之第1閘極電極之工程者。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，在前述(f)工程中，在前述第1範圍，圖案化前述第2導電膜及前述第1絕緣膜，形成前述第1絕緣膜所成之第2閘極絕緣膜，和前述第2導電膜所成之第2閘極電極，在前述(g)工程中，氧化前述第2閘極電極表面者。
  4. 如申請專利範圍第3項記載之半導體裝置之製造 方法，其中，前述(g)工程係包含：(g1)於前述半導體基板之前述第1主面，前述第2閘極電極表面，及在前述(f)工程殘留於前述第2範圍之前述第2導電膜表面，形成具有電荷存積部於內部之第3絕緣膜之工程，和(g2)於前述第3絕緣膜上，形成第4導電膜之工程，和(g3)由回蝕前述第4導電膜者，於前述第2閘極電極之側壁上藉由前述第3絕緣膜而殘留前述第4導電膜，形成第3閘極電極之工程，和(g4)除去未由前述第3閘極電極所被覆之部分的前述第3絕緣膜，於前述第3閘極電極與前述半導體基板之間，及前述第2閘極電極與前述第3閘極電極之間，殘留前述第3絕緣膜之工程，在前述(g1)工程中，在形成前述第3絕緣膜時，氧化前述第2閘極電極表面者。
  5. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中，前述第3絕緣膜係包含：第1氧化矽膜，和前述第1氧化矽膜上之第1氮化矽膜，和前述第1氮化矽膜上之第2氧化矽膜，前述(g1)工程係包含：(g5)於前述半導體基板之前述第1主面，前述第2 閘極電極表面，及在前述(f)工程殘留於前述第2範圍之前述第2導電膜表面，形成前述第1氧化矽膜之工程，和(g6)於前述第1氧化矽膜上，形成前述第1氮化矽膜之工程，和(g7)於前述第1氮化矽膜上，形成前述第2氧化矽膜之工程。
  6. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中，前述半導體裝置係具有非揮發性記憶體，前述第2閘極電極，和前述第3閘極電極係構成前述非揮發性記憶體之閘極電極者。
  7. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述第1導電膜係由氮化鈦膜，氮化鉭膜，氮化鎢膜，碳化鈦膜，碳化鉭膜，碳化鎢膜，氮化碳化鉭膜或鎢膜所成，前述第2導電膜係由矽膜所成者。
  8. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，具有：(i)呈被覆前述第1膜部，前述第2膜部及前述第3膜部地，形成第2絕緣膜之工程，和(j)研磨前述第2絕緣膜，使前述第3膜部之上面露出之工程，和(k)前述(j)工程之後，除去前述第3膜部，前 述第2膜部及前述第1膜部而形成凹部，在前述凹部的底部使前述半導體基板露出之工程，和(l)前述(k)工程之後，於在前述凹部底部露出之前述半導體基板上形成第3絕緣膜之工程，和(m)前述(l)工程之後，於前述第3絕緣膜上形成第3導電膜，經由前述第3導電膜而埋入前述凹部內之工程，和(n)前述(m)工程之後，除去前述凹部外之前述第3導電膜，形成前述第3絕緣膜所成之第1閘極絕緣膜，和前述第3導電膜所成之第1閘極電極之工程者。
  9. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，在前述(f)工程中，在前述第1範圍，圖案化前述第2導電膜及前述第1絕緣膜，形成前述第1絕緣膜所成之第2閘極絕緣膜，和前述第2導電膜所成之第2閘極電極，在前述(g)工程中，氧化前述第2閘極電極表面者。
  10. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，前述(g)工程係包含：(g1)於前述半導體基板之前述第1主面，前述第2閘極電極表面，及在前述(f)工程殘留於前述第2範圍之前述第2導電膜表面，形成具有電荷存積部於內部之第 4絕緣膜之工程，和(g2)於前述第4絕緣膜上，形成第4導電膜之工程，和(g3)由回蝕前述第4導電膜者，於前述第2閘極電極之側壁上藉由前述第4絕緣膜而殘留前述第4導電膜，形成第3閘極電極之工程，和(g4)除去未由前述第3閘極電極所被覆之部分的前述第4絕緣膜，於前述第3閘極電極與前述半導體基板之間，及前述第2閘極電極與前述第3閘極電極之間，殘留前述第4絕緣膜之工程，在前述(g1)工程中，在形成前述第4絕緣膜時，氧化前述第2閘極電極表面者。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述第4絕緣膜係包含：第1氧化矽膜，和前述第1氧化矽膜上之第1氮化矽膜，和前述第1氮化矽膜上之第2氧化矽膜，前述(g1)工程係包含：(g5)於前述半導體基板之前述第1主面，前述第2閘極電極表面，及在前述(f)工程殘留於前述第2範圍之前述第2導電膜表面，形成前述第1氧化矽膜之工程，和(g6)於前述第1氧化矽膜上，形成前述第1氮化矽膜之工程，和(g7)於前述第1氮化矽膜上，形成前述第2氧化 矽膜之工程。
  12. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(h)工程中，形成前述第1膜部所成之第1閘極絕緣膜，和前述第2膜部及前述第3膜部所成之第1閘極電極者。
  13. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，在前述(f)工程中，在前述第1範圍，圖案化前述第2導電膜及前述第1絕緣膜，形成前述第1絕緣膜所成之第2閘極絕緣膜，和前述第2導電膜所成之第2閘極電極，在前述(g)工程中，氧化前述第2閘極電極表面者。
  14. 如申請專利範圍第13項記載之半導體裝置之製造方法，其中，前述(g)工程係包含：(g1)於前述半導體基板之前述第1主面，前述第2閘極電極表面，及在前述(f)工程殘留於前述第2範圍之前述第2導電膜表面，形成具有電荷存積部於內部之第2絕緣膜之工程，和(g2)於前述第2絕緣膜上，形成第3導電膜之工程，和(g3)由回蝕前述第3導電膜者，於前述第2閘極 電極之側壁上藉由前述第2絕緣膜而殘留前述第3導電膜，形成第3閘極電極之工程，和(g4)除去未由前述第3閘極電極所被覆之部分的前述第2絕緣膜，於前述第3閘極電極與前述半導體基板之間，及前述第2閘極電極與前述第3閘極電極之間，殘留前述第2絕緣膜之工程，在前述(g1)工程中，在形成前述第2絕緣膜時，氧化前述第2閘極電極表面者。
  15. 如申請專利範圍第12項記載之半導體裝置之製造方法，其中，在前述(h)工程中，前述第2膜部之中，前述第1閘極電極之閘極寬度方向的一方之端部則呈經由前述第3膜部加以被覆地，形成前述第2膜部與前述第3膜部者。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，在前述(a)工程中，準備具有形成於前述半導體基板之前述第1主面側的前述第1範圍之第1活性範圍，和形成於前述半導體基板之前述第1主面側之前述第1範圍，區劃前述第1活性範圍之第1元件分離範圍的前述半導體基板，在前述(h)工程中，於前述第1活性範圍上形成前述第1膜部，前述第2膜部之中，前述閘極寬度方向之前述一方的端部則呈加以配置於前述第1元件分離範圍上地，形成前述第2膜部者。
  17. 一種半導體裝置，其特徵為具有：半導體基板，和形成於前述半導體基板上之第1閘極絕緣膜，和形成於前述第1閘極絕緣膜上之第1閘極電極，前述第1閘極電極係包含：前述第1閘極絕緣膜上之第1導電膜所成之第1膜部，和前述第1膜部上之第2導電膜所成之第2膜部，前述第1膜部之中，前述第1閘極電極之閘極寬度方向之一方的端部則經由前述第2膜部加以被覆者。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，具有：形成於前述半導體基板之第1主面側之第1範圍的第1活性範圍，和形成於前述半導體基板之前述第1主面側的前述第1範圍，區劃前述第1活性範圍之第1元件分離範圍，前述第1閘極絕緣膜係加以形成於前述第1活性範圍上，前述第1膜部之中，前述閘極寬度方向之前述一方的端部則加以配置於前述第1元件分離範圍上。
  19. 如申請專利範圍第17項記載之半導體裝置，其中，具有：前述第1閘極絕緣膜係加以形成在前述半導體基板之第1主面側之第1範圍，在前述半導體基板之前述第1主面側之第2範圍，形 成於前述半導體基板上之第2閘極絕緣膜，和形成於前述第2閘極絕緣膜上之第2閘極電極，和在前述第2範圍，形成於前述半導體基板上，與前述第2閘極電極鄰接之第3閘極電極，和形成於前述第3閘極電極與前述半導體基板之間，及前述第2閘極電極與前述第3閘極電極之間，具有電荷存積部於內部之第1絕緣膜者。
  20. 如申請專利範圍第19項記載之半導體裝置，其中，前述半導體裝置係具有形成於前述半導體基板之前述第1主面側的前述第2範圍之非揮發性記憶體，前述第2閘極電極，和前述第3閘極電極係構成前述非揮發性記憶體之閘極電極者。
TW103104069A 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置 TWI600158B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013034248A JP6120609B2 (ja) 2013-02-25 2013-02-25 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
TW201501304A true TW201501304A (zh) 2015-01-01
TWI600158B TWI600158B (zh) 2017-09-21

Family

ID=51369611

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106122061A TWI637523B (zh) 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置
TW103104069A TWI600158B (zh) 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106122061A TWI637523B (zh) 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置

Country Status (4)

Country Link
US (2) US9299854B2 (zh)
JP (1) JP6120609B2 (zh)
CN (1) CN104009004B (zh)
TW (2) TWI637523B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104878347B (zh) * 2015-06-05 2018-06-19 深圳市正和忠信股份有限公司 一种沉积黑色导电膜层的设备及其使用方法
JP6556556B2 (ja) 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6556601B2 (ja) * 2015-11-11 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6772644B2 (ja) * 2016-08-05 2020-10-21 住友電気工業株式会社 光モジュール
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6929173B2 (ja) * 2017-09-13 2021-09-01 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10782606B2 (en) * 2018-06-29 2020-09-22 Globalfoundries Inc. Photolithography methods and structures that reduce stochastic defects
US11515310B2 (en) * 2021-03-23 2022-11-29 Nanya Technology Corporation Cell array and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW318961B (zh) * 1994-05-04 1997-11-01 Nippon Precision Circuits
US6034416A (en) * 1997-04-17 2000-03-07 Matsushita Electirc Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3144350B2 (ja) 1997-07-22 2001-03-12 日本電気株式会社 半導体装置の製造方法
JP3988342B2 (ja) 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
JP3961211B2 (ja) * 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
US6420232B1 (en) * 2000-11-14 2002-07-16 Silicon-Based Technology Corp. Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
JP5376122B2 (ja) * 2006-11-14 2013-12-25 日本電気株式会社 半導体装置
JP2008288465A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
JP5550286B2 (ja) * 2009-08-26 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012119383A (ja) * 2010-11-29 2012-06-21 Renesas Electronics Corp 半導体装置およびその製造方法
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US9299854B2 (en) 2016-03-29
US20160172509A1 (en) 2016-06-16
JP6120609B2 (ja) 2017-04-26
TWI637523B (zh) 2018-10-01
TW201739055A (zh) 2017-11-01
JP2014165299A (ja) 2014-09-08
US9780232B2 (en) 2017-10-03
CN104009004B (zh) 2018-10-23
CN104009004A (zh) 2014-08-27
TWI600158B (zh) 2017-09-21
US20140239377A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
TWI600158B (zh) 半導體裝置之製造方法及半導體裝置
JP6081228B2 (ja) 半導体装置およびその製造方法
JP5734744B2 (ja) 半導体装置およびその製造方法
JP6026913B2 (ja) 半導体装置の製造方法
JP5629120B2 (ja) 半導体装置
JP6359386B2 (ja) 半導体装置の製造方法および半導体装置
JP6407609B2 (ja) 半導体装置の製造方法
CN108701655B (zh) 半导体存储元件，半导体器件，电子设备，以及半导体存储元件的制造方法
US9583502B2 (en) Method of manufacturing a semiconductor device
US9831092B2 (en) Semiconductor device and method for manufacturing the same
US11087818B2 (en) Semiconductor storage element, semiconductor storage device, semiconductor system, and control method
JP2005142484A (ja) 半導体装置および半導体装置の製造方法
JP6310802B2 (ja) 半導体装置の製造方法
JP2001217405A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees