TW201506934A

TW201506934A - 非同步橋接器晶片

Info

Publication number: TW201506934A
Application number: TW103110660A
Authority: TW
Inventors: 彼得吉林翰
Original assignee: 康佛森智財管理公司
Priority date: 2013-03-26
Filing date: 2014-03-21
Publication date: 2015-02-16
Also published as: WO2014153640A1; US20140293705A1

Abstract

記憶體裝置多晶片封裝組件包含習知的平行匯流排快閃記憶體晶粒，而該等晶粒與具有相同格式與協定的外部平行匯流排介接。記憶體裝置介面內的橋接器晶片內部式地透過一或多個內部平行匯流排而與封裝組件內的快閃晶粒介接。橋接器晶片對外部匯流排介面呈現單一負載，使得數個記憶體裝置多晶片封裝組件(MCP)可被連接到控制器，藉以增加由以全性能操作之單一控制器通道所支援之快閃晶粒的數量。

Description

非同步橋接器晶片

相關申請案交互參考

本申請案主張2013年3月26日提出申請之美國專利申請案第61/805,275號及2014年2月14日提出申請之美國專利申請案第14/180,582號之優先權且併入本文做為參考。

本發明係有關半導體裝置，更明確地說，本發明係有關記憶體裝置。

半導體例如可被組構成非揮發性記憶體，諸如快閃記憶體。快閃記憶體可包含NAND快閃記憶體及/或其它類型的快閃記憶體。快閃記憶體為非揮發性記憶體最常用的類型，廣泛地用於消費性電子產品的大量儲存，諸如數位式相機與可攜式數位音樂播放機。這類快閃記憶體採用記憶卡或USB類型之記憶條的形式，每一個都具有至少一個記憶體裝置及形成於其內的記憶體控制器。須瞭解，在本描述中，記憶體裝置為經封裝的裝置，其內具有至少一個半導體記憶體晶粒。快閃記憶體之另一浮現的應用是用於固態硬碟(SSD)，用來取代基於磁性的硬式磁碟機。在SSD應用中，通常要求高的儲存密度。

在大部分的應用中都需要大量儲存，諸如用於SSD的應用，在記憶體系統中，複數個具有特定記憶儲存容量的習知NAND快閃記憶體裝置與記憶體控制器彼此結合在一起，用來提供等於各個NAND快閃記憶體裝置儲存容量之總和的總記憶儲存容量。

在一例中，習知的NAND快閃記憶體與控制器在平行匯流排介面上通訊，典型上稱為單通道。用於定址、命令、及資料加上一些額外控制接腳的雙向8位元匯流排平行連接於複數個NAND快閃記憶體裝置。當習知平行匯流排NAND的速度增加時，例如，從40MHz非同步增加到諸如雙態模式(toggle mode)或開放式NAND快閃介面(ONFI)裝置的400MHz DDR介面，複數個記憶體裝置在匯流排上的負載效應成為限制因素。以400MHz操作為例，由於每一個快閃記憶體裝置的容量負載，匯流排上之快閃記憶體裝置的總數限制為4。雖然雙向匯流排可耦接4個以上的快閃記憶體晶粒，但由於額外的負載，整體的操作速度將無法400MHz全速操作。因此，要在性能與記憶體容量之間做一取捨。要解決這個問題，就得單通道或記憶體控制器之介面能支援數量較多的NAND快閃記憶體裝置，同時保持NAND快閃記憶體晶粒之最大的速率性能。

通常在記憶體裝置的單一封裝組件中堆疊8個NAND快閃晶粒，但8晶粒的容量負載效應阻礙了以全400MHz的速率操作。在高性能的雙態模式及ONFI裝置中加入了內部中斷電阻(On-die termination)，但此顯著地增加了靜態功率，且没有針對單通道或介面所支援之記憶體晶粒之數量的基本限制。

現已有提出新的串列耦接式NAND快閃記憶體架構。例如美國專利公告號2008/0198682 A1(2008年8月21日)中所揭示的串列耦接式快閃記憶體架構。在串列耦接式架構中，複數個記憶體裝置彼此與記憶體控制器串列地耦接，因此，複數個裝置之每一個僅須驅動單一個負載。須注意，記憶體控制器以高速介面及協定格式與記憶體裝置通訊，其與NAND快閃裝置的平行匯流排介面與協定不同。

串列耦接式架構可使用習知的NAND快閃晶粒連同橋接器晶片一起被封裝在多晶片封裝組件(MCP)內來予以實施。美國專利第7,957,173號揭示具有複數個NAND晶粒與橋接器晶片的MCP。橋接器晶片在封裝組件內透過習知的NAND快閃平行匯流排介面與各個NAND晶粒通訊。例如，在總共有8個NAND晶粒的MCP內，其橋接器晶片可具有4個獨立的內部介面，每一個係連接到兩個NAND晶粒。每一個內部平行匯流排介面上的負載輕，且因此可以實現全400MHz的操作。雖然外部的串列介面通常以高於內部的NAND快閃平行匯流排介面的速度來予以操作，但橋接器晶片包括用來在兩個介面格式之間轉譯命令、定址、及資料的邏輯。使此項處理更加複雜的是該兩格式的操作速度不同，當外部的串列介面為同步，而內部的NAND快閃介面為非同步時，其必須使用內部橋接器晶片時脈控制。

因此，吾人需要提供一種低成本的快閃記憶體系統，其不受來自單通道或介面對於所支援之記憶體晶粒數量之基本性能衰退的限制，同時提高記憶體系統的總記憶儲存容量。

在第一態樣中，本發明提供一記憶體裝置，其包括複數個記憶體裝置與橋接器裝置。複數個記憶體裝置包括有第一與第二記憶體裝置，第一與第二記憶體裝置的每一個皆具有針對預定之協定所組構的介面。橋接器裝置被組構成在第一與第二記憶體裝置的其中之一與針對該預定之協定所組構的外部介面之間選擇性地傳遞信號。在本態樣的實施例中，預定之協定為雙態模式NAND快閃記憶體介面協定。在另一實施例中，橋接器裝置回應在外部介面處所接收到的晶片致能信號而致能第一記憶體裝置或第二記憶體裝置。在此實施例中，橋接器裝置包括針對該預定之協定所組構且被耦接至第一記憶體裝置的內部記憶體介面。此內部記憶體介面可以是第一內部記憶體介面，且橋接器裝置包括針對該預定之協定所組構且被耦接至第二記憶體裝置的第二內部記憶體介面。按照本實施例之態樣，第二記憶體裝置被耦接至內部記憶體介面，該內部記憶體介面係第一內部記憶體介面，且橋接器裝置包括針對該預定的協定所組構且被耦接至針對該預定之協定所組構的至少一個附加記憶體裝置的第二內部記憶體介面。

按照本發明的另一實施例，第一與第二記憶體裝置為記憶體晶片，且橋接器裝置為橋接器晶片，以及該記憶體晶片與該橋接器晶片被整合在多晶片封裝組件(MCP)內。在本實施例中，MCP包括耦接至外部介面的接腳。

在本態樣的又一實施例中，橋接器裝置包括第一內部記憶體介面與第二內部記憶體介面，且橋接器裝置包括路由控制器，被組構成回應記憶體選擇信號而在外部介面與第一內部記憶體介面或第二內部記憶體介面之間選擇性地耦接該信號，其中，該信號包括控制信號與資料信號。在本實施例中，橋接器裝置包括控制信號路由器，被組構成回應記憶體選擇信號而將外部介面所接收到的控制信號耦接至第一內部記憶體介面或第二內部記憶體介面。橋接器裝置另包括資料路由器，被組構成回應該記憶體選擇信號，而在讀取操作中，從第一內部記憶體介面或第二內部記憶體介面將讀取資料耦接至外部介面，或，在寫入操作中，從外部介面將寫入資料耦接至第一內部記憶體介面或第二內部記憶體介面。資料路由器包括雙向的信號路徑，其中，第一信號路徑將讀取資料從第一內部記憶體介面或第二內部記憶體介面傳送到外部介面，以及，第二信號路徑將寫入資料從外部介面傳送到第一內部記憶體介面或第二內部記憶體介面。在本實施例中，橋接器裝置另包括命令解碼器，被組構成回應所接收到的讀取命令而致能第一信號路徑，或回應所接收到的寫入命令而致能第二信號路徑。

在實施例中，橋接器裝置包括路由控制器，被組構成回應記憶體選擇信號而在外部介面與第一內部記憶體介面或第二內部記憶體介面之間選擇性地耦接該信號，憶體選擇信號包括在外部介面處所接收到的晶片致能信號，並且路由控制器包括用於將該等晶片致能信號的其中之一傳遞給第一與第二記憶體裝置之每一個的電路。另者，記憶體選擇信號包括在外部介面處所接收到的記憶體位址信號，並且路由控制器包括位址解碼器，用以將記憶體位址信號解碼成晶片致能信號，及用以將該等晶片致能信號的其中之一提供給第一與第二記憶體裝置的每一個。

在第二態樣中，本發明提供一記憶體系統，其包括記憶體控制器與多晶片封裝組件。記憶體控制器係連接至記憶體匯流排，用以按照預定的協定而傳遞信號。多晶片封裝組件包括複數個記憶體晶片與橋接器晶片。複數個記憶體晶片包括至少兩個記憶體晶片，其中，每一個晶片皆具有針對該預定之協定所組構的記憶體介面。橋接器晶片具有針對該預定之協定所組構並被耦接至該記憶體匯流排的外部介面，及被耦接至該至少兩個記憶體晶片的至少一個內部記憶體介面，用以在該至少兩個記憶體晶片之所選擇到的記憶體晶片與外部介面之間傳遞該等信號，外部介面對記憶體匯流排呈現單一負載。按照第二態樣的實施例，每一個內部記憶體介面係耦接至該至少兩個記憶體晶片的其中之一。另者，複數個記憶體晶片係並聯連接至每一個內部記憶體介面。

熟悉一般技術之人士在配合附圖閱讀了以下對特定實施例的描述後，將可明瞭本發明的其它態樣與特徵。

10‧‧‧記憶體系統

12‧‧‧記憶體控制器

14‧‧‧NAND快閃記憶體晶粒

16‧‧‧匯流排

18‧‧‧I/O匯流排

100‧‧‧記憶體裝置

102‧‧‧非同步橋接器晶片

104‧‧‧NAND快閃記憶體晶粒

106‧‧‧NAND快閃記憶體晶粒

108‧‧‧記憶體系統通道

110‧‧‧通道系統

150‧‧‧第一NAND快閃介面

152‧‧‧第二NAND快閃介面

154‧‧‧命令解碼器

200‧‧‧記憶體裝置

202‧‧‧非同步橋接器晶片

204‧‧‧第一NAND快閃記憶體晶粒

206‧‧‧第二NAND快閃記憶體晶粒

208‧‧‧外部記憶體裝置介面

210‧‧‧內部記憶體晶粒介面

212‧‧‧內部記憶體晶粒介面

214‧‧‧通道匯流排

216‧‧‧通道匯流排

250‧‧‧記憶體裝置

252‧‧‧非同步橋接器晶片

254‧‧‧NAND快閃記憶體晶粒

256‧‧‧NAND快閃記憶體晶粒

258‧‧‧NAND快閃記憶體晶粒

260‧‧‧NAND快閃記憶體晶粒

262‧‧‧外部記憶體裝置介面

264‧‧‧內部記憶體晶粒介面

266‧‧‧內部記憶體晶粒介面

268‧‧‧通道匯流排

270‧‧‧通道匯流排

300‧‧‧非同步橋接器晶片

302‧‧‧路由控制器

304‧‧‧控制信號路由器

306‧‧‧命令解碼器

308‧‧‧資料路由器

400‧‧‧緩衝器電路

402‧‧‧驅動器電路

404‧‧‧OR邏輯閘

406‧‧‧反相器

410‧‧‧緩衝器

412‧‧‧路徑選擇電路

414‧‧‧OR邏輯閘

416‧‧‧OR邏輯閘

420‧‧‧雙向緩衝器

422‧‧‧路徑選擇電路

424‧‧‧OR邏輯閘

426‧‧‧三態緩衝器

428‧‧‧三態緩衝器

430‧‧‧三態緩衝器

432‧‧‧AND邏輯閘

434‧‧‧AND邏輯閘

436‧‧‧OR邏輯閘

500‧‧‧緩衝器電路

502‧‧‧驅動器電路

504‧‧‧NAND邏輯閘

506‧‧‧NAND邏輯閘

508‧‧‧OR邏輯閘

510‧‧‧反相器

512‧‧‧反相器

514‧‧‧反相器

800‧‧‧路由控制器

802‧‧‧記憶體晶粒位址解碼器

804‧‧‧OR邏輯閘

806‧‧‧OR邏輯閘

808‧‧‧OR邏輯閘

810‧‧‧OR邏輯閘

812‧‧‧OR邏輯閘

814‧‧‧OR邏輯閘

816‧‧‧OR邏輯閘

818‧‧‧OR邏輯閘

820‧‧‧OR邏輯閘

900‧‧‧封裝組件

902‧‧‧非同步橋接器晶片

904‧‧‧NAND快閃記憶體晶粒

906‧‧‧內部NAND快閃介面

908‧‧‧外部NAND快閃介面

912‧‧‧導線

916‧‧‧導線

913‧‧‧導線

918‧‧‧封裝引線

920‧‧‧非同步橋接器晶片

現將參考附圖藉由實例來描述本發明的實施例。

圖1係習知技術之雙態模式NAND記憶體系統的方塊圖；圖2A係說明習知技術之雙態模式NAND命令與定址周期的時序圖；圖2B係說明習知技術之雙態模式NAND讀取資料叢發操作的時序圖；圖2C係說明習知技術之雙態模式NAND叢發資料寫入操作的時序圖；圖3係按照本發明之實施例之記憶體裝置的方塊圖；圖4係按照本發明之實施例之非同步橋接器晶片的方塊圖；圖5A顯示圖3之記憶體裝置例的方塊圖；圖5B顯示圖3之記憶體裝置另一例的方塊圖；圖6顯示圖4之非同步橋接器晶片的功能電路方塊；圖7A係圖6之路由控制電路例的電路概圖；圖7B係圖6之控制信號路由電路例的電路概圖；圖7C係圖6之資料信號路由電路例的電路概圖；圖7D係圖6之命令解碼器例的方塊圖；圖8A係圖6之路由控制電路另一例的電路概圖；圖8B係圖6之控制信號路由電路另一例的電路概圖；圖8C係圖6之命令解碼器另一例的方塊圖；圖9A說明按照本發明之實施例之非同步橋接器晶片對所選擇到之記憶體晶粒之命令與位址轉移操作的時序圖；圖9B說明按照本發明之實施例之非同步橋接器晶片對所選擇到之記憶體晶粒之讀取資料轉移操作的時序圖；圖9C說明按照本發明之實施例，非同步橋接器晶片對所選擇之記憶體晶粒之寫入資料轉移操作的時序圖；圖10按照本發明之實施例，操作圖3之記憶體裝置之方法的流程圖；圖11係路由控制器之另一例的電路概圖；圖12A係按照本發明之實施例之記憶體裝置封裝組件的剖面概視圖；圖12B係按照本發明另一實施例之記憶體裝置封裝組件的剖面概視圖。

一般言之，本發明提供半導體裝置，且有關用於大量儲存的記憶體裝置。按照一個實施例，提供的記憶體裝置多晶片封裝組件包含習知的平行匯流排快閃記憶體晶粒，其介接於具有相同格式與協定的外部平行匯流排。記憶體裝置介面內的橋接器晶片內部式地透過一或多個內部平行匯流排而與封裝組件內的快閃晶粒介接。橋接器晶片對外部匯流排介面呈現單一負載，使得控制器可以連接數個記憶體裝置多晶片封裝組件(MCP)，藉以增加由以全性能操作之單一控制器通道所能支援的快閃晶粒數量。

不同於先前提到之串列耦接式架構的記憶體裝置，此没有習知非同步NAND或雙態模式NAND應用中用於命令、位址、或資料資訊之轉移的自由運行時脈(free running clock)。ONFI NAND也提供在資料寫入操作的不動作周期期間關閉時脈的選項。因此，本實施例的記憶體裝置不需要使用自由運行時脈，且因此僅使用接收自記憶體控制器的信號而非同步地操作。

在詳細描述記憶體裝置的實施例與組件之前，先啟發性地說明習知之NAND快閃式記憶體系統的組態。

圖1為習知技術之雙態模式NAND記憶體系統的方塊圖。NAND記憶體系統10包括記憶體控制器12及各個NAND快閃記憶體晶粒14。在本例中，8個雙態模式NAND快閃記憶體晶粒14被連接到記憶體控制器12的單一個通道。NAND快閃記憶體晶粒14可被封裝在單一個 MCP內，或每一個NAND快閃記憶體晶粒14可被封裝在其自已的封裝組件內。記憶體控制器12的通道包括控制NAND快閃記憶體晶粒14之操作所需的控制信號組，以及提供給與接收自NAND快閃記憶體晶粒14的資料信號。在圖1的例中，顯示有一個通道被連接到NAND快閃記憶體晶粒14。以下是概略解釋圖1中所顯示之信號的功能。

記憶體控制器12提供晶片致能CE#[7：0]、命令鎖存致能CLE、位址鎖存致能ALE、讀取致能RE#、寫入致能WE#及、資料選通DQS等控制信號。記憶體控制器12接收狀態信號就緒(ready)/忙碌(busy)R/B#，並提供與接收輸入/輸出資料I/O[7：0]。為了簡化概示圖，CE#[7：0]線以匯流排16來予以顯示，及I/O[7：0]線以匯流排18來予以顯示。須注意，任何附加有“#”的信號指示其為低態有效邏輯位準信號。記憶體控制器12的這些信號被連接到每一個NAND快閃記憶體晶粒14之具有相同標記的信號。關於匯流排16，以分開的CE#線提供給每一個晶粒14，而使得僅一個晶粒14接受命令並於指定的時間在共用的I/O匯流排18上提供資料。圖中未顯示電源接腳及某些信號，諸如未顯示WP#，但須瞭解，WP#是記憶體正常操作所需的信號。另須注意，在需要較高速操作的應用中，所顯示的某些信號可被提供做為差分信號，例如諸如差分DQS與RE。習知的非同步NAND與ONFI NAND具有類似的信號，且以類似的方式來予以操作。NAND記憶體系統10的組態受害於前述的容量負載效應，且因此可以被連接到記憶體控制器12之通道的NAND快閃晶粒14之數量受到限制，否則，整體的記憶體性能會下降。

圖2A描繪習知技術之雙態模式NAND命令與位址周期的時序圖。三星或東芝供應雙態模式NAND快閃裝置，且雙態模式介面係描述於JEDEC標準的JESD230。在圖2A中，RE#為高態，且當I/O[7：0]上出現資訊時，信號CE#、CLE、ALE、與WE#受到控制。圖2A顯示用以啟始被低態有效之CE#信號所選擇到之裝置中之讀取、程式、抹除、或其它命令的命令及位址鎖存周期。當CLE為高態且ALE為低態時，出現在I/O[7：0]上的命令CMD被鎖存在WE#的上升邊緣。當ALE為高態及CLE為低態時，位址位元組ADD被鎖存在WE#的上升邊緣。位址周期的數量視命令CMD的類型而定。須注意，WE#係雙態且看起來與時脈信號類似，且如命令CMD與位址位元組ADD之鎖存僅發生在WE#的上升邊緣，此項操作係以單一資料率(SDR)來予以執行。

圖2B描繪習知技術之雙態模式NAND的讀取資料叢發操作。在圖2B中，CLE與ALE保持在低態而WE#保持在高態，且為簡化圖式而未顯示。圖2B顯示NAND快閃晶粒在輸入了適當的命令與位址(諸如，圖2A中所示的雙態模式NAND命令與位址周期)之後的雙態模式讀取操作。在此操作中，RE#接腳提供用於雙資料率(DDR)操作的時脈。在RE#的第一個下降邊緣，所選擇到之 NAND晶粒上的DQS與I/O[7：0]輸出被致能。第一個資料位元組“0”在RE#之第一個上升邊緣上被輸出，接著是第二個位元組“1”在下一個下降邊緣上被輸出，等等。DQS邊緣與資料轉換對齊，供記憶體控制器用以鎖存讀取資料。在記憶體控制器內，為了可靠且無錯誤的資訊轉移，所接收到的DQS邊緣關於資料被延遲，以便在資料有效周期內使得DQS邊緣之中。

圖2C描習知技術之繪雙態模式NAND的叢發資料寫入操作。在圖2C中，CLE與ALE保持低態而WE#與RE#保持在高態，且為簡化圖式而未顯示。圖2C顯示NAND快閃晶粒在輸入了適當的命令與位址(諸如，圖2A中所示的雙態模式NAND命令與位址周期)之後的雙態模式寫入操作。控制器提供DQS之邊緣關於輸入資料的有效周期置中。NAND快閃晶粒使用DQS輸入時脈的兩個邊緣來為DDR操作鎖存輸入資料，而不需要額外的精密延遲電路。

圖3為按照本實施例之記憶體裝置的方塊圖。在圖3所示的非限制例中，記憶體裝置100為多晶片封裝組件(MCP)，其內封裝有非同步橋接器晶片102及複數個NAND快閃晶粒(至少兩個晶粒)。圖3所示的例中包括兩個NAND快閃晶粒104與106。NAND快閃晶粒104註記以數字“1”，而NAND快閃晶粒106註記以數字“n”，其中，n為2以上的任何整數值。另者，記憶體裝置可以是其上安裝有非同步橋接器晶片102及至少兩個NAND快閃晶粒104與106的印刷電路板(PCB)，並以PCB線跡(line trace)而互連。記憶體裝置100具有第一NAND快閃介面，諸如前述的NAND快閃雙態模式介面，使用圖1之每一個NAND快閃記憶體晶粒14所用的信號。此第一NAND快閃介面為外部記憶體裝置介面，且第一NAND快閃介面信號可被連接到記憶體控制器的記憶體系統通道108，諸如圖1的記憶體控制器通道12。從現在開始，記憶體控制器的此記憶體系統通道108被稱為記憶體系統匯流排。

記憶體裝置100具有第二NAND快閃介面，其為內部記憶體晶粒介面，其被連接到通道系統110。在圖3中，此通道系統110將第一NAND快閃介面的信號，且特別是記憶體系統通道108的信號，耦接到所選擇到的NAND快閃晶粒。第二NAND快閃介面代表任何數量的各個通道，每一個通道皆被連接到通道系統110之對應的內部匯流排。如稍後更詳細的描述，通道系統110可以有特定的組態，諸如每個NAND快閃記憶體晶粒的專用內部匯流排，或用於預定數量之NAND快閃記憶體晶粒的共用內部匯流排。

圖4為按照本實施例之圖3之非同步橋接器晶片102的方塊圖。非同步橋接器晶片102在主記憶體系統匯流排與至少兩個使用相同類型之信號格式或協定之NAND快閃晶粒之間耦接預定格式或協定的信號。非同步橋接器晶片102包括第一NAND快閃介面150、第二NAND快閃介面 152、及命令解碼器154。介面150也稱為外部介面，且當整合入MCP時，MCP的接腳係耦接至該外部介面。第一NAND快閃介面150接收“n”個晶片致能信號CEn，一組以CTRL表示的控制信號、以及一組以I/O_DQS表示的雙向I/O與DQS信號。在本實施例中，晶片致能信號的功能為記憶體選擇信號。如前所述，NAND快閃記憶體裝置接收專用的CE信號用以致能它的操作，因此，專用的CE信號提供給大量記憶體系統100的各個NAND快閃晶粒。因此，為與圖3的實施例一致，“n”個NAND快閃記憶體晶粒需要“n”個CE信號。在本實施例中，CEn、CTRL、及I/O與DQS這些信號例如可以與圖1所示之記憶體控制器12所提供及接收的那些信號相同。不過，也可使用替代的記憶體介面協定與格式來取代本描述中所顯示的那些。

第二NAND快閃介面152提供晶片致能信號CEn，其與第一NAND快閃介面150所接收的那些邏輯地相同，並提供邏輯地相同的控制信號與雙向信號組。例如，圖4的實施例顯示第二NAND快閃介面152提供CTRL1到CTRLp及I/O1_DQS1到I/Op_DQSp，其中，“p”代表第二NAND快閃介面152中可用的記憶體通道數量。命令解碼器154主要負責根據正被執行的操作及CEn組的啟動晶片致能信號來控制通過非同步橋接器晶片102之資料以及資料選通路徑的路由與時序。因此，綜言之，非同步橋接器晶片102將信號與資料從第一NAND快閃介面150經由第二NAND快閃介面152之“p”個通道其中之一，傳遞到所選擇到的NAND快閃記憶體晶粒。

以下顯示圖5A及5B之例示的組態，以便對圖3之記憶體裝置100之可能的內部組態及通道系統110之更特定的組態做更佳的說明。

圖5A為顯示圖3之記憶體裝置實施例的一個實例的方塊圖。此實施例說明專用的通道匯流排組態，其中，有一個專供一個NAND快閃記憶體晶粒使用的內部通道匯流排。在此例示的實施例中，記憶體裝置200包括非同步橋接器晶片202、第一NAND快閃記憶體晶粒204、及第二NAND快閃記憶體晶粒206。圖5A的非同步橋接器晶片202包括外部記憶體裝置介面208及兩個內部記憶體晶粒介面210與212。內部記憶體晶粒介面210經由通道匯流排214而被耦接至第一NAND快閃記憶體晶粒204，而內部記憶體晶粒介面212經由通道匯流排216而被耦接至第二NAND快閃記憶體晶粒206。

如圖5A所示，外部記憶體裝置介面208被耦接至信號CE1#、CE2#、CLE、ALE、RE#、WE#、I/O與DQS。在本實施例中，這些信號構成雙態模式NAND快閃記憶體介面協定的一部分。某些信號並未被顯示出，但須瞭解，正常的操作需要這些信號。須瞭解，在本例中，I/O信號包括8條個別的資料信號線。兩個內部記憶體晶粒介面210與212提供與接收與外部記憶體裝置介面208相同的那些邏輯信號。內部記憶體晶粒介面210的信號名稱包括字尾“A”，而內部記憶體晶粒介面212的信號名稱包括字尾“B”。因此，通道匯流排214可稱為A通道，而通道匯流排216可稱為B通道。通道匯流排214僅被耦接至NAND快閃記憶體晶粒204，而通道匯流排216僅被耦接至NAND快閃記憶體晶粒206。

在一般操作中，記憶體控制器(未顯示出)將CE1#或CE2#的其中一者驅動到低態有效邏輯位準，並將控制信號及/或資料驅動到對應於特定操作的邏輯位準。特定控制信號邏輯位準的例子已於先前被顯示於圖2A、2B、及2C的時序圖中。視記憶體控制器經由CE1#或CE2#所選擇的特定NAND快閃記憶體而定，非同步橋接器晶片202將所接收到的信號路由到通道匯流排214或通道匯流排216。由於被傳遞通過非同步橋接器晶片202的CE1#或CE2#分別是CE_A#與CE_B#，因此，NAND快閃記憶體晶粒204與206僅其中之一被致能。圖5A之記憶體裝置100所提供的優點在於即使有兩個NAND快閃記憶體晶粒可被存取，但呈現於記憶體系統匯流排的僅是單一負載。圖5A的例子可被縮放，以使得非同步橋接器晶片202包括2個以上的內部記憶體晶粒介面，每一個皆具有用於單一個NAND快閃晶粒的專用通道匯流排。

在圖5A的記憶體裝置例中，非同步橋接器晶片202和NAND快閃記憶體晶粒204與206可被堆疊及封裝在單一個MCP中。外部記憶體控制器所見到的僅是非同步橋接器晶片202的單一個負載，藉以允許多個MCP可連接到單一個記憶體控制器通道。

圖5B顯示圖3之記憶體裝置另一例的方塊圖。此實施例說明共用的通道匯流排組態，其中，一個內部通道匯流排專供至少兩個NAND快閃記憶體晶粒所使用。在此例示的實施例中，記憶體裝置250包括非同步橋接器晶片252，以及NAND快閃記憶體晶粒254、256、258、及260。每一個NAND快閃記憶體晶粒254、256、258、及260都可以與圖5A的NAND快閃記憶體晶粒204相同。圖5B的非同步橋接器晶片252包括外部記憶體裝置介面262及兩個內部記憶體晶粒介面264與266。內部記憶體晶粒介面264經由通道匯流排268而被耦接至NAND快閃記憶體晶粒254與256，而內部記憶體晶粒介面265經由通道匯流排270而被耦接至NAND快閃記憶體晶粒258與260。

外部記憶體裝置介面262與外部記憶體裝置介面208類似，且接收/提供相同的信號，唯外部記憶體裝置介面262接收4個晶片致能信號CE[1：4]，而非兩個晶片致能信號。內部記憶體晶粒介面264與266與內部記憶體晶粒介面210類似，並且接收/提供相同的信號，唯內部記憶體晶粒介面264提供兩個晶片致能信號CE1_A#及CE2_A#，內部記憶體晶粒介面266提供兩個晶片致能信號CE1_B#及CE2_B#，而非一個晶片致能信號。

除了專用的晶片致能信號CE1_A#僅提供給NAND快閃記憶體晶粒254，及專用的晶片致能信號CE2_A#僅提供給NAND快閃記憶體晶粒256之外，NAND快閃記憶體晶粒254與256係並聯連接到通道匯流排268。通道匯流排268可被稱為A通道。同樣地，除了專用的晶片致能信號CE1_B#僅提供給NAND快閃記憶體晶粒258，及專用的晶片致能信號CE2_B#僅提供給NAND快閃記憶體晶粒260之外，NAND快閃記憶體晶粒258與260係並聯連接到通道匯流排270。通道匯流排270可被稱為B通道。

在一般的操作中，記憶體控制器(未顯示出)將4個晶片致能信號CE[1：4]#的其中一者驅動到低態有效邏輯位準，並將控制信號及/或資料驅動到對應於特定操作的邏輯位準。特別操作之控制信號邏輯位準的例子被顯示於先前圖2A、2B、及2C中所示的時序圖。非同步橋接器晶片252視記憶體控制器所選擇到的NAND快閃記憶體晶粒而將所接收到的信號路由到通道匯流排268或通道匯流排270。由於傳遞通過非同步橋接器晶片252的CE1#、CE2#、CE3#、及CE4#分別為CE1_A#、CE2_A#、CE1_B#、及CE2_B#，因此，NAND快閃記憶體晶粒254、256、258、及260僅其中之一被致能。在圖5B的例中，可以有多於兩個的NAND快閃記憶體晶粒被並聯連接到通道匯流排268及270。為了使連接到通道匯流排268及270之每一個NAND快閃記憶體晶粒的性能最大化，連接到通道匯流排之晶粒的數量應受到限制。此限制可經由計算、模擬、或實驗來予以決定，且對應於不會對記憶體系統之最大性能有不利衝擊的最大負載。圖5B的例子可按比例縮放，以使得非同步橋接器晶片252可包括兩或多個內部記憶體晶粒介面，每一個皆具有供至少兩個NAND快閃記憶體晶粒共用的通道匯流排。例如，4個內部記憶體晶粒介面可容納16個NAND快閃記憶體晶粒，且每一個內部記憶體晶粒介面連接4個NAND快閃記憶體晶粒，然而提供給記憶體控制器的仍是單一個負載。

在圖5B的記憶體裝置例中，非同步橋接器晶片252與NAND快閃記憶體晶粒254、256、258、及260可被堆疊並封裝在單一個MCP內。外部記憶體控制器將僅見到非同步橋接器晶片252的單一個負載，藉以允許複數個記憶體裝置連接到單一個記憶體控制器通道。

圖5A及5B的記憶體裝置例可用於圖1中所示的記憶體系統，其中，每一個NAND快閃記憶體晶粒14皆可用圖5A或5B的記憶體裝置例來予以置換。藉由確立適當的晶片致能信號，即可選擇任何特定的記憶體晶粒。

圖6顯示圖4之非同步橋接器晶片實施例按照本實施例的功能電路方塊圖。出現於圖4中的信號名稱與顯示於圖6之實施例中的相同。如先前對於圖4之討論，非同步橋接器晶片300負責在主記憶體系統匯流排與至少兩個NAND快閃晶粒之間耦接信號，該兩者皆使用相同類型之格式或協定的信號。非同步橋接器晶片300包括路由控制器302、控制信號路由器304、命令解碼器306、及資料路由器308。

路由控制器302被組構成接收任何數量的晶片致能信號，並提供內部控制信號，諸如主致能信號en，及路徑選擇控制信號path_sel。路徑選擇控制信號的數量，視被組構之橋接器晶片所具有的內部記憶體晶粒介面的數量而定。路由控制器302將所接收到的晶片致能信號傳遞給各個NAND快閃記憶體晶粒。如圖中所顯示從路由控制器302之右側輸出的CEn信號。

控制信號路由器304接收來自記憶體控制器的控制信號組CTRL、主致能信號en、及路徑選擇控制信號path_sel。控制信號路由器304被en信號致能，並根據path_sel而將所接收到的控制信號CTRL路由通過CTRL1或CTRLp的其中一個輸出。所接收到之許多CTRL的各個控制信號被緩衝，並經由內部控制信號ctrl_int提供給命令解碼器306。CTRL1信號組被提供作為一通道匯流排的一部分，同時CTRLp信號組被提供作為不同通道匯流排的一部分。

命令解碼器306回應來自資料路由器308經由I/O_int提供的命令而接收path_sel與ctrl_int以提供輸入與輸出路徑選擇控制信號I/O_sel。所接收到的信號被解碼，用以至少指示要被執行之操作的類型，諸如寫入或讀取操作，同時使用path_sel來決定資料路由器308的那一條資料輸入/輸出路徑要被致能。

資料路由器308包括被en致能的電路，並經由I/O_DQS從主記憶體系統匯流排分別接收的寫入資料與寫入資料選通時脈，並提供讀取資料與讀取資料選通時脈給主記憶體系統匯流排。在資料路由器308的右側為內部資料與內部資料選通信號組I/O1_DQS1與I/Op_DQSp。提供I/O1_DQS1信號組作為一通道匯流排的一部分，同時，提供I/Op_DQSp信號組作為不同之通道匯流排的一部分。如前文之解釋，I/O_int係從I/O_DQS匯流排所接收到之外部資料的內部經緩衝的資料信號。更具體地說，這些資料信號對應於在命令周期期間所接收到的命令資料，例如，如圖2A中所示。從命令解碼器306所接收到的I/O_sel信號被用來選擇I/O1_DQS1或I/Op_DQSp信號組中的哪一組要被耦接至I/O_DQS。CTRL1與I/O1_DQS1信號共同地形成一個內部記憶體通道，及CTRLp與I/Op_DQSp信號共同地形成不同的通道，每一個通道分別地載於不同的通道匯流排。

須瞭解，圖6的非同步橋接器晶片300可被組構成接收任何數量的晶片致能信號CEn，且可被組構成具有任何數量的通道。

圖7A、7B、及7C為圖6之路由控制器302、控制信號路由器304、及資料路由器308按照一例的電路概圖。在本例中，其假設記憶體裝置係按圖5A所示之例所組構而成。須注意，圖中所顯示的邏輯閘係說明其邏輯功能的代表性圖符，但用以實現該邏輯功能之任何適合的電晶體組態都可使用。

本例之圖7A的路由控制器302包括用於緩衝CE1#與CE2#信號的緩衝器電路400，用以將緩衝器電路400之輸出分別驅動成晶片致能信號CE_A#與CE_B#的驅動器電路402。緩衝器電路400之輸出稱為ce1#與ce2#，被提供給由OR邏輯閘404及反相器406所組成的主晶片致能產生器。主晶片致能產生器之目的係用來檢測CE1#或CE2#的低態邏輯有效位準，並產生低態邏輯有效主晶片致能ce#信號。ce#信號用於致能非同步橋接器晶片300的其它電路。在本實施例中，ce#信號以圖6的en信號來予以表示，及ce1#與ce2#信號共同地以圖6中的path_sel來予以表示。

本例之圖7A的控制信號路由器304包括用於每一個所接收到之控制信號的各個信號路徑電路。CLE控制信號的信號路徑電路包括：用以接收來自圖7A之路由控制器302之ce#及CLE的緩衝器410，以及接收來自圖7A之路由控制器302之內部信號ce1#與ce2#的路徑選擇電路412。在本例中，緩衝器410包括OR邏輯閘，其中，ce#信號致能緩衝器410。更明確地說，所有輸入到控制信號路由器304的信號皆被ce#閘控，以節省没有匯流排活動時的電力。邏輯OR閘414切斷在電源供應與接地之間流動的任何電力，結果使輸入位準浮動於全功率與接地位準之間的某處。在本例示的實施例中，邏輯OR閘可用習知的CMOS NOR閘接著是反相器來予以實施，以完全切斷在這些條件下的電力。因此，當沒有CE1#與CE2#輸入被確立時，內部被緩衝的輸入信號cle_int、ale_int、re#_int、及we#_int被強迫為高態。如稍後之描述，此相同類型的電路也被使用於資料路由器308。

在本例中，路徑選擇電路412包括OR邏輯閘對414與416，每一個皆具有連接到緩衝器410之輸出的輸入。每一個OR邏輯閘414與416接收各自的ce1#與ce2#信號以被致能，藉以傳遞CLE_A或CLE_B的CLE信號。當ce1#為無效(inactive)時，CLE_A係保持在高態邏輯位準。同樣地，當ce2#為無效時，CLE_B係保持在高態邏輯位準。此藉由消除對應之通道匯流排上之不必要的轉換以節省電力。如先前對於圖5A之例的描述，CLE_A為A通道的一部分，而CLE_B為B通道的一部分。

用於ALE、RE#、及WE#控制信號的信號路徑電路被組構成與先前所描述用於CLE控制信號的信號路徑電路一致。因此，每一個皆具有相同的緩衝器410與路徑選擇電路412，其中，相同的控制信號ce#、ce1#、及ce2#以相同的組態而被耦接至那裡。為了簡化概圖，用於ALE、RE#、及WE#控制信號的緩衝器與路徑選擇電路僅以簡單的方塊來予以顯示，並分別註記以參考數字410與412。須注意，任何其它所接收到的單向控制信號皆可具有與圖7B中所示相同的信號路徑電路。在本例中，CLE、ALE、RE#、及WE#之內部緩衝的版本分別顯示以cle_int、ale_int、re#_int、及we#_int，共同地以圖6的ctrl_int信號來予以表示。

本例之圖7C的資料路由器308包括用於資料與資料選通信號的各個雙向信號路徑電路。用於I/O資料匯流排之一個位元的信號路徑電路包括雙向緩衝器420與雙向路徑選擇電路422。在本例中，雙向緩衝器420包括OR邏輯閘424與三態緩衝器426。OR邏輯閘424由ce#來予以致能，以將其所接收到之資料的I/O位元傳遞到它的輸出。三態緩衝器426由REN來予以致能，以接收自I/O_A或I/O_B線之讀取資料的位元來驅動I/O線。當命令解碼器306所接收到的控制信號被解碼成對應於讀取操作時，其提供讀取致能控制信號REN。雙向路徑選擇電路422包括三態緩衝器428與430、AND邏輯閘432與434、及OR邏輯閘436。

三態緩衝器428與430具有連接到雙向緩衝器420之輸出的輸入，且每一個分別由命令解碼器306所提供的資料路徑控制信號I/O_A與I/O_B致能。因此，所接收到的I/O資料信號被驅動成I/O_A或I/O_B，視哪一個資料路徑控制信號I/O_A與I/O_B被確立為有效邏輯位準而定。在對所選擇到之NAND快閃記憶體晶粒的寫入操作期間，使用OR邏輯閘424和三態緩衝器428與430。在從所選擇到之NAND快閃記憶體晶粒的讀取操作中，其所提供的讀取資料出現在I/O_A或I/O_B上。在此讀取操作中，使I/O_A與I/O_B無效以保持三態緩衝器428與430三態化。當命令解碼器306得知A或B通道中是哪一個通道提供讀取資料時，則以命令解碼器306所產生之對應的讀取致能信號REN_A或REN_B來取代，用以致能對應的AND邏輯閘。接著，讀取資料被從OR邏輯閘436的輸出傳遞到已被命令解碼器306所提供之讀取致能信號REN致能的三態緩衝器426。在寫入操作期間，使REN無效，以三態化該三態緩衝器426。

用於DQS信號的雙向信號路徑電路被組構成與用於先前所描述之I/O資料信號的雙向信號路徑電路相同。因此，用於DQS信號的電路具有相同的雙向緩衝器420與雙向路徑選擇電路422，其中，相同的控制信號ce#、IO_A、IO_B、REN_A、REN_B及REN以相同的組態而被耦接至那裡。為了簡化概圖，雙向緩衝器與雙向路徑選擇電路僅以簡單的方塊來予以顯示，並分別註記以參考數字420與422。須注意，任何其它的雙向信號都可具有與圖7C中所示相同的信號路徑電路。在本例中，IO_A、IO_B、REN_A、及REN_B的命令解碼器306信號共同地以圖6的I/O_sel信號來予以表示。

本例之圖7D中的命令解碼器306接收前述的內部信號ce1#、ce2#、cle_int、ale_int、re#_int、we#_int、及I/O_int以產生控制信號IO_A、IO_B、REN、REN_A、及REN_B。命令解碼器306監視經由I/O_int線而被發送到記憶體裝置的命令，以控制資料路由器308的雙向信號路徑電路。命令解碼器306辨識整組的NAND命令，以便在命令、定址、及資料輸入操作期間的正確時間確立輸出致能信號IO_A與IO_B，及在資料輸出操作期間的正確時間確立致能信號REN、REN_A、及REN_B。

在命令、定址、及資料輸入(寫入)操作期間， IO_A與IO_B致能適當的三態緩衝器428與430，以驅動內部A通道或內部B通道上的8位元資料與資料選通信號。未被選擇到的驅動器仍保持在三態，以使得未被選擇到的內部記憶體通道繼續保持浮動。

在資料輸出(讀取)操作期間，REN_A與REN_B致能適當的AND邏輯閘432與434，以接收來自內部A通道或內部B通道的8位元資料與資料選通信號。資料經由被REN所致能的三態緩衝器426而被驅動回到記憶體控制器。

圖7A至7D說明的非同步橋接器晶片300電路例被組構成用於具有如圖5A所示組態的記憶體裝置。以下的圖8A至圖8D則說明被組構成用於具有如圖5B所示組態之記憶體裝置的非同步橋接器晶片300電路例。

本例之圖8A的路由控制器302包括用於緩衝CE1#、CE2#、CE3#、及CE4#信號的緩衝器電路500，用以將緩衝器電路500之輸出分別驅動成晶片致能信號CE1_A#、CE2_A#、CE1_B#、及CE2_B#的驅動器電路502。晶片致能加總邏輯包括NAND邏輯閘504與506、OR邏輯閘508、反相器510、512、及514。NAND邏輯閘504與反相器510檢測CE1#或CE2#的其中一者在低態有效邏輯位準，以便將ce12#驅動到低態邏輯位準。NAND邏輯閘506與反相器514檢測CE3#或CE4#的其中一者在低態有效邏輯位準，以將ce34#驅動到低態邏輯位準。須注意，在此時，接收CE1_A#與CE2A#的NAND快閃記憶體晶粒被連接到相同的通道匯流排268(A通道)，同時，接收CE1_B#與CE2B#的NAND快閃記憶體晶粒被連接到相同的通道匯流排270(B通道)。因此，低態有效邏輯ce12#指示A通道被啟動。另一方面，低態有效邏輯ce34#指示B通道被啟動。OR邏輯閘508與反相器512檢測CE1#、CE2#、CE3#、及CE4#的其中任一者的有效低態邏輯位準，並產生有效的低態邏輯主晶片致能ce#信號。主晶片致能信號ce#的功能與圖7A之例中所示的信號ce#相同，而且被用來致能非同步橋接器晶片300的其它電路。在本實施例中，ce#信號以圖6的en信號來予以表示，及ce12#與ce34#信號共同地以圖6中的path_sel來予以表示。

除了使用信號ce12#與ce34#而不是信號ce1#與ce2#之外，本例之圖8B之控制信號路由器304與圖7B之例一致。因此，低態有效邏輯位準ce12#致能緩衝器410所接收到的控制信號在A通道上的傳輸。同樣地，低態有效邏輯位準ce34#致能緩衝器410所接收到的控制信號在B通道上的傳輸。

關於目前所描述之圖5B的記憶體裝置組態，圖6之非同步橋接器晶片300之資料路由器308所用的電路與圖7C中所示的相同，使用相同的信號來予以控制，且因此不再顯示用於目前之組態的資料路由器。

除了使用信號ce12#與ce34#而不是信號ce1#與ce2#之外，本例之圖8C的命令解碼器306與圖7D中所示的一致。然而，整體的功能相同，因為ce1#與ce12#指定A通道為圖5A的例子來載送資訊，而ce2#與ce34#指定B通道為圖5B的例子來載送資訊。

從圖5A至8C中所顯示的教學，可藉由縮放所揭示之電路來建構圖3之記憶體裝置的替代組態。例如，路由控制器302可根據記憶體裝置中之NAND快閃記憶體晶粒的數量來予以縮放。晶片致能加總邏輯可根據內部記憶體通道之數量及並聯連接於每一個內部記憶體通道之NAND快閃記憶體晶粒的數量來縮放以產生所需的控制信號。同樣地，控制信號路由器304與資料路由器308可被縮放，以具有被組構成傳遞信號到多於二個通道匯流排的路徑選擇電路。因此，命令解碼器306被組構成提供必要之控制信號用以控制此經過縮放的資料路由器308。

在先前描述的實施例中，說明了特定的邏輯閘與邏輯閘之組合，不過，任何類型的邏輯組態都可被用來執行相同的功能。

為了保持AC時序規格與那些獨立的NAND快閃記憶體晶粒類似，經由非同步橋接器晶片實施例有利於匹配傳播延遲。控制與資料信號也應具有最小的延遲。內部電路可能比所顯示的更複雜，但應使用數量相等的閘、類似的閘尺寸、類似的閘負載、及匹配的互連長度，以使變異最小化。在某些區域應使用假閘以匹配延遲。

圖9A為說明按照本實施例之非同步橋接器晶片往所選擇到之記憶體晶粒之命令與位址轉移操作的時序圖。此處提出先前實施例中所示信號的信號軌跡，用以顯示圖5B中所示記憶體裝置250例之上升與下降邊緣的正常序列。CE1#、CLE、ALE、RE#、WE#及I/O的信號軌跡與圖2A中所顯示的那些相同。不過，須注意，各邊緣之間實際的時序並未按比例來予以顯示。在所顯示的本例中，命令與位址輸入意欲用於A通道上的NAND1 254。往通道匯流排268的晶片致能輸出CE1_A#，從外部介面接腳CE1#上之信號的確立向後延遲了時間t_D，其它的控制信號CLE_A、ALE_A、與WE_A#，也從它們在外部介面上之對應的信號向後延遲。內部信號IO_A係經由CE1#而被CE1_A#所觸發，以致能外部資料匯流排I/O_A[7：0]上的輸出，如過渡箭頭600所示。在圖7C的資料路由器308例中，IO_A致能三態緩衝器428。由於WE_A#與I/O_A的延遲匹配，資料關於WE_A#之上升邊緣的設置與保持時間被維持，以使得NAND1 254正確地鎖存命令與位址資訊。操作之結束係於過渡箭頭602處由解除確立CE1#所發之信號導致IO_A之下降邊緣關閉三態緩衝器428。此時序圖也應用於圖5A的記憶體裝置例，其中，回應CE1#，並不是確立CE1_A#，而是確立CE_A#。

圖9B為說明按照本實施例，接在圖9A中所示讀取命令與位址轉移之後，從所選擇到之記憶體晶粒到非同步橋接器晶片之讀取資料轉移操作的時序圖。假設NAND1 254發出有效的讀取/忙碌信號，以將其內部讀取操作已完成的旗標加於記憶體控制器。讀取/忙碌信號未顯示目前顯示的實施例中，但傳遞通過非同步橋接器晶片。或者，讀取/忙碌信號可直接提供給記憶體系統匯流排。在本實施例中，圖8C的命令解碼器306維持先前命令輸入的狀態資訊，且因此知道NAND1 254已接收到讀取命令與位址資訊。在RE#的第一個下降邊緣上，非同步橋接器晶片在過渡箭頭610處觸發REN，在過渡箭頭612處，藉由打開圖7C的三態緩衝器426而致能I/O[7：0]上的輸出與DQS。在過渡箭頭614處，被選擇到的NAND1 254回應RE_A#而在I/O_A[7：0]上輸出資料及DQS_A信號。在RE#的第一個上升邊緣上，非同步橋接器晶片在過渡箭頭616處觸發REN_A，藉由打開圖7C的AND邏輯閘432而致能從內部A通道之讀取資料I/O_A[7：0]與讀取資料選通DQS_A的接收。此資訊直接傳遞到I/O[7：0]與DQS，以將讀取資料提供給記憶體控制器。記憶體控制器可提供從RE#之最後的下降邊緣到CE1#上升邊緣之延伸的後同步tRPST，以允許增加通過非同步橋接器晶片之延遲，藉以使從NAND1 254轉移讀取資料之截止過早發生的可能減至最小。再次，解除確立CE1#而結束循環以解除確立REN與REN_A，藉以從回應I/O_A線開始關閉三態緩衝器426及去能NAD邏輯閘432。此時序圖也應用於圖5A的記憶體裝置例，其中，回應CE1#，並非確立CE1_A#，而是確立CE_A#。

圖9C為說明按照本實施例，接在圖9A中所示寫入命令與位址轉移之後，非同步橋接器晶片往所選擇到之記憶體晶粒之寫入資料轉移操作的時序圖。圖8C的命令解碼器306維持先前命令輸入的狀態資訊，且因此知道NAND1 254已接收到寫入命令與位址資訊。在ALE的下降邊緣上，非同步橋接器晶片在過渡箭頭620處觸發IO_A，其依次在過渡箭頭622處藉由打開圖7C的三態緩衝器428而致能I/O[7：0]上的輸出與DQS_A。寫入資料資訊從I/O[7：0]與DQS分別直接傳遞到I/O_A[7：0]與DQS_A，以將寫入資料及寫入資料選通從記憶體控制器提供給NAND1 254。寫入資料轉移操作於CE1#之上升邊緣處結束，其導致IO_A在過渡箭頭624處解除確立，其在過渡箭頭626處關閉三態緩衝器428，以三態化I/O_A與DQS_A輸出。此時序圖也應用於圖5A的記憶體裝置例，其中，回應CE1#，並非提供CE1_A#，而是確立CE_A#。

參考圖10的流程圖來總結目前所描述之實施例之非同步橋接器晶片的操作。該方法開始於700，記憶體控制器選擇記憶體裝置的NAND快閃記憶體晶粒。此藉由確立晶片致能信號而完成，例如，諸如圖5B之例的CE[1：4]#的其中任一者。在702，例如，按圖9A之實施例所示的方法，在記憶體系統匯流排的信號線上確立控制信號與命令/位址資訊，並被記憶體裝置所接收。在704，決定記憶體裝置所接收到的命令是否對應於讀取或寫入操作。如前文之討論，此項決定係由記憶體裝置的命令解碼器306來予以完成。

如果命令對應於寫入操作，則方法前進到706，在該處，根據被確立的晶片致能信號，將所接收到的控制與命令/位址資訊路由往所選擇到的NAND快閃記憶體晶粒。這些信號經由連接到所選擇到之NAND快閃記憶體晶粒的通道匯流排，通過所選擇到的內部記憶體通道，而提供給所選擇到的NAND快閃記憶體晶粒。接著，在708，另些控制信號與寫入資料連同伴隨的選通信號，按圖9C之時序圖中所示的相同方法，被路由到相同之所選擇到的NAND快閃記憶體晶粒，以完成寫入處理。

回到704，如果命令對應於讀取操作，則類似於706，根據被確立的晶片致能信號，將控制與命令/位址資訊被路由到所選擇到的NAND快閃記憶體晶粒。一旦所選擇到的NAND快閃記憶體晶粒的內部讀取操作完成，其將確立它的就緒/忙碌信號。接著，另些控制信號被路由到所選擇到的NAND快閃記憶體晶粒，致使記憶體裝置按圖9B中所示之方法提供讀取資料，以完成讀取處理。

目前所顯示的非同步橋接器晶片實施例允許更多的NAND快閃記憶體晶粒連接到單一個記憶體系統匯流排，且不會由於容量負載而使性能下降。每一個記憶體裝置對於記憶體控制器都表現為單一個負載。即使在400Mbps之雙態模式2.0的速度，在單一個記憶體控制器通道上仍可連接多達4個記憶體裝置。用於記憶體系統匯流排的內部中斷電阻(On die termination；ODT)可在非同步橋接器晶片內實施。命令解碼器辨識暫存的寫入命令以致能 ODT電路。只要每通道之晶粒的數量不超過性能開始退化的最大數量，內部記憶體通道上不需要ODT。記憶體裝置MCP內之接合線與封裝基板連接的長度，在400Mbps不足以產生嚴重的反射。假設每一個記憶體裝置都具有被組構成具有4個內部記憶體通道的非同步橋接器晶片，且4個NAND快閃記憶體晶粒並聯連接到每一個內部記憶體通道，則一個記憶體裝置可具有16個NAND快閃記憶體晶粒。以每一個記憶體裝置有16個NAND快閃記憶體晶粒及每一個記憶體系統通道有4個記憶體裝置，則在記憶體控制器的單一通道上可支援64個NAND快閃記憶體晶粒以全速操作。

在這樣的組態中，非同步橋接器晶片被組構成容納多達16個NAND快閃記憶體晶粒，此組態所需之晶片致能接腳CE[1：16]#的數量，將超過單一通道上之所有其它的接腳。為了使晶片致能接腳的數量最小化，因此，提出替代的路由控制器。

圖11為按照本例之路由控制器800的電路概圖。圖11的本例被組構成將4位元的外部晶片位址匯流排解碼成用以啟動記憶體裝置內之各個NAND快閃記憶體晶粒的內部晶片致能信號。路由控制器800包括具有4個輸入的記憶體晶粒位址解碼器802，每一個輸入用以接收OR邏輯閘804、806、808、及810的輸出。本實施例的位址解碼器802可以是可取用自電路設計程式庫中的標準邏輯方塊。記憶體晶粒位址解碼器802具有16個輸出，每一個輸出皆連接到OR邏輯閘812、814、816、818、及820。為了簡化概圖，故未顯示全部的輸出，僅顯示0、1、2、14及15的輸出。所有的輸入OR邏輯閘804、806、808、及810具有第一輸入，被提供給記憶體裝置之單一個晶片致能信號CE#經由緩衝器822所提供的內部晶片致能信號ce#致能。輸入OR邏輯閘804、806、808、及810具有第二輸入，每一個分別接收記憶體晶粒位址的一個位元CA0、CA1、CA2、及CA3。在本實施例中，記憶體晶粒位址用作為記憶體選擇信號。

16個輸出OR邏輯閘812至820每一個皆具有用以接收ce#信號的第一輸入，以及用以接收記憶體晶粒位址解碼器802之其中一個輸出的第二輸入，以提供內部晶片致能信號CE[1：4]_A#、CE[1：4]_B#、CE[1：4]_C#、及CE[1：4]_D#。當被CE#所致能時，記憶體晶粒位址解碼器802將在16個經解碼之輸出其中一個對應於邏輯輸入CA[3：0]之狀態的輸出上，輸出低態邏輯位準“0”，而其它15個輸出仍保持在高態邏輯位準“1”。當CE#被去能時，位於記憶體晶粒位址解碼器802之重置輸入的ce#將其所有的輸出重置到高態邏輯位準。圖11中未顯示晶片致能加總邏輯，但可被組構用以提供所需的內部信號，以供非同步橋接器晶片之其它電路方塊使用。

先前所描述的記憶體裝置實施例可被形成在MCP中。圖12A與12B為按照不同實施例之記憶體裝置封裝組件的剖面概視圖。參考圖12A，記憶體裝置MCP封裝組件900包括與先前所描述之橋接器晶片102、202、及252類似的非同步橋接器晶片902，以及4個NAND快閃記憶體晶粒904。非同步橋接器晶片902經由與圖4之NAND快閃介面152類似的內部NAND快閃介面906而與NAND快閃記憶體晶粒904相通訊。非同步橋接器晶片902經由與圖4之NAND快閃介面150類似的外部NAND快閃介面908而與記憶體控制器(未顯示出)相通訊。

在目前所顯示之圖12A的例子中，封裝組件900封裝了非同步橋接器晶片902與所有4個NAND快閃記憶體晶粒904。以導線912所表示的區域通訊終端，將每一個NAND快閃記憶體晶粒904的埠連接到NAND快閃介面906。每一條導線912代表一個內部記憶體通道，用來傳輸對應之通道匯流排的所有信號。在本例中，假設每一個NAND快閃記憶體晶粒904係連接到一個內部記憶體通道。以導線916代表總體通訊終端，其將外部NAND快閃介面908的終端，經由選用的封裝基板920而連接到封裝引線918。非同步橋接器晶片902與NAND快閃記憶體晶粒904之彼此相對的實體配置，視NAND快閃記憶體晶粒904之接合墊的位置及非同步橋接器晶片902之接合墊的位置而定。

在圖12B所示的例中，以導線912所代表的局部通訊終端將每一個NAND快閃記憶體晶粒904的埠連接到基板920。接著，以導線913將基板920連接到NAND快閃介面906。基板920中的佈線軌跡將導線912連接到導線 913。此配置可確保每一個NAND快閃記憶體晶粒904與非同步橋接器晶片902之間的通訊終端912等長度。基板導體軌跡可被調整，以確保各個記憶體裝置與橋接器裝置之間的總導體長度實質上相等。導體的長度相等可確保橫跨整個封裝組件的寄生電感與電容量一致。

在圖12A與12B中之目前所示的例子中，NAND快閃記憶體晶粒904與它們的接合墊都是以面朝上的方向放置，且堆疊時彼此間加以適當的間隔物(未顯示出)，並按錯開之階梯的樣式，以便露出而不致阻擋到位於晶片邊緣附近的裝置接合墊。非同步橋接器晶片902與其接合墊以面朝上的方向放置，且堆疊在該堆疊之最上層的NAND快閃記憶體晶粒904之上。視接合墊的佈置而定，也可以是其它的組態，且可使用不同的通訊終端來取代接合線。例如，可使用經由電感耦合的無線通訊，或可使用矽貫穿孔(through silicon via；TSV)互連來取代接合線。共同擁有的美國專利公告第20090161402號名稱為“Data Storage and Stackable Configurations”，及美國專利公告號20090020855號名稱為“Method for Stacking Serially-Connected Integrated Circuits and Multi-Chip Device Made from Same”顯示用於將晶片堆疊在一起的技術，該兩篇的全文內容被併入本文做為參考。此外，非同步橋接器晶片902對於封裝組件900內之堆疊的尺寸並無重大貢獻。因此，熟悉此方面技術之人士應明白，在較大的系統中，封裝組件900僅佔據微小的面積，同時提供高的儲存容量。

當然，實施例也可使用替代的接線組態，其中，複數個NAND快閃記憶體晶粒904以並聯的方式而被連接到相同的通道匯流排。圖12A與12B的圖式並未按比例來予以顯示。先前描述的實施例描述非同步橋接器晶片的外部與內部介面使用雙態模式的NAND快閃介面。或者，非同步橋接器晶片與命令解碼器可被組構成使用ONFi或任何其它的介面協定或格式來予以取代。

在前文的描述中，基於解釋之目的，為了提供對實施例之徹底的瞭解而陳述了許多細節。不過，熟悉此方面技術之人士應明瞭，並不需要這些特定的細節。在其它例中，習知的電氣結構及電路以方塊圖的形成來予以顯示，以免有礙於瞭解。例如，關於無論本文所描述之實施例是實施為軟體常式、硬體電路、韌體、或它們的組合，都沒有提供特定的細節。

本發明的實施例可表現為儲存在機器可讀取媒體(也稱為電腦可讀取媒體、處理器可讀取媒體、或電腦可使用媒體，具有電腦可讀取程式碼包含於其內)內的電腦程式產品。機器可讀取媒體可以是任何適合之實體非暫態性媒體，包括磁性、光學、或電性儲存媒體，包括磁碟、光碟唯讀記憶體(CD-ROM)、記憶體裝置(非揮發性或揮發性)、或類似的儲存機制。機器可讀取媒體可包含各種的指令集、碼序列、組態資訊、或其它資料，當這些被執行時，致使處理器執行按照本發明之實施例之方法中的步驟。熟悉一般技術之人士應明瞭，實施所描述之實施所必須的其它指令與操作也可儲存在機器可讀取媒體上。儲存在機器可讀取媒體上的指令可被處理器或其它適當的處理裝置執行，且可與用來實行所描述之工作的電路介接。

以上所描述的實施例與實例僅為例示。熟悉此方面技術之人士可為特定的實施例實行替代、修改、與衍生而不會偏離範圍，本發明的範圍僅由所附申請專利範圍來予以界定。