TW201443609A - 於垂直消隱期間維持同步 - Google Patents

Abstract

揭示用於實施一顯示埠介面之一設備的實施例。該設備可包括經由一介面耦接之一源處理器及一資料收集處理器。該介面可包括一主要鏈路、一輔助鏈路及一熱插拔偵測鏈路。該源處理器可操作以經由該輔助鏈路將一喚醒命令發送至該資料收集處理器。該源處理器可經由該主要鏈路將初始化參數發送至該資料收集處理器。該初始化參數可包括一時脈資料恢復鎖定參數及一閒置參數。在該等初始化參數之後，該源處理器可經由該主要鏈路將一同步信號發送至該資料收集處理器。該源處理器接著可經由該主要鏈路將一睡眠命令發送至該資料收集處理器。

Description

於垂直消隱期間維持同步

本發明係關於處理器通信之領域，且更特定言之，係關於處理器之間的顯示埠介面之實施。

用於電腦系統之顯示技術仍舊在發展。自第一陰極射線管(CRT)開始，新的顯示技術已經出現，包括(例如)液晶顯示器(LCD)、發光二極體(LED)、電致發光顯示器(ELD)、電漿顯示面板(PDP)、矽上液晶(LCoS)。另外，電腦系統可使用多個顯示器、投影儀、電視及其他合適的顯示裝置。

為了支援愈來愈多的顯示技術及連接至多個顯示器的需求，處理器與顯示器之間的介面技術已開發成複雜系統，其可支援平台獨立的操作、網路操作、「即插即用」連接及其類似者。另外，諸如高清晰度多媒體介面(HDMI)、視訊圖形陣列(VGA)、數位視覺介面(DVI)或嵌入式顯示埠(eDP)之新的介面技術可需要支援舊式顯示類型。在一些狀況下，較新的介面技術可藉由在未被舊式裝置使用的時間間隔期間傳輸二級資料而利用對舊式顯示類型的支援。

揭示實施顯示埠介面之設備的各種實施例。廣泛而言，預期源處理器及資料收集處理器(sink processor)經由介面耦接之設備及方 法。介面可包括主要鏈路、輔助鏈路及熱插拔偵測鏈路。源處理器可經由輔助鏈路將喚醒命令發送至資料收集處理器。複數個初始化亦可經由主要鏈路自源處理器被發送至資料收集處理器。源處理器接著可將同步信號發送至資料收集處理器。睡眠命令接著可回應於同步信號之發送而由源處理器發送至資料收集處理器。初始化參數可包括與時脈資料恢復及閒置週期有關的參數。

在一項實施例中，喚醒命令可包括多個部分。喚醒命令可包括前置項、藉由頻率改變命令之喚醒及停止指示符。

在另一實施例中，資料收集處理器經組態以同步內部時序電路與外部時序參考。同步可取決於同步信號。

100‧‧‧電腦系統

101‧‧‧處理器

102‧‧‧處理器

103‧‧‧記憶體區塊

104‧‧‧顯示器

105‧‧‧類比/混合信號區塊

106‧‧‧I/O區塊

200‧‧‧電腦系統

201‧‧‧主機板

202‧‧‧顯示面板

203‧‧‧視訊處理器

204‧‧‧顯示埠源實體層(PHY)

205‧‧‧主鏈路

206‧‧‧輔助鏈路

207‧‧‧熱插拔偵測(HPD)鏈路

208‧‧‧顯示埠資料收集PHY

209‧‧‧顯示器控制器

210‧‧‧顯示器

211‧‧‧顯示埠

300‧‧‧波形

304‧‧‧垂直消隱

305‧‧‧作用中

306‧‧‧操作參數時脈恢復(CR)

307‧‧‧操作參數符號鎖定

308‧‧‧操作參數BS及閒置

309‧‧‧像素封包

310‧‧‧喚醒命令

400‧‧‧波形

404‧‧‧垂直消隱

405‧‧‧垂直同步(VSYNC)

406‧‧‧初始化參數時脈恢復(CR)/操作參數時脈恢復(CR)

407‧‧‧初始化參數符號鎖定

408‧‧‧初始化參數BS及閒置

409‧‧‧同步信號

410‧‧‧睡眠命令

411‧‧‧喚醒命令

500‧‧‧命令

501‧‧‧PRE_CHARGE

502‧‧‧PREAMBLE

503‧‧‧WAKE_F_CHANGE

504‧‧‧STOP

t₀‧‧‧時間

t₁‧‧‧時間

t₂‧‧‧時間

t₃‧‧‧時間

以下詳細描述參看附圖，現在簡短地描述附圖。

圖1說明計算系統之實施例。

圖2說明計算系統之另一實施例。

圖3描繪說明喚醒程序之實施例的實例波形。

圖4描繪說明喚醒程序之另一實施例的實例波形。

圖5描繪說明喚醒命令之實例波形。

圖6描繪說明睡眠及喚醒程序之方法的流程圖。

圖7描繪說明訓練鏈路之方法的流程圖。

圖8描繪說明調整改變鏈路時脈頻率之方法的流程圖。

圖9描繪說明維持垂直同步之方法的流程圖。

雖然本發明易受各種修改及替代形式之影響，但在圖式中以舉例方式展示了其特定實施例，且將在本文中對其進行詳細描述。然而應理解，該等圖式及對其之詳細描述並非意欲將本發明限於所說明的特定形式，而正相反，本發明將涵蓋屬於附加申請專利範圍所界定的本發明之精神及範疇內的所有修改、等效物及替代物。本文中所使用 之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如遍及本申請案所使用，詞「可」以許可之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。類似地，詞「包括」意謂包括但不限於。

各種單元、電路或其他組件可描述為「經組態以」執行一或多項任務。在此等上下文中，「經組態以」為一般意謂「具有電路，該電路」在操作期間執行該或該等任務的結構之寬泛陳述。因而，單元/電路/組件可經組態以甚至在單元/電路/組件當前未接通時仍執行任務。一般而言，形成對應於「經組態以」之結構之電路可包括硬體電路。類似地，為了描述之方便起見，各種單元/電路/組件可經描述為執行一或多項任務。此等描述應解釋為包括片語「經組態以」。陳述經組態以執行一或多項任務之單元/電路/組件明確地意欲不援引35 U.S.C.§ 112第六段對彼單元/電路/組件之解釋。更一般而言，對任何元件的陳述明確地意欲不援引35 U.S.C.§ 112第六段對彼元件之解釋，除非特定地陳述為語言「用於……之構件」或「用於……之步驟」。

電腦系統可包括耦接至顯示器之一或多個功能區塊，諸如處理器、記憶體等。專用處理器或顯示器控制器可直接耦接至顯示器，且可控制圖形資料自電腦系統內之其他處理器至顯示器的流動。在一些電腦系統中可使用具有各別顯示器控制器的多個顯示器。

在電腦系統內的處理器與顯示器控制器之間可使用專門介面。介面可支援多個顯示類型，及數量很多的顯示器控制器及處理器。此外，介面可具有操作模式，其可允許介面的功率降低操作，及初始化或操作參數自處理器至顯示器控制器的傳輸。

電腦系統概述

在圖1中說明電腦系統的方塊圖。在電腦系統100中，處理器101耦接至記憶體區塊103、類比/混合信號區塊105、I/O區塊106及處理器102。處理器102進一步耦接至顯示器104。在各種實施例中，電腦系統100可經組態以用於行動計算應用中，諸如平板、膝上型電腦或蜂巢式電話。

在各種實施例中，處理器101及102可代表執行計算操作之一般用途處理器。舉例而言，處理器101及102可為中央處理單元(CPU)，諸如微處理器、微控制器、特殊應用積體電路(ASIC)或場可程式化閘陣列(FPGA)。在一些實施例中，處理器101及102可實施任何合適的指令集架構(ISA)，諸如ARM^TM、PowerPC^TM或x28 ISA，或其組合。

記憶體區塊103可包括任何合適類型的記憶體，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體或鐵電隨機存取記憶體(FeRAM)。應注意，在圖1中所說明之電腦系統的實施例中，描繪了單一記憶體區塊。在其他實施例中，可使用任何合適數目個記憶體區塊。

類比/混合信號區塊105可包括多種電路，包括(例如)晶體振盪器、鎖相迴路(PLL)、類比轉數位轉換器(ADC)及數位轉類比轉換器(DAC)(皆未圖示)。在其他實施例中，類比/混合信號區塊105可經組態以執行功率管理任務，包括晶片上電源供應器及電壓調節器。在一些實施例中，類比/混合信號區塊105亦可包括射頻(RF)電路，射頻(RF)電路可經組態以配合蜂巢式電話網路操作。

I/O區塊106可經組態以協調處理器101與一或多個周邊裝置之間的資料傳送。此等周邊裝置可包括(而不限制)儲存裝置(例如，包括硬碟機、磁帶機、CD光碟機、DVD光碟機等之基於磁性或光學媒體之儲存裝置)、音訊處理子系統或任何其他合適類型之周邊裝置。在一 些實施例中，I/O區塊106可經組態以實施通用串列匯流排(USB)協定或IEEE 1394(Firewire®)協定之版本。

I/O區塊106亦可經組態以協調處理器101與經由網路耦接至處理器101之一或多個裝置(例如，其他電腦系統或系統單晶片)之間的資料傳送。在一項實施例中，I/O區塊106可經組態以執行實施乙太網路(IEEE 802.3)網路連接標準(諸如十億位元乙太網路或百億位元乙太網路)所必要的資料處理，但預期可實施任何合適的網路連接標準。在一些實施例中，I/O區塊106可經組態以實施多個離散網路介面埠。

顯示元件104可包括任何合適類型的顯示器，諸如液晶顯示器(LCD)、發光二極體(LED)、電致發光顯示器(ELD)、陰極射線管(CRT)、電漿顯示面板(PDP)、矽上液晶(LCoS)。儘管在圖1中所說明之電腦系統的實施例中展示了單一顯示元件，但在其他實施例中，可使用任何合適數目個顯示元件。

轉而參看圖2，說明電腦系統之另一實施例。在電腦系統200中，主機板201經由顯示埠211耦接至顯示面板202。主機板201包括視訊處理器203，且顯示面板202包括顯示器控制器209及顯示器210。在一些實施例中，視訊處理器203可對應於如圖1中所說明之電腦系統100的處理器101，且顯示器控制器209可對應於如圖1中所說明之電腦系統100的處理器102。

視訊處理器203包括顯示埠源實體層(PHY)204，且顯示器控制器209包括顯示埠資料收集PHY 208。在各種實施例中，顯示埠源PHY及顯示埠資料收集PHY可實施任何合適的顯示介面標準，諸如高清晰度多媒體介面(HDMI)、視訊圖形陣列(VGA)、數位視覺介面(DVI)或嵌入式顯示埠(eDP)。

視訊處理器203及顯示器控制器209可經實施為專用處理裝置。在各種其他實施例中，視訊處理器203及顯示器控制器209可經實施為 一般用途處理器，該等一般用途處理器經組態以執行儲存於記憶體(諸如，如圖1中所說明之電腦系統100的記憶體區塊103)中的程式指令。

顯示埠211包括主鏈路205、輔助鏈路206及熱插拔偵測(HPD)鏈路207。如下文參看圖3及圖4更詳細所描述，可使用主鏈路205將資料自顯示埠源PHY 204傳輸至顯示埠資料收集PHY 208。輔助鏈路206可由顯示埠源PHY 204或顯示埠資料收集PHY 208使用以傳輸命令信號。HPD鏈路207可由顯示埠源PHY 204使用以偵測顯示面板202之存在。在各種實施例中，偏壓電阻器(未圖示)可耦接至HPD鏈路207，且顯示埠資料收集PHY 208可包括上拉裝置或下拉裝置，其耦接至HPD鏈路207且經組態以對HPD鏈路207充電或放電以達成所要邏輯位準。任何上拉裝置或下拉裝置可包括一或多個金屬氧化物場效電晶體(MOSFET)。

在一些實施例中，主鏈路205可包括由多個信號線組成之資料匯流排，該資料匯流排經組態以使用時脈資料恢復(CDR)方法。舉例而言，可在無附帶的時脈信號的情況下將資料自源PHY 204發送至資料收集PHY 208。資料收集PHY 208可基於近似頻率參考產生時脈信號。所產生之時脈接著可使用鎖相迴路(PLL)或任何其他合適的相位偵測電路進行相位對準以在所傳輸資料中轉變。

為了校正PLL之振盪器的頻率漂移，所傳輸資料必須含有足夠數目個轉變以使所產生之時脈對準。可對所傳輸資料編碼以確保足夠的轉變。在一些實施例中，可使用8B/10B曼徹斯特(Manchester)或任何其他合適類型的編碼方法來對所傳輸資料編碼。儘管上文在主鏈路205的上下文中描述了CDR，但在各種實施例中，亦可在輔助鏈路206上使用CDR方法的全部或部分。

應注意，「低」或「低邏輯位準」係指接地或接近接地之電壓， 且「高」或「高邏輯位準」係指大到足以接通n通道MOSFET及關斷p通道MOSFET之電壓。在其他實施例中，不同技術可導致「低」及「高」之不同電壓位準。

應注意，圖2中所說明之電腦系統僅為一實例。在其他實施例中，不同數目個功能區塊及鏈路以及功能區塊之不同配置係可能的及被預期的。

顯示埠操作

圖3中說明描繪顯示埠之操作的實例波形。共同參考圖2中所說明之電腦系統200及波形300，顯示埠211可在時間t₀之前處於睡眠模式。在此時間期間，顯示器210可處於垂直消隱週期，且主鏈路205可能在非作用中。

在時間t₀，源PHY 204在輔助鏈路206上將喚醒命令310傳輸至資料收集PHY 208。喚醒命令310可包括主鏈路205上之頻率已改變且可需要執行時脈恢復及鎖定的指示。應注意，在各種實施例中，喚醒命令310可使用8B/10B,Manchester-II或任何其他合適的編碼方法來編碼。源PHY 204亦在主鏈路205上傳輸操作參數CR 306。在一些實施例中，操作參數CR 306可含有待用於資料收集PHY 208中以自所傳輸資料恢復時脈的數個時脈恢復符號。

一旦已傳輸操作參數CR 306，則源PHY 204在時間t₁傳輸操作參數符號鎖定307。在一些實施例中，符號鎖定307可包括資料收集PHY 208達成符號鎖定所需要的訓練型樣符號的數目。訓練型樣符號可包括如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3。

隨著符號鎖定307之傳輸的結束，源PHY 204接著在時間t₂傳輸操作參數BS及閒置308。在一些實施例中，BS及閒置308可包括在顯示器210變為作用中之前的數個線。發送至顯示器210之該等線可包括消隱開始成框符號或可在非作用中週期期間發送至顯示器210的任何其 他合適的成框符號。

在時間t₃，源PHY 204開始像素封包309之傳輸。像素封包之傳輸可繼續直至起始另一消隱週期為止。除了實際視訊資料之外，像素封包亦可包括與水平線中的像素數目、視訊圖框中之線的總數、水平及垂直同步寬度有關的封包。

圖3中所說明之波形及操作僅為一實例。在其他實施例中，不同的命令及不同的命令次序係可能的。

圖4中說明描繪顯示埠之喚醒操作的波形。共同參考圖2中所說明之電腦系統200及波形400，顯示埠211可處於睡眠模式，且顯示器210可在時間t₀之前處於水平或垂直消隱模式。在一些實施例中，在時間t₀之前的時間週期期間，顯示器210可處於自刷新模式(通常被稱作「面板自刷新」或「PSR」)，在該自刷新模式期間，顯示器控制器209可依賴於內部PLL或其他合適的時序參考電路將資料發送至顯示器210。在時間t₀之前，主鏈路205之邏輯狀態可為邏輯1、邏輯0或高阻抗狀態。當信號之狀態可為任何可允許的邏輯位準時，信號之值通常被稱作「任意值(don't care)」。

在時間t₀，源PHY 204可經由輔助鏈路206發出喚醒命令411。在一些實施例中，喚醒命令411可指示資料收集PHY 208結束睡眠或功率降低模式，且啟用耦接至主鏈路205之接收器。在各種實施例中，喚醒命令411可使用8B/10B,Manchester-II或任何其他合適的編碼方法來編碼。源PHY 204亦可在主鏈路205上傳輸初始化參數CR 406。在一些實施例中，操作參數CR 406可含有待用於資料收集PHY 208中以自所傳輸資料恢復時脈的數個時脈恢復符號。

一旦已傳輸操作參數CR 406，則源PHY 204在時間t₁傳輸初始化參數符號鎖定407。在一些實施例中，符號鎖定407可包括資料收集PHY 208達成符號鎖定所需要的訓練型樣符號的數目。訓練型樣符號 可包括如嵌入式顯示埠(eDP)規範或任何其他合適的訓練型樣中所定義之TPS2或TPS3。

隨著符號鎖定407之傳輸的結束，源PHY 204接著在時間t₂傳輸初始化參數BS及閒置408。在一些實施例中，BS及閒置408可包括在顯示器210變為作用中之前的數個線。發送至顯示器210之該等線可包括消隱開始成框符號或可在非作用中週期期間發送至顯示器210的任何其他合適的成框符號。

如上文所描述，在時間t₀之前的週期期間，顯示器控制器209及顯示器210可正執行自刷新。在執行自刷新時，顯示器控制器209之時序參考可能放鬆與視訊處理器203之時序參考的同步。當退出自刷新模式時，視覺假影(通常被稱作「顯示撕裂」或「畫面撕裂」)可能歸因於兩個前述時序參考之間的差而在顯示器210上可見。在一些實施例中，可在視訊處理器203與顯示器控制器209之間發送同步信號以減少兩個組件之時序參考之間的差。

在時間t₄，源PHY 204可傳輸同步信號409。在一些實施例中，同步信號409可為垂直同步信號，其可用以同步顯示器控制器209中之PLL或其他時序參考電路與圖形處理器203內之時序參考。在垂直同步期間，顯示器控制器209可不發送新的圖形資料至顯示器210直至顯示器210之作用中刷新完成為止。

一旦同步信號409之傳輸完成，則源PHY 204可傳輸睡眠命令410。在一些實施例中，睡眠命令410可用信號通知資料收集PHY 208電源關閉與主鏈路205相關聯之輸入接收器以節省電力。顯示器210可保持處於PSR，或亦可進入功率降低模式。一旦資料收集PHY 208已進入功率降低狀態，則主鏈路205之邏輯狀態可為邏輯「任意值」。

圖4中所說明之波形及操作僅為一實例。在其他實施例中，喚醒操作可包括不同的命令或不同數目個命令，且可使用不同的初始化或 操作參數。

轉而參看圖5，說明實例喚醒命令。在一些實施例中，圖5中所描繪之喚醒命令可對應於如圖3中所說明之喚醒命令310或如圖4中所說明之喚醒命令411，且可由耦接至顯示介面之源PHY進行傳輸。命令500可在輔助鏈路(諸如，如圖2中所說明之顯示埠211的輔助鏈路206)上傳輸，且可由一或多個部分組成。

在時間t₀開始命令之傳輸之前，可對鏈路預充電。在各種實施例中，可對鏈路預充電至電源供應電壓，至接地位準，或至任何合適的預充電電壓位準。在時間t₀，PREAMBLE 502之傳輸開始。在所說明之實施例中，PREAMBLE 502由八個連續邏輯0值(低邏輯位準)組成，但在其他實施例中，可使用邏輯1值及邏輯0值之任何合適的組合。

一旦前置項之傳輸在時間t₁完成，則WAKE_F_CHANGE 503之傳輸開始。在命令500中，WAKE_F_CHANGE 503包括邏輯0值後續接著兩個邏輯1值及結尾邏輯0值的序列。在各種實施例中，可使用邏輯0值及邏輯1值的不同組合來實施WAKE_F_CHANGE命令。在一些實施例中，WAKE_F_COMMAND可指示主要鏈路(諸如，如圖2中所說明之主鏈路205)上之頻率已改變。

在時間t₂，WAKE_F_CHANGE 503的傳輸結束，且STOP 504的傳輸開始。STOP 504包括兩個邏輯1值後續接著兩個邏輯0值的序列，但在不同實施例中可使用邏輯值之其他組合。一旦STOP 504之傳輸在時間t₃結束，則命令500之傳輸完成。

應注意，圖5中所說明之命令僅為一實例。在其他實施例中，可使用邏輯值之不同組合及不同的命令部分。

在圖6中描繪說明操作顯示埠(諸如，如圖2中所說明之顯示埠211)之方法的流程圖。方法在區塊601中開始。接著在區塊602中將顯 示埠之操作的終止自顯示埠源用信號發出至顯示埠資料收集。操作的終止可係為了進入電力節省模式。在一些實施例中，終止可能係特定於顯示埠之主鏈路或主要鏈路，諸如，如圖2中所描繪之顯示埠211的主鏈路205。操作之終止的信號可在顯示埠之主要鏈路或輔助鏈路上傳輸。

接著可在區塊603中終止主要鏈路之操作。在各種實施例中，終止可包括主要鏈路之操作能力的部分之停止。在其他實施例中可能停止主要鏈路之所有操作能力。

在區塊604中，顯示埠源將信號傳輸至顯示埠資料收集以再繼續操作。在一些實施例中，可使用顯示埠之輔助鏈路來發送用以再繼續操作之信號。用以再繼續操作之信號可包括多個部分，諸如，如圖5中所說明之命令500。在各種實施例中，額外命令或操作參數(諸如，時脈資料恢復之數個時脈恢復符號)可在資料之傳輸可能再繼續之前自顯示埠源發送至顯示埠資料收集。此等命令及參數(諸如，上文參看圖3及圖4所描述之命令及參數)可在資料傳輸之再繼續之前經由顯示埠的主要鏈路而被發送。

一旦已傳輸任何額外命令或操作參數，則顯示埠之正常操作可再繼續資料之傳輸(區塊606)。方法接著在區塊607中結束。儘管在圖6中所說明之方法中所描繪的各種操作經展示為按順序方式執行，但在其他實施例中，可並行執行操作中之一或多者。

參看圖7，說明經由介面調整複數個組件之操作的實例方法。方法在區塊701中開始。經由介面連接之組件接著與一或多個組件能力協商(區塊702)。在一些實施例中，協商可涉及識別彼此為遵照介面標準(諸如，eDP)之複數個組件中的每一者。

一旦協商完成，則組件可交換一或多個參數(區塊703)。交換的參數可包括控管組件之操作的設定，諸如資料速率設定或收發器設 定。接著基於交換的參數調整組件之操作(區塊704)。在各種實施例中，組件可調整其各別收發器以採用在參數的交換期間所接收之資料速率。亦可回應於交換的參數而調整功率消耗模式設定。

圖7中所說明之方法僅為一實例。在其他實施例中，不同的操作或不同的操作次序係可能的。

轉而參看圖8，說明一種在睡眠或待用週期期間改變顯示埠之鏈路時脈頻率的方法。方法在區塊801中開始，其中顯示埠處於睡眠或待用模式。用以再繼續操作之信號接著可由顯示埠源發送至顯示埠資料收集(區塊802)。在一些實施例中，可經由顯示埠之輔助鏈路來發送用以再繼續操作之信號。

一旦已傳輸用以再繼續操作之信號，則顯示埠源接著發送參數以控管新的時脈頻率之時脈恢復(區塊803)。在一些實施例中，參數可包括執行時脈資料恢復所必要的數個時脈恢復符號。

顯示埠源接著可發送訓練鏈路所需要之數個符號(區塊804)。在一些實施例中，用於訓練之符號可為專門訓練符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3。在其他實施例中，可使用任何合適的訓練符號型樣。

接著可自顯示埠源發送閒置參數(區塊805)。在一些實施例中，閒置參數可包括在耦接至顯示埠資料收集之顯示器的作用中操作的再繼續之前的數個線。在各種實施例中，數個線可能係指數個成框符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之消隱開始(BS)成框符號。

隨著閒置參數之傳輸的完成，顯示埠源接著可將像素或圖形資料傳輸至顯示埠資料收集(區塊806)。在一些實施例中，像素或圖形資料可包括來自一或多個視訊源(諸如，數位影音光碟(DVD))之視訊資料。方法接著結束(區塊807)。應注意，圖8中所說明之方法僅為一 實例。在其他實施例中，不同的操作及不同的操作次序係可能的及被預期的。

圖9中說明用於維持顯示器上之垂直同步的方法。方法在區塊901中開始，其中在處理器與顯示器控制器之間的顯示埠介面處於睡眠或低功率模式。在此時間期間，顯示器控制器及其相關聯的顯示器可正執行自刷新。用以再繼續操作之信號接著可由處理器發送至顯示器控制器(區塊902)。在一些實施例中，可經由顯示埠介面之輔助鏈路來發送用以再繼續操作之信號。

一旦已傳輸用以再繼續操作之信號，則處理器接著可發送參數以控管由顯示器控制器進行的新的時脈頻率之時脈恢復(區塊903)。在一些實施例中，參數可包括執行時脈資料恢復所必要之數個時脈恢復符號，且可在顯示埠介面之主要鏈路上傳輸。在其他實施例中，時脈頻率可能不會自顯示埠介面之先前作用中週期改變。

處理器接著可發送訓練鏈路所需要之數個符號(區塊904)。在一些實施例中，用於訓練之符號可為專門訓練符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3，且可在顯示埠介面之主要鏈路上發送。在其他實施例中，可使用任何合適的訓練符號型樣來訓練顯示埠介面。

接著可自處理器發送閒置參數(區塊905)。在一些實施例中，閒置參數可包括在耦接至顯示埠資料收集之顯示器的作用中操作的再繼續之前的數個線。在各種實施例中，數個線可能係指數個成框符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之消隱開始(BS)成框符號。在一些實施例中，閒置參數可在顯示埠介面之主要鏈路上傳輸。

隨著閒置參數之傳輸的完成，處理器接著可將同步信號發送至顯示器控制器(區塊906)。在一些實施例中，同步信號可為垂直同步信號，且可由顯示器控制器使用以調整時序參考電路(諸如，PLL)之 相位及/或頻率。可調整時序電路之相位及/或頻率以匹配處理器內之時序參考電路(諸如，PLL或晶體振盪器)的相位及/或頻率。

一旦已傳輸同步信號，則處理器接著可發送睡眠或關機信號(區塊907)。在一些實施例中，睡眠或關機信號可在顯示埠介面之主要鏈路上被發送，且可用信號通知顯示器控制器電源關閉耦接至顯示埠介面之主要鏈路的接收器。顯示器控制器及其相關聯的顯示器可在由顯示器控制器接收睡眠或關機信號之後保持處於自刷新模式。方法接著在區塊907中結束。

應注意，在圖9中所說明之方法中所描繪的操作經展示成順序地執行。在其他實施例中，可並行執行操作中之全部或一些。

對於熟習此項技術者而言，一旦已完全瞭解以上揭示內容，眾多變化及修改便將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。

200‧‧‧電腦系統

201‧‧‧主機板

202‧‧‧顯示面板

203‧‧‧視訊處理器

204‧‧‧顯示埠源實體層(PHY)

205‧‧‧主鏈路

206‧‧‧輔助鏈路

207‧‧‧熱插拔偵測(HPD)鏈路

208‧‧‧顯示埠資料收集PHY

209‧‧‧顯示器控制器

210‧‧‧顯示器

211‧‧‧顯示埠

Claims (15)

1. 一種設備，其包含：一源處理器；及一資料收集處理器，其經由一主要鏈路及一輔助鏈路耦接至該源處理器；其中該源處理器經組態以：經由該輔助鏈路將一喚醒命令發送至該資料收集處理器；經由該主要鏈路將複數個初始化參數發送至該資料收集處理器；及經由該主要鏈路將一同步信號發送至該資料收集處理器；回應於該同步信號之該發送經由該主要鏈路將一睡眠命令發送至該資料收集處理器；其中該複數個初始化參數包括一時脈資料恢復鎖定參數及一閒置參數。
2. 如請求項1之設備，其中該喚醒命令包括一前置項、藉由頻率改變命令之一喚醒及一停止指示符。
3. 如請求項1之設備，其中該資料收集處理器經組態以回應於該同步信號而同步一內部時序電路與一外部時序參考。
4. 如請求項1之設備，其中該時脈資料恢復鎖定參數包括鎖定所需要之數個時脈恢復符號。
5. 如請求項1之設備，其進一步包含耦接至該資料收集處理器之一顯示器。
6. 一種方法，其包含：在該第一組件與該第二組件之間的一主要鏈路上將一第一次操作結束自一第一組件用信號發出至一第二組件； 回應於該第一次操作結束的該用信號發出而撤銷啟動該主要鏈路；將一操作開始自該第一組件用信號發出至該第二組件，其中該用信號發出包括在一次要鏈路上傳輸一命令，及在該主要鏈路上傳輸複數個參數；回應於該操作開始之該用信號發出且取決於該複數個參數而啟動該主要鏈路；回應於該主要鏈路之該啟動而將一同步信號自該第一組件發送至該第二組件；回應於該同步信號之該發送而在該主要鏈路上將一第二次操作結束自該第一組件用信號發出至該第二組件；及回應於該第二次操作結束的該用信號發出而撤銷啟動該主要鏈路；其中該複數個參數包括一時脈恢復鎖定參數及一閒置參數。
7. 如請求項6之方法，其中該次要鏈路上之該命令包括一前置項、藉由頻率改變命令之一喚醒及一停止指示符。
8. 如請求項6之方法，其進一步包含由該第二組件應答該次要鏈路上之該所傳輸命令。
9. 如請求項6之方法，其中該同步信號為一垂直同步信號。
10. 如請求項6之方法，其中該時脈資料恢復鎖定參數包括鎖定所需要之數個時脈恢復符號。
11. 一種系統，其包含：一記憶體；一第一處理器，其耦接至該記憶體；一第二處理器，其經由一介面耦接至該第一處理器；及一顯示器，其耦接至該第二處理器； 其中該第一處理器經組態以：將一信號傳輸至該第二處理器以啟動該介面之一低功率模式；將一信號傳輸至該第二處理器以撤銷啟動該介面之該低功率模式；回應於該介面之該低功率模式的該撤銷啟動而將一同步信號傳輸至該第二處理器；回應於該同步信號之該傳輸而傳輸信號給該第二處理器以重新啟動該介面之較低模式。
12. 如請求項11之系統，其中該介面包含一主要鏈路及一輔助鏈路。
13. 如請求項12之系統，其中將一信號傳輸至該第二處理器以撤銷啟動該介面之該低功率模式包括：在該輔助鏈路上傳輸一命令。
14. 如請求項13之系統，其中將一信號傳輸至該第二處理器以撤銷啟動該介面之該低功率模式進一步包括：在該主要鏈路上傳輸複數個初始化參數。
15. 如請求項11之系統，其中該同步信號為一垂直同步信號。