TW201448126A - 半導體封裝件及其製造方法 - Google Patents

Abstract

一種半導體封裝件及其製造方法。半導體封裝件包括基板、晶片及底膠。基板具有分割道，分割道垂直地貫穿基板，且沿著基板的上表面橫向地從基板的一邊緣側面延伸至基板的另一邊緣側面，使基板形成數個彼此分離的子基板。晶片設於基板上。底膠形成於晶片與基板之間。

Description

半導體封裝件及其製造方法

本發明是有關於一種半導體封裝件及其製造方法，且特別是有關於一種可降低翹曲量的半導體封裝件及其製造方法。

傳統半導體基板由於愈來愈薄，且半導體基板雙側的結構不對稱，因此容易產生翹曲。當半導體基板的翹曲量愈大，在後續的晶片設置於其上的製程中，容易產生例如是晶片與基板接合不良等問題。

本發明係有關於一種半導體封裝件及其製造方法，可降低半導體封裝件的翹曲量。

根據本發明之一實施例，提出一種半導體封裝件。半導體封裝件包括一基板、一晶片及一底膠。基板具有一分割道，分割道垂直貫穿基板，且沿著基板的上表面橫向地從基板的一邊緣側面延伸至基板的另一邊緣側面，使基板形成數個彼此分離的子基板。晶片設於基板上。底膠形成於晶片與基板之間。

根據本發明之一實施例，提出一種半導體封裝件的製造方法。製造方法包括以下步驟。設置一基板於一載板上；形成一分割道貫穿基板，且且沿著基板的上表面橫向地從基板的一邊緣側面延伸至基板的另一邊緣側面，使基板形成數個彼此分離的子基板；設置一晶片於基板上；形成一底膠於晶片與基板之間；以及，移除載板。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200‧‧‧半導體封裝件

10‧‧‧載板

11‧‧‧黏貼層

12‧‧‧圖案化光阻層

12a、1143a‧‧‧開孔

110‧‧‧基板

110r、110r’、110r”‧‧‧分割道

110s‧‧‧邊緣側面

110s1‧‧‧第一邊緣側面

110s2‧‧‧第二邊緣側面

111‧‧‧子基板

110b、112b‧‧‧下表面

110u、112u‧‧‧上表面

110a、1131a‧‧‧開孔

112‧‧‧基材

113、113’、113”‧‧‧導電孔

1131‧‧‧內導電機制

1132‧‧‧外介電層

1133‧‧‧導通層

114‧‧‧第一線路層

1141；1151‧‧‧第一介電層

1142‧‧‧第一重佈線路層

1143、1153‧‧‧第二介電層

115‧‧‧第二線路層

1152‧‧‧第二重佈線路層

116、121‧‧‧電性接點

120‧‧‧晶片

130‧‧‧底膠

D1‧‧‧側向

P‧‧‧切割道

W1‧‧‧寬度

第1A圖繪示依照本發明一實施例之半導體封裝件之剖視圖。

第1B圖繪示第1A圖的俯視圖。

第2A圖繪示依照本發明另一實施例之半導體封裝件之剖視圖。

第2B圖繪示第2A圖的俯視圖。

第3A至3F圖繪示第1A圖之半導體封裝件的製造過程圖。

第4圖繪示第1B圖之半導體封裝件的另一種製造過程圖。

第5A至5B圖繪示第2A圖之半導體封裝件的製造過程圖。

請參照第1A圖，其繪示依照本發明一實施例之半導體封裝件之剖視圖。半導體封裝件100包括基板110，晶片120及底膠130。

基板110例如是晶片或中介層基板。基板110包括至少一子基板111、基材112、導電孔113、第一線路層114、第二線路層115、至少一電性接點116、分割道110r、上表面110u及邊緣側面110s(110s1、110s2)。

子基板111係由分割道110r分離基板110而成，分割道110r從基板110之上表面110u延伸至基板110的下表面110b而貫穿基板110，分割道110r從基板110的下表面110b露出。

基材112例如是玻璃、矽(silicon)、金屬、金屬合金、聚合物(polymer)或另一適當結構材料所形成材料。基材112具有相對之上表面112u與下表面112b。

導電孔113從上表面112u貫穿基材112，並電性連接第一重佈線路層1142與第二重佈線路層1152。在一實施例中，導電孔113可從基材112之上表面112u及下表面112b露出。在另一實施例中，導電孔113亦可突出超過基材112之上表面112u及/或下表面 112b。

基板110更定義開孔110a，導電孔113至少部分地設於開孔110a內。導電孔113可以是矽穿孔(through silicon via,TSV)。導電孔113包括內導電機制1131及外介電層1132，內導電機制1131從基材112的上表面112u及下表面112b露出，外介電層1132環繞內導電機制1131。外介電層1132可鄰近開孔110a之側壁設置。在此實施例中，外介電層1132內導電機制1131可實質上填滿開孔110a。

在另一實施例中，導電孔113’之內導電機制1131可突出超過基材112之上表面112u及下表面112b。在此實施例中，外介電層1132亦可突出超過上表面112u及下表面112b。一導通層(conductive layer)1133可鄰近內導電機制1131及外介電層1132之突出部分設置。導電孔113’可透過導通層1133電性連接於第一重佈線路層1142。

在其它實施例中，導電孔113”包括內導電機制1131及外介電層1132，內導電機制1131係環狀電鍍層。內導電機制1131可定義開孔1131a。此外，內導電機制1131可被一內介電層(未繪示)填滿。

在其它實施例中，導電孔113包括一內導電機制1131。內導電機制1131直接地鄰近基材112設置。在此實施例中，基材112由非導電材料製成，非導電材料例如是玻璃。內導電機制1131可定義相似於開孔1131a之一開孔(未繪示)。

第一線路層114形成於基材112之下表面112b。第一線路層114包括第一介電層1141、第一重佈線路層1142及第二介電層1143。第一介電層1141形成於基材112之下表面112b，並露出基板110之導電孔113。第一重佈線路層1142形成於露出之導電孔113，以電性連接導電孔113。第二介電層1143形成於第一重佈線路層1142上並露出之第一重佈線路層1142之一部分。本實施例中，因分割道110r繞過第一線路層114之第一重佈線路層1142，因此未貫穿第一重佈線路層1142，使得任一相鄰之子基板111之間未透過第一重佈線路層1142而有直接的電性連接關係。

此外，第一介電層1141的材料例如是有機保護層、 氮化矽、氧化矽或聚合物。第二介電層1143的材料可相同於或相異於第一介電層1141。第一介電層1141的厚度可相同或相異於第二介電層1143。

第二線路層115形成於基材112之上表面112u。第二線路層115包括第一介電層1151、第二重佈線路層1152及第二介電層1153。第一介電層1151形成於基材112之上表面112u，並露出基板110之導電孔113。第二重佈線路層1152形成於露出之導電孔113，以電性連接導電孔113。第二介電層1153形成於第二重佈線路層1152上並露出之第二重佈線路層1152之一部分，使晶片120可透過露出之地二重佈線路層1152電性連接於導電孔113。本實施例中，因分割道110r繞過第二線路層115之第二重佈線路層1152，因此未貫穿第二重佈線路層1152，使得任一相鄰之子基板111之間未透過第二重佈線路層1152而有直接的電性連接關係。

此外，第一介電層1151的材料例如是有機保護層、氮化矽、氧化矽或聚合物。第二介電層1153的材料可相同於或相異於第一介電層1151。第一介電層1151的厚度可相同或相異於第二介電層1153。

位於基材112相對二面的第一介電層及第二介電層的材料及厚度可相同或相異。當位於基材112相對二面的第一介電層及第二介電層的材料及/或厚度相異時，會導致基板110的不對稱性增加，然即使如此，透過本發明實施例之分割道110r的設計，半導體封裝件100的累積翹曲量仍可控制在一小範圍或一預期範圍內。

電性接點116例如是銲球、導電柱或凸塊。電性接點116形成於露出之第一重佈線路層1142上，以電性連接於晶片120。

晶片120以主動面朝下方位設於基板110之上表面110u上。晶片120具有至少一電性接點121以電性連接於基板110之導電孔113。此種晶片120稱為覆晶(flip chip)。電性接點121例如是銲球、 導電柱或凸塊。另一例中，晶片120以主動面朝上方位設於基板110之上表面110u上，並以至少一銲線電性連接於基板110。

底膠130形成於晶片120與基板110之間。底膠130包覆電性接點121，以保護電性接點121免受或降低外界環境的侵害。此外，部分底膠130進入分割道110r之一部分，以黏結分離之子基板111，進而提升基板110的整體強度。另一例中，部分底膠130可進入整個分割道110r內，如此更佳提昇分離之二子基板111之間的結合性。

底膠130可由一封裝材料(molding material)形成。該封裝材料可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、矽基樹脂(silicone-based resin)或其他適當之包覆劑。該封裝材料亦可包括適當之填充劑(filler)，例如是粉狀之二氧化矽。該封裝材料可以是預浸漬材料(pre-impregnated(prepreg)material)，例如是預浸漬介電材料。

請參照第1B圖，其繪示第1A圖的上視圖。分割道110r(110r’、110r”)沿著上表面110u橫向地從基板110的邊緣側面110s(110s1、110s2)延伸至另一邊緣側面110s(110s1、110s2)。例如，邊緣側面110s包括相對之第一邊緣側面110s1與第二邊緣側面110s2，分割道110r’沿著上表面110u橫向地從第一邊緣側面110s1延伸至第二邊緣側面110s2。又例如，邊緣側面110s包括相鄰接之第一邊緣側面110s1與第二邊緣側面110s3，分割道110r”沿著上表面110u橫向地從第一邊緣側面110s1延伸至第二邊緣側面110s3。並且分割道110r(110r’、110r”)貫穿基板110，使基板110形成數個彼此分離的子基板111。由於基板110被分離成數個子基板111，因此可降低半導體封裝件100在製程或使用過程中因為高溫而產生的翹曲量。詳細而言，若基板110省略分割道110r(110r’、110r”)，則基板110連續延伸的面積較大，使得當基板110變形時的累積翹曲量及內應力增大。反觀本實施例，由於基板110被分割道110r分離成數個小基板111，使得基 板110變形時的翹曲量被分割道110r(110r’、110r”)切斷，因而降低整體翹曲量。因此，在本發明實施例之分割道110r(110r’、110r”)的設計下，即使半導體封裝件100的雙側結構不對稱且/或基板110越來越薄，其累積翹曲量仍可控制在一小範圍或一預期範圍內。

一例中，分割道110r(110r’、110r”)具有一寬度W1，例如是介於8至12微米之間，子基板111的數量介於4至10個之間，且單個子基板111的面積小於12x12平方毫米，然此非用以限制本發明實施例。分割道110r(110r’、110r”)的寬度W、子基板111的數量及單個子基板111的面積可視基板110及/或晶片120的尺寸及/或厚度而定。分割道110r(110r’、110r”)可沿直線、曲線或其組合線段的方向延伸，以獲得預期之子基板111的數量及子基板111的面積。

在本實施例中，分割道110r(110r’、110r”)沿著基板110的上表面110u橫向地從一邊緣側面110s(110s1、110s2)向另一邊緣側面110s(110s1、110s2)延伸，且繞過第一重佈線路層1142(未繪示)及/或第二重佈線路層1152導電孔113延伸；也就是說，分割道110r(110r’、110r”)的延伸路徑，例如是直線、曲線或其組合線段，其不會經過第一重佈線路層1142(未繪示)及/或第二重佈線路層1152。

晶片120以主動面朝下方位設於基板110之上表面110u上並電性連接於基板110之導電孔113。

請參照第2A圖，其繪示依照本發明另一實施例之半導體封裝件之剖視圖。半導體封裝件200包括基板110、晶片120及底膠130。2A圖大致相似於1A圖，容此不再贅述。其差異處在於分割道110r並未繞過第一重佈線路層1142和第二重佈線路層1152，因此使得任一相鄰之子基板111之間可透過第一重佈線路層1142及第二重佈線路層1152而有直接的電性連接關係。

請參照第2B圖，其繪示第2A圖之俯視圖。2B圖大致相似 於1B圖，容此不再贅述。其差異處在於分割道110r橫向地經過第二重佈線路層1152雖然分割道110r橫向地經過第一重佈線路層1142(未繪示)及第二重佈線路層1152，但分割道110r僅貫穿基板110卻未分割第一重佈線路層1142(未繪示)及第二重佈線路層1152，使保留之第一重佈線路層1142(未繪示)及/或第二重佈線路層1152可從基板110的下表面110b露出，以及使得任一相鄰之子基板111之間可透過第一重佈線路層1142及第二重佈線路層1152而有直接的電性連接關係。

請參照第3A至3F圖，其繪示第1A圖之半導體封裝件100的製造過程圖。

如第3A圖所示，可採用例如是表面黏貼技術(SMT)，設置基板110於載板10上。基板110包括至少一基材112、至少一導電孔113、第一線路層114、第二線路層115及至少一電性接點116。第一線路層114及第二線路層115分別形成於基材112之下表面112b及上表面112u上。載板10包括黏貼層11，基板110之電性接點116嵌入黏貼層11內，藉以將基板110黏合於載板10上。

如第3B圖所示，可採用微影蝕刻技術(塗佈/曝光/蝕刻/顯影)，形成圖案化光阻層12覆蓋基板110之上表面110u。圖案化光阻層12具有至少一開孔12a，其定義後續形成之分割道110r(第1A及1B圖)的分布圖案。本例中，開孔12a橫向地繞過基板110之導電孔113、第一重佈線路層1142、第二重佈線路層1152及電性接點116。

如第3C圖所示，可採用例如是化學蝕刻，如乾蝕刻，透過開孔12a形成至少一分割道110r沿著上表面110u橫向地延伸並貫穿基板110，而形成數個彼此分離的子基板111。由於子基板111之電性接點116內埋於黏貼層11內，故子基板111不致脫離載板10。

如第3D圖所示，移除圖案化光阻層12(第3C圖)， 以露出第二重佈線路層1152及第二介電層1153。

如第3E圖所示，可採用例如是表面黏貼技術，設置至少一晶片120於基板110上。晶片120係以主動面朝下方位設於基板110上，且透過至少一電性接點121電性連接於基板110。

然後，形成底膠130於晶片120與基板110之間，以包覆晶片120的電性接點121。由於分割道110r從基板110的上表面110u露出，底膠130部分流進分割道110r內；然而，另一例中，整個分割道110r可被底膠130填滿，即底膠130可經由分割道110r接觸到黏貼層11。

如第3F圖所示，可採用例如是雷射或刀具，形成至少一切割道P經過第二線路層115、基材112及第一線路層114，以形成至少一如第1A圖所示之半導體封裝件100。切割道P更經過部分黏貼層11，以完全切斷基板110，此種切割方式稱為全穿切(full cut)。

請參照第4圖，其繪示第1B圖之半導體封裝件100的另一種製造過程圖。本實施例之製造方法大致相似於第3A至3F圖之半導體封裝件100的製造方法的對應步驟，容此不再贅述。其差異處在於形成圖案化光阻層12前，於基板110的第二介電層1143形成至少一開孔1143a，其圖案化光阻層12的分布圖案對應開口1143a及後續形成之分割道110r的分佈圖案，亦即，該開口1143a的分布係相對應後續形成之分割道110r。如此，當蝕刻液透過圖案化光阻層12的開孔12a移除基板110的材料時，只要從開孔12a延伸至開孔1143a即可形成分割道110r，如此可減少第二介電層1143的材料移除量以節省蝕刻所需時間。

另一例中，在形成圖案化光阻層12前，第二介電層1153可形成相似於開孔1143a的開孔，以達到相似的功效。

請參照第5A至5B圖，其繪示第2A圖之半導體封裝件200的製造過程圖。

如第5A圖所示，可採用微影蝕刻技術，形成圖案化光阻層12覆蓋基板110之上表面110u。圖案化光阻層12具有至少一開孔12a，其定義分割道110r(第2A圖)的分布圖案。本例中，開孔12a橫向地繞過基板110之導電孔113及電性接點116，但可經過第一重佈線路層1142與第二重佈線路層1152至少一者。

如第5B圖所示，可採用例如是化學蝕刻，如乾蝕刻，形成至少一分割道110r貫穿基板110且橫向地延伸至基板的邊緣側面而形成數個彼此分離的子基板111。本實施例係選擇特定不會移除金屬線路材料的蝕刻氣體，故可保留第一重佈線路層1142及第二重佈線路層1152。本實施例在蝕刻參數控制上，係採用減少蝕刻氣體的方向性但增加蝕刻氣體的等向性的方式，如此可使蝕刻液往側向D1移除重佈線路層下方的材料，而形成貫穿基板110之分割道110r。也就是說，增加蝕刻的底切(undercut)量，即可移除重佈線路層下方的材料。

形成半導體封裝件200的其餘步驟相似於形成半導體封裝件100的對應步驟，容此不再贅述。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體封裝件

110‧‧‧基板

110a、1131a‧‧‧開孔

110r‧‧‧分割道

110s1‧‧‧第一邊緣側面

110s2‧‧‧第二邊緣側面

111‧‧‧子基板

110u、112u‧‧‧上表面

110b、112b‧‧‧下表面

112‧‧‧基材

113、113’、113”‧‧‧導電孔

1131‧‧‧內導電機制

1132‧‧‧外介電層

1133‧‧‧導通層

114‧‧‧第一線路層

1141、1151‧‧‧第一介電層

1142‧‧‧第一重佈線路層

1143、1153‧‧‧第二介電層

115‧‧‧第二線路層

1152‧‧‧第二重佈線路層

116、121‧‧‧電性接點

120‧‧‧晶片

130‧‧‧底膠

Claims (20)

1. 一種半導體封裝件，包括：一基板，具有一分割道，該分割道貫穿該基板，且橫向地延伸至該基板的一邊緣側面，使該基板形成數個彼此分離的子基板；一晶片，設於該基板上；以及一底膠，形成於該晶片與該基板之間。
2. 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有複數個導電孔，該晶片電性連接該些導電孔，該分割道橫向地繞過該些導電孔而延伸至該邊緣側面。
3. 如申請專利範圍第1項所述之半導體封裝件，其中該基板包括：一重佈線路層，電性連接於該基板之一導電孔；其中，該分割道橫向地繞過該重佈線路層而延伸至該邊緣側面。
4. 如申請專利範圍第1項所述之半導體封裝件，其中該基板包括：一重佈線路層，電性連接於該基板之一導電孔；其中，該分割道橫向地經過該重佈線路層而延伸至該邊緣側面，但未分割該重佈線路層。
5. 如申請專利範圍第4項所述之半導體封裝件，其中該重佈線路層連接相鄰之該些子基板。
6. 如申請專利範圍第1項所述之半導體封裝件，其中該基板包括：一基材，具有一上表面及一下表面； 一第一介電層，形成於該基材之該下表面，並露出該基板之一導電孔；一重佈線路層，形成於露出之該導電孔；以及一第二介電層，形成於該重佈線路層上並露出之該重佈線路層之一部分。
7. 如申請專利範圍第6項所述之半導體封裝件，該基板更包括：一第一介電層，形成於該基材之該上表面，並露出該基板之該導電孔；一重佈線路層，形成於露出之該導電孔；以及一第二介電層，形成於該重佈線路層上並露出之該重佈線路層之一部分。
8. 如申請專利範圍第1項所述之半導體封裝件，其中該底膠部分形成於該些分割道。
9. 如申請專利範圍第6項所述之半導體封裝件，其中該基材可為玻璃、矽、金屬、金屬合金或聚合物。
10. 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有相對之一第一邊緣側面與一第二邊緣側面，該分割道橫向地從該第一邊緣側面延伸至該第二邊緣側面。
11. 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有相鄰接之一第一邊緣側面與一第二邊緣側面，該分割道橫向地從該第一邊緣側面延伸至該第二邊緣側面。
12. 一種半導體封裝件的製造方法，包括：設置一基板於一載板上； 形成一分割道貫穿該基板，且橫向地延伸至該基板的一邊緣側面，使該基板形成數個彼此分離的子基板；設置一晶片於該基板上；形成一底膠於該晶片與該基板之間；以及移除該載板。
13. 如申請專利範圍第12項所述之製造方法，其中該底膠部分形成於該些分割道。
14. 如申請專利範圍第12項所述之製造方法，其中於設置該基板於該載板之步驟中，該基板具有複數個導電孔；於形成該分割道之步驟中，該分割道橫向地繞過該些導電孔；於設置該晶片於該基板之步驟中，該晶片電性連接該些導電孔。
15. 如申請專利範圍第12項所述之製造方法，其中一第一介電層形成於該基板之一表面，並露出該基板之一導電孔；一重佈線路層形成於露出之該導電孔；以及一第二介電層形成於該重佈線路層上並露出之該重佈線路層之一部分。
16. 如申請專利範圍第15項所述之製造方法，其中更包括形成於一圖案化光阻層於該第二介電層上，該圖案化光阻層的分布圖案係對應後續形成的該分割道。
17. 如申請專利範圍第15項所述之製造方法，其中於形成該分割道之步驟中，該分割道橫向地繞過該重佈線路層。
18. 如申請專利範圍第15項所述之製造方法，其中於形成該分割道之步驟中，該分割道橫向地經過該重佈線路層，但未分割該重佈線路層。
19. 如申請專利範圍第18項所述之製造方法，其中於形成該分割道之步驟中，係使用乾蝕刻。
20. 如申請專利範圍第15項所述之製造方法，其中更包括形成一開口於該第二介電層上，且該開口的分布係對應後續形成的該分割道。