TW201445891A - 數位頻率合成器及其數位頻率合成方法 - Google Patents

Abstract

直接數位頻率合成係指利用一數位頻率合成器輸出穩定、精準、且頻率範圍廣泛的時脈信號，供同一積體電路晶片中的多個電路使用。本發明提出之數位頻率合成器包含一控制器、一頻率產生器及一可變除頻器。該控制器接收一頻率控制字，並據此產生一第一頻率控制子字與一第二頻率控制子字。該頻率產生器根據該第一頻率控制子字產生一第一預定頻率範圍內之一原始頻率。該可變除頻器根據該第二頻率控制子字及該原始頻率產生一第二預定頻率範圍內之一輸出頻率。

Description

數位頻率合成器及其數位頻率合成方法

本發明與數位頻率合成器相關。

直接數位頻率合成係指利用一數位頻率合成器輸出穩定、精準、且頻率範圍廣泛的時脈信號，供同一積體電路晶片中的多個電路使用。

在過去，效能良好的類比-數位積體電路非常昂貴。近年來隨著各種半導體技術，例如互補金屬氧半導體(CMOS)、雙極互補金屬氧半導體(BiCMOS)、於絕緣體上製作矽電晶體、矽鍺材料等製程的大幅躍進，高品質混合信號電路逐漸普及。深次微米互補式金屬氧化物半導體技術更促成在單一晶片中整合射頻、類比、應用處理器、記憶體、週邊介面等多種電路的可能性。基於對相位雜訊、頻率調整範圍、頻帶寬度等特性的高度要求，第二代行動通訊及其後續標準(尤其是通稱LTE的第四代行動通訊標準)非常需要高品質的數位頻率合成器。

現行頻率合成器的瓶頸之一是難以在採用低電壓互補金屬氧半導體製程時達到良好的相位雜訊特性。因此，目前存在對於新設計的需求，期待達到較低的相位雜訊，以增進數位頻率合成器的輸出信號品質，並希望能令可調頻寬增加、跨越多個頻段。

數位頻率合成是現代無線通訊系統中非常重要的一環；做為成本低卻可靠性高的可變頻率信號源，其應用範圍廣及行動電話、無線數位 裝置(例如路由器和數據機)、全球定位系統接收器，甚至是通訊衛星。本發明的目標之一在於提供高品質的數位頻率合成器，以產生低雜訊且頻率可調範圍寬廣的頻率輸出。具有高品質因數、低雜訊、窄調整範圍(例如5%左右)之一頻率產生器被用以配合具有寬調整範圍之一分數型可變除頻器，組合出符合期望的低雜訊寬頻數位頻率合成器。

實現此“雙元件”構想的難處之一在於如何與現行架構整合。典型的頻率合成器受控於單一頻率控制字。相對地，於根據本發明的實施例中，頻率產生器和可變除頻器可被獨立控制。為此，原始頻率控制字被分析及/或拆解，以產生複數個各自對應於不同元件的頻率控制子字。因此，此架構包含一控制器，用以根據原始頻率控制字產生頻率控制子字。

在某些情況下，頻率控制子字可能是原始頻率控制字的一部分。控制器可直接將原始頻率控制字拆解為兩個或更多個部分，並指定其中的一個或多個部分做為頻率控制子字。在另外某些情況中，控制器可首先對原始頻率控制字執行數學及/或邏輯運算，以決定數位頻率合成器的目標輸出頻率。一旦決定了輸出頻率，控制器可進一步將頻率控制子字編碼，以符合後續需要。在某些情況下，控制器可針對各個頻率產生器和可變除頻器採用不同的編碼方案。

舉例而言，原始頻率控制字可被表示為一數值範圍，例如0~2N，其中0表示最低頻率輸出，而2N表示最高頻率輸出。一旦確認了頻率控制字之數值代表的輸出頻率，便可針對頻率產生器和可變除頻器產生頻率控制子字。這些頻率控制子字亦可各自對應於不同的數值範圍。此外，另有其他編碼方案可指示相關電路產生適當的頻率。舉例而言，一頻率控制子字可直接為輸出頻率的數值(十六進位制)，而其他頻率控制子字可為一連串的改變狀態/延遲字，例如設定(0，0，1，0，0，1...)對應於(延遲，延遲，改變狀態，延遲，延遲，改變狀態)。控制器會用以根據原始頻率控制字產生適合於相關電路的頻率控制子字。

100‧‧‧數位頻率合成器

105、205‧‧‧資料源

110、210‧‧‧頻率產生器

120、220‧‧‧可變除頻器

130、230‧‧‧控制器

FCW‧‧‧頻率控制字

FCW₁、FCW₂‧‧‧頻率控制子字

f_src‧‧‧原始頻率

f_out‧‧‧輸出頻率

200‧‧‧數位頻率合成器

212‧‧‧鎖相迴路控制器

214‧‧‧可調式壓控振盪器

320‧‧‧可變除頻器

321‧‧‧邏輯單元

322‧‧‧N-相位信號源

430‧‧‧控制器

431‧‧‧非揮發性記憶體

432‧‧‧運算引擎

600‧‧‧數位信號合成程序

S601~S699‧‧‧流程步驟

圖一為根據本發明之一實施例中的數位頻率合成器之功能方塊圖。

圖二進一步繪示頻率產生器210之實施細節。

圖三(A)~圖三(C)呈現可變除頻器320三種詳細度不同的功能方塊圖。

圖四呈現控制器430之一功能方塊圖範例。

圖五呈現一數位頻率合成器的輸出頻譜範例。

圖六為根據本發明之一實施例中的數位信號合成程序之流程圖。

圖一為根據本發明之一實施例中的數位頻率合成器100之功能方塊圖。如圖一所示，數位頻率合成器100包含一頻率產生器110、一可變除頻器120及一控制器130。此外，資料源105將資料(例如一頻率控制字FCW)提供至控制器130之輸入端。控制器130的兩個輸出端分別耦接至頻率產生器110和可變除頻器120。頻率產生器110之輸出端係耦接至可變除頻器120之輸入端。可變除頻器120的輸出信號即為數位頻率合成器100的輸出信號。

控制器130將頻率控制字FCW轉換為第一和第二頻率控制子字FCW₁、FCW₂。如圖一所示，控制器130接收資料源105產生之頻率控制字FCW，並對輸入頻率控制字FCW施以一處理程序，以產生第一、第二頻率控制子字FCW₁、FCW₂。控制器130隨後分別將第一、第二頻率控制子字FCW₁、FCW₂傳送至頻率產生器110和可變除頻器120。

頻率產生器110根據第一頻率控制子字FCW₁產生一源頻率(以 下稱為原始頻率)f_src。於一實施例中，頻率產生器110為具有合理品質因數之一鎖相迴路，以確保其輸出信號的相位雜訊能符合需求。頻率產生器110的相位雜訊相當低。相對應地，頻率產生器110的頻率可調範圍較有限。舉例而言，其頻率可調範圍可能限定在壓控振盪器之中央頻率的±2.5%之間。以壓控振盪器中央頻率等於1千兆赫為例，頻率產生器110產生之頻率f_src的範圍可能在0.975千兆赫到1.025千兆赫間。原始頻率f_src之精確值係由第一頻率控制子字FCW₁控制。選擇高品質因數會導致調整範圍縮小。使用組合電路中的可程式化電容(例如一電容組合中的可切換式電容)能擴大調整範圍。然而，該組合電路的有效品質因數會受其中的電容影響而下降。

根據第二頻率控制子字FCW₂和原始頻率f_src，可變除頻器120產生輸出頻率f_out。相較於調整範圍有限的頻率產生器110，可變除頻器120被設計為具有較廣的頻率調整範圍。於一實施例中，可變除頻器120依一特定順序自一信號源選擇信號，使得原始頻率f_src首先被虛擬地(而非實體)乘上一整數N(與可變除頻器120的硬體設計有關)，隨後再被除以一可調整的整數D。第二頻率控制子字FCW₂係用以自可變除頻器120提供的頻率調整範圍中選出輸出頻率f_out。易言之，FCW₂決定了D的數值。於此實施例中，可變除頻器120的輸出頻率f_out等於將原始頻率f_src乘上N/D，亦即f_out=f_src*N/D。實現該關係式中之f_src*N可藉由令原始頻率f_src通過一延遲鏈並自其中選擇一適當的延遲結果。

於一實施例中，N等於64而D為24到N(=64)間的任何整數。數值D的大範圍能提供相當寬的輸出頻率調整範圍。如此一來，數位頻率合成器100能兼具低相位雜訊(透過頻率產生器110的高品質因數)與寬輸出頻率範圍(透過數值D的大範圍)。舉例而言，原始頻率f_src的範圍可被限定於0.975千兆赫至1.025千兆赫。以N=64為例，數位頻率合成器100的整體輸出頻率範圍將等於(0.975)*(64)/(64)=0.975千兆赫至(1.025)* (64)/(24)=2.73千兆赫。

如上所述，收到第一頻率控制子字FCW₁後，頻率產生器110輸出之相對應的原始頻率f_src落在有限的、預先決定的頻率範圍內。因頻率產生器110具有高品質因數，該原始頻率信號的相位雜訊相當低。假設產生原始頻率f_src之壓控振盪器的中央頻率為1.56千兆赫。收到第二頻率控制子字FCW₂後，可變除頻器120根據一特定順序選擇信號，使得輸出頻率等於原始頻率f_src=1.56千兆赫乘上第一整數N(與可變除頻器120之特性相關)再除以根據第二頻率控制子字FCW₂決定的第二整數D。因此，數位頻率合成器100的輸出頻率f_out=N*f_src/D。於一實施例中，f_src=1.56千兆赫，N=64，D=25，f_out=4千兆赫。

藉由利用上述數位頻率合成器100，根據原始頻率控制字FCW及因此產生的頻率控制子字FCW₁、FCW₂，輸出頻率f_out的大小可被控制為任意數值。此外，雖然D被限定為整數，D的時間平均可為非整數，例如30.02，容後詳述。

上述實施例亦呈現了數位頻率合成器100的一種特性：同一目標輸出頻率f_out可能是由不同的頻率控制子字FCW₁、FCW₂組合所產生，亦即原始頻率f_src和D的不同組合。此特性能有效地將原始頻率f_src自一未在預期中的後續操作負載頻率移開，以防壓控振盪器受到所謂牽引效應(pulling)的干擾。

如本發明所屬技術領域中具有通常知識者所知，牽引效應係發生於振盪器突然遭遇阻抗不匹配時。振盪器的頻率會相對應於負載阻抗的改變自操作頻率發生偏移。另一種解釋牽引效應的觀點則是視其為一干擾信號，透過寄生耦合路徑自具有大輸出功率之另一節點(例如功率放大器之輸出)耦合至壓控振盪器之輸入。此干擾信號會使得壓控振盪器的輸出隨其變化。舉例而言，若欲合成目標輸出頻率f_out=2千兆赫，一種設計 選擇係令f_src=1千兆赫、N=64、D=32。然而，可變除頻器120的輸出端可能包含除以二的電路，在信號鏈中產生大小為1千兆赫的第二操作頻率。在這個情況下，壓控振盪器對於該第二操作頻率的微小變化會特別敏感。藉由改選D=33和新的原始頻率f_src=1.03千兆赫，f_src可自1千兆赫移開並且仍落在1%~5%的整體壓控振盪器調整範圍內，使振盪器與負載間的隔離有所提升。

圖二為一數位頻率合成器200之功能方塊圖，進一步呈現了頻率產生器210的細節。在圖二中，頻率產生器210包含一鎖相迴路控制器212與一可調式壓控振盪器214。頻率產生器210接收一穩定的外部參考頻率f_REF和第一頻率控制子字FCW₁，並產生原始頻率f_src。鎖相迴路控制器212會鎖定參考信號和原始頻率信號間的相位，並根據頻率控制子字FCW₁控制壓控振盪器電壓V_VCO產生落在可調式壓控振盪器214之中央頻率上下特定百分比(例如5%)內的原始頻率f_src。可調式壓控振盪器214隨後直接(藉由調整一內部高頻壓控振盪器)或間接(藉由調整一低頻率壓控振盪器並進行數位頻率乘法)產生原始頻率f_src。原始頻率f_src的實際數值係由第一頻率控制子字FCW₁控制。頻率產生器210將調整後的原始頻率f_src傳送至可變除頻器220的信號輸入端。調整後頻率f_src亦可被迴授至鎖相迴路控制器212，形成一負迴授迴圈。

於一實施例中，f_src的工作週期不超過50%，例如為25%。若帶有調整後頻率f_src之信號的工作週期高於此數值，可在該信號進入可變除頻器220之前使用一除二電路或其他適合的元件，以將工作週期降低至期望範圍。如隨後將詳述者，採用這種做法的原因之一是工作週期會對D的最小值造成限制，例如在前述範例中D的最小值為24而非1。若工作週期為50%，D的最小值為33。若工作週期為25%，D的最小值可被降低為17，因而擴大頻率調整範圍。無論是哪一種情況，對於D的最大值都不會有影響；D的最大值等於可變除頻器220提供的N(通常等於64)。

如上所述，可調式壓控振盪器214的受限的調整範圍和數位頻率合成器200的相對高的品質因數(Q)存在權衡關係。高品質因數能降低原始頻率f_src對數位頻率合成器100之輸出造成的相位雜訊。因此，數位頻率合成器100之輸出中的相位雜訊被最小化。如下所述，於頻率產生器210中f_src之調整範圍的犧牲隨後可由可變除頻器220貢獻的較大調整範圍來彌補。

圖三(A)~圖三(C)進一步繪示可變除頻器320的實施細節範例。圖三呈現一典型使用多相位(N-相位)時脈的整數-N或分數型數位除頻器；本發明所屬技術領域中具有通常知識者可理解此電路為一現成元件。根據頻率控制子字FCW₂和原始頻率f_src，可變除頻器320產生一輸出頻率f_out。圖三(B)和圖三(C)各自呈現可變除頻器320的一種實施例；該等實施例之細節可見於第13/875,706號美國專利申請案(在此並列為參考資料)。

如隨後將更詳細介紹的，圖三(B)中的可變除頻器320根據頻率控制子字FCW₂和原始頻率f_src，以數位控制迴圈的方式產生輸出頻率f_out。圖三(C)進一步呈現了根據f_src、N和D產生輸出頻率f_out的細節，其中可變除頻器320會決定N，而第二頻率控制字FCW₂將決定D。圖三(C)繪示出邏輯單元321、N-相位信號源322的實際電路範例，亦進一步呈現隨後將詳述之三角積分調變器323。

如圖三(B)和圖三(C)所示，可變除頻器320可包含構成一數位控制迴圈的邏輯單元321和N-相位信號源322。邏輯單元321包含序列式邏輯元件，例如正反器(或其他單位延遲裝置)、數學邏輯單元(ALU)。N-相位信號源322可包含N個相同的相位延遲元件(例如緩衝器)、多工器與調變單元(選擇性的)。

請參考圖三(B)，N-相位信號源322以原始頻率f_src做為輸入， 且產生原始頻率f_src的N個相位延遲後信號。於一實施例中，N=64，而N-相位信號源322可產生六十四個不同的延遲後信號。由於單一週期為360°，該等延遲後信號與相鄰延遲後信號間的相位差異會等於360°/64=5.625°。各延遲後信號隨後被輸入一多工器，並可被邏輯單元321選擇出來。一種實施方式為令f_src通過N個相同且串接的相位延遲元件(例如反相器)，並利用迴授來連結該等端點，以確保完整的360°相位會由各元件均分。各反相器的輸出信號可做為多工器的輸入信號。

邏輯單元321負責頻率合成程序。以下說明一種根據f_src和頻率控制子字FCW₂產生任意頻率f_out的方式。假設f_src的每一週期內包含出現在某處之單一脈衝，且在0°相位延遲信號中此脈衝出現於週期的相當前端。在此脈衝之後，該信號保持為邏輯'0'，直到整個週期結束(360°)，頻率合成程序亦於此結束。各個相位延遲信號中的脈衝會出現在週期的不同區段，其出現位置差異對應於相位延遲差異。無脈衝之處表示邏輯'0'。舉例而言，若脈衝出現在週期的正中間，則該週期的前半段和後半段皆對應於邏輯'0'，短脈衝出現於180°位置，為邏輯'1'。

除了頻率控制子字FCW₂，邏輯單元321自N-相位信號源322取得目前的輸出信號(亦即目前位元串BS₂)，隨後根據一數學計算(舉例而言，二進位制加法)決定N-相位信號源322的下一個輸出。此信號將為邏輯單元321的下一個輸入位元串BS₂。當偵測到脈衝降緣(亦即當脈衝結束時)，下一個信號的位址被傳送至N-相位信號源322，做為位元串BS₁。N-相位信號源322據此立即產生下一個脈衝，且將該脈衝提供至邏輯單元321，做為新的目前位元串BS₂。此程序被重複執行，如圖三(B)和圖三(C)所示，數位頻率合成器100的輸出頻率f_out來自N-相位信號源322。

針對FCW₂被如何用以產生寬廣的可調頻率範圍，以下舉出幾個實施例。於一實施例中，假設輸入位元串BS₂為f_src，於0°相位延遲的信號，且FCW₂帶有的資訊包含邏輯單元321能產生之最低頻率。邏輯單 元321可根據FCW₂和0°相位延遲信號判定下一個應自N-相位信號源322選擇的信號位址仍為0°相位延遲信號所屬的位址。該脈衝結束後，邏輯單元321會再次選擇相同的信號。

邏輯單元321再次選擇相同信號以達到最低頻率的理由是，既然0°相位延遲信號中的脈衝才剛發生(並且直到下一個週期開始前都不會再次發生)，該新的信號(也就是原始信號)會保持在邏輯'0'，直到下一個脈衝出現。假設邏輯單元321選擇任何其他脈衝，與下一個脈衝間的延遲會較短(意味著較高的頻率)，原因是任一個其他脈衝都會是在目前之週期結束前發生。只有0°相位延遲信號(已經出現過)不會於此週期內再次出現脈衝。因此，再次選擇0°相位延遲信號會在下一個脈衝出現前提供最長的延遲，進而為數位頻率合成器100產生輸出頻率f_out的最低值：f_out，min=f_src。(1)

於另一實施例中，假設BS₂為f_src在0°相位延遲信號，而FCW₂所帶有的資訊包含邏輯單元321能產生之最高頻率。在這個情況下，邏輯單元321會判定接下來應選擇5.625°相位延遲信號。不同於前一實施例，5.625°相位延遲信號中的脈衝尚未發生但即將發生。因此，兩脈衝間的延遲相當短暫。當此第二脈衝結束時，該選擇程序被重複執行，且下一個被選擇的脈衝將為2*5.625°=11.25°相位延遲信號。隨著此選擇程序的持續重複進行，N-相位信號源322所提供的各個可能的輸出信號將依序被選擇。在原始頻率f_src的一個週期之內，其64個相位延遲信號會各自為輸出頻率f_out貢獻一個脈衝。也就是說，在原始頻率f_src的一個週期之內，輸出頻率f_out中會有64個脈衝，因此f_out=64*f_src。一般而言，當有N個可供選擇的信號，最高的可能輸出頻率為N*f_src：f_out，max=N*f_src。(2)

假設頻率產生器210產生之原始頻率f_src的可變調整範圍為 X%。結合方程式(1)、(2)，可定義兩預定頻率範圍間之一調整範圍比例。第一預定頻率範圍調整範圍是f_src，max-f_src，min=(f_src+X%* f_src)-(f_src-X%* f_src)=2*f_src*X%。第二預定頻率範圍的調整範圍是f_out，max-f_out，min=N*f_src-f_src=f_src(N-1)。因此，兩個調整範圍的比例為f_src(N-1)/2*f_src*X%=(N-1)/2*X%。

(f_out，max-f_out，min)/(f_src，max-f_src，min)=(N-1)/2*X%。(3)當N=64，此比例等於31.5/X%。

實務上，電路不常運作在最高可能頻率。上述範例呈現了如何根據FCW₂產生任意頻率。根據FCW₂對應的目標輸出頻率，各相位延遲信號被依序選擇。該頻率產生程序可被視為將最大可能頻率N*f_src除以一整數D；整數D由頻率控制子字FCW₂決定。舉例而言，在上述範例中，若每隔一個信號選擇下一個信號，輸出頻率將為32*f_src=(64/2)*f_src。因此，元件320被稱為可變除頻器。須強調的是，N*f_src是利用多工器322之輸入端的多個信號邊緣合成所得，而非由一實體乘法器產生。

須說明的是，雖然上述實施例僅以最低和最高頻率為例，但根據本發明概念實現的裝置運作可據此延伸為根據頻率控制子字FCW₂產生任意中間頻率。

值得注意的是，就圖三(C)中的可變除頻器320而言，邏輯單元321採用並聯之升緣觸發和降緣觸發單位延遲元件。在這個情況下，同一脈衝可引發兩次運作：一次發生在脈衝升緣，一次發生在脈衝降緣。此電路之操作方式詳述如下。

就圖三(C)所呈現的電路而言，升緣延遲元件和降緣延遲元件構成三個不同的邏輯節點。節點‘I’儲存了在單位延遲元件之前根據FCW₂與一迴授值計算所得的邏輯值。此邏輯值為N-相位信號源322提供之一信號位址。節點II儲存了兩延遲元件之間一計算產生的邏輯值，亦提供 節點I計算之該迴授值。節點III儲存了延遲元件之後的邏輯值，亦為提供給N-相位信號源322的位址。假設一先前脈衝(脈衝1)已發生。在下一個脈衝(脈衝2)發生前，節點I已儲存有脈衝3的位址。脈衝2的升緣發生時，節點I儲存的邏輯值(脈衝3之位址)被傳遞至節點II，此節點II的新邏輯值會被迴授至該加法器，與FCW₂一起為節點I產生新的邏輯值(脈衝4的位址)。在脈衝2結束前，受降緣控制的節點III不會出現變化。脈衝2的降緣發生時，節點II原本儲存的脈衝3之位址會移動至節點III，也就是送入N-相位信號源322。此電路回到開始狀態-脈衝3將要發生，而節點I已儲存有脈衝4的位址。此電路所儲存的位址領先一個時脈的時間。上述操作模式係奠基於互補式延遲元件每一脈衝執行兩次操作；一次在信號升緣，一次在信號降緣。

除頻器322中的延遲元件可利用一差動反相器與一差動多工器來實現，偶數輸出在多工器的輸入端被反相。或者，該等延遲元件可利用單端反相器與一多工器來實現。兩串接的反相器可構成一個延遲元件。許多電路組態能用以實現一延遲鏈及可選擇的多種輸出。

可變除頻器320的另一特性在於能藉由取經過時間平均的多個整數值模擬非整數的D。舉例而言，藉由設定98個週期的D=30和2個週期的D=31，D可大致等於30.02。此資訊可被完全揭露於FCW₂中，亦可透過連續傳遞內容不同的FCW₂來達成，各次FCW₂分別代表單一數值D。易言之，可變除頻器320可為一分數型可變除頻器。

直接調變輸出頻率f_out以模擬分數值(例如利用30和31的平均值產生30.02)的一種缺點是，輸出頻率頻譜中會因該0.02非整數頻率成分對應的週期性的波形錯誤出現突波。然而，藉由利用30和31以外的數值(例如28、29、30...33)來調變輸出頻率f_out，這些突波可被消除，且仍能達到平均值為30.02。這種做法係藉由將更多其他突波引入輸出頻譜來減少少數突波的雜訊能量。更明確地說，雜訊能量被分散至較多的突波， 因此等效於被平滑化。此功能可由圖三(C)中繪示的三角積分調變器323(非必要元件)達成。

另一須要考量的條件為D的最小值。如上所述，D的最大值為N，且D=N對應於數位頻率合成器100的最低輸出頻率：f_out=f_src。在前述範例中，D的最小值等於1。然而，於實際應用中，D會被限制為具有較大的最小值(例如D=24)，原因在於f_src的工作週期(亦即f_src的脈衝寬度)是有限制的。如上所述，在目前脈衝結束後，邏輯單元321才會選擇下一個脈衝。前一個範例係假設第一脈衝由0°相位開始，並且在下一個相鄰脈衝開始前結束。就N=64而言，這表示該脈衝必須在5.625°前結束，其相對應的工作週期極小，為5.625/360=1.563%。實務上，f_src無法在90°之前結束，也就是其工作週期至少為25%。在這個情況下，並非N-相位信號源322提供的64個信號皆可被選擇。更明確地說，就N個信號各自之間距為5.625°而言，前十六個信號無法被選擇(90°=16*5.625°)。因此，在0°相位延遲信號之後，下一個可被選擇的信號為第17個信號。因此，工作週期、N、D等幾個參數必須符合以下關係：N *工作週期(%)D_D=一整數。(4)

於一實施例中，f_src的工作週期小於50%，較佳地例如為25%。這種做法能提供彈性，讓輸出頻率的選擇範圍完整涵蓋(64/17)=3.76個八度音。

於另一實施例中，N-相位信號源322中的最後一個延遲單元之輸出可透過一多工器被迴授連接至第一個延遲單元，該多工器選擇輸入第一延遲單元的信號為f_src或最後延遲單元之輸出信號(通過一反相器)。這種連接方式能令該延遲鏈構成一環形振盪器，其中的迴授路徑提供180度信號反相。利用連接至該最後延遲單元之一計數器，環形振盪器的輸出頻率可被週期性地量測。環形振盪器的平均時脈頻率可被用以推測N個 延遲單元造成的延遲，進而決定單一延遲單元的延遲。此校正可被偶爾執行，用以估計可變除頻器320中單一延遲單元的延遲量。量測所得之單一延遲單元延遲量可被用以更新頻率控制子字FCW₂，以準確合成目標輸出頻率。量測單一延遲單元之延遲有助於準確產生輸出頻率。

圖四呈現控制器430之一功能方塊圖範例。控制器430以頻率控制字FCW做為輸入，並產生頻率控制子字FCW₁、FCW₂做為輸出。如圖四所示，控制器430可包含一非揮發性記憶體431，用以儲存頻率控制字產生邏輯或字集合。一運算引擎432係用以執行字，以根據輸入頻率控制字FCW產生頻率控制子字FCW₁、FCW₂。實務上，控制器430可為任何能力足以執行這些任務的裝置或子系統。

根據輸入頻率控制字FCW產生頻率控制子字FCW₁、FCW₂的方法有很多。頻率控制字FCW及頻率控制子字FCW₁、FCW₂的形式可為十進位制、十六進位制或二進位制位元串、類比信號數值，或任何其他能將必要參數傳達給頻率產生器110和可變除頻器120的適合形式。一旦頻率控制字FCW已被分析且取得其中的必要資訊，控制器430便可執行一個或多個處理程序，將此資訊轉化或編碼為FCW₁、FCW₂，使其格式相容於兩頻率控制子字所各自對應的元件。

須說明的是，N=64僅為範例。只要相位延遲元件的數量N大到足以包含至少一個完整的360度相位移，前述方案便為可行。若一個延遲單元能貢獻10度的相位移，至少需要36個延遲單元始能完成一個循環。於此實施例中，邏輯單元321為一相位計數器，用以在時脈升緣出現時選擇正確的相位，並且在時脈降緣出現時選擇多工器322的下一個輸入，使得N-相位信號源322輸出的下一個升緣具有正確的相位。

數位頻率合成器100可取代特定電路設計中的現有元件，且頻率控制字FCW的形式可根據現存元件決定。舉例而言，頻率控制字FCW 可為表示一目標輸出頻率之八位元十六進位制位元串。另一方面，頻率產生器110接收之FCW₁可為一類比電壓，可變除頻器120接收之FCW₂則可為六位元八進位制的位元串，其中包含對應於目標輸出頻率特徵之一序列。根據這些設計考量，控制器430可對頻率控制字FCW執行任何程序、功能、表示方式的組合，以產生FCW₁、FCW₂。該等程序可包含但不限於模數或其他數學運算、查找表、連續式及/或組合式邏輯運算、解方程式、曲線匹配、外插法、內插法、遞迴法等等。

於一實施例中，頻率控制字FCW可為一總長度為M位元之位元串，並且為子字FCW₁、FCW₂的串接結果。控制器430僅需傳送前m個位元至頻率產生器110，並傳送隨後的(M-m)個位元至可變除頻器120。於另一實施例中，FCW為以十六進位制表示的目標輸出頻率(例如以FCW=B2D05E00表示頻率f_out=3.0千兆赫)。在這個情況下，控制器430首先可計算D=ROUND(64*f_src/f_out)(四捨五入)，以產生FCW₂，隨後再根據D和f_src-2.5%f_src f_src+2.5%的限制計算f_src=D*f_out/64，以產生FCW₁。於另一實施例中，FCW藉由指出對應於數位頻率合成器100能提供的最小、最大輸出頻率之某一數值範圍(例如1~1000)來表示輸出頻率；該FCW隨後可被轉換為適當的數值FCW₁、FCW₂。

本發明所屬技術領域中具有通常知識者可理解，上述範例證明了頻率產生器110和可變除頻器120如何根據一任意頻率控制字FCW產生特定頻率。一旦這些數值為已知數，控制器430會決定如何利用調變或更適當的編碼產生FCW₁、FCW₂，來為各元件實際合成這些頻率，反之亦然。如同FCW的情況，有多種可能的實施方式。

以下利用實際數值來說明數位頻率合成器100之一運作實施例。假設數位頻率合成器100被期望產生之頻率為3.14千兆赫。此數值可被表示為FCW=BB289900(以十六進位制表示3.14x10^9)。在決定數值D的程序中，首先假設可調式壓控振盪器214的中央頻率與f_src相同， 例如皆為1.56千兆赫。控制器430根據3.14千兆赫=64*1.56千兆赫/D解出D=31.8，四捨五入後為32。因此，控制器430可決定D=32。控制器430隨後將D=32代入同一個方程式，解出f_src=D*f_out/64=32*3.14千兆赫/64=1.57千兆赫。此頻率落在1.56千兆赫的±2.5%限制內(亦即1.521千兆赫~1.6千兆赫)，因此f_src=1.57千兆赫。

於一實施例中，期望原始頻率f_src透過FCW₁被傳達至鎖相迴路控制器212。一種實務設計選擇是透過一分壓器、一組電阻及一可程式化電阻(potentiometer)將一電壓提供至壓控振盪器214。假設FCW₁係用以設定壓控振盪器的輸出頻率，且係用以控制該可程式化電阻。於一實施例中，可程式化電阻為0Ω對應於f_src-2.5%，而可程式化電阻為10kΩ對應於f_src+2.5%。若f_src=1.57千兆赫，該可程式化的電阻值為6.25kΩ。若以一個十六進位制數值表示此電阻值做為FCW₁，FCW₁將等於186A。

為呈現頻率控制子字FCW₁、FCW₂的不同表示方式，以下選擇不同的方案來說明FCW₂。首先，由於D=32為N=64的一半，f_out=(64/32)*f_src=2*f_src。若自N-相位信號源322選擇0°相位延遲信號做為第一信號，隨後應被選擇的信號應為180°相位延遲信號，以於一個週期內提供兩個脈衝。在N-相位信號源322中，這兩個信號相隔31個未被使用的信號。因此，一種自N-相位信號源322選擇合適位址以達到此輸出頻率的方法為：加上32(十六進位制)至目前信號之位址(並捨棄溢位值)。因此，FCW₂可為在各脈衝後將被加到目前信號位址上的數值，亦即FCW₂=0020(十六進位制之32)。此概念同於增加在各脈衝之後增加六小時至一時脈信號-無論時脈所對應之實際時間為何，也就是在每個週期中製造兩次時間間隔相等的脈衝。

實現上述方法及其變化型的可能動機有許多種，但主要理由為與現存元件間的適應性及/或相容性。舉例而言，利用8位元定址方案設計FCW₂能消除或至少減少對於使用標準32位元定址方案的需求。此外， 提供多種實現方案有助於排除不在預期中的障礙。舉例而言，二位元加法器無法處理八位元位址，但能用於相加奇數個或偶數個1。藉此，便能以一連串的偶數/奇數數值位元串為基礎來格式化FCW₂。

圖五呈現數位頻率合成器100之一輸出範例。在圖五中，標示為f_out的趨勢線代表操作於中央頻率1.5625千兆赫之一壓控振盪器(f_src為1.5625千兆赫+/- 5%)，而N=64。除數(x軸)對應於整數數值D，也就是FCW₂所代表的數值。由各資料"線"中的展開可看出f_src可被調升或調降，舉例而言，FCW₁所指定的2.5%。因此，就D=25而言，數位頻率合成器輸出的中央頻率f_out=(64)*(1.5625)/(25)=4千兆赫，其上限為(64)*(1.5625*1.025)/(25)=4.1千兆赫，下限為(64)*(1.5625*0.975)/(25)=3.9千兆赫。

圖五證明了在N=64且1.5625千兆赫f_out 4.27千兆赫的情況下，數位頻率合成器100能輸出連續的寬頻頻譜。由圖五亦可看出，針對特定應用所需要的時脈速度，進一步使用除以二電路能將f_out降低至大約200兆赫或降低輸出頻率。

圖六為根據本發明之一實施例中的數位信號合成程序600之流程圖。此程序開始於步驟S601。首先，步驟610為接收頻率控制字FCW。舉例而言，在圖一中，頻率控制字FCW係由控制器130自資料源105接收。如上所述，頻率控制字FCW可為一十六進位制的位元串，且可為各種編碼形式。舉例而言，FCW可直接表示f_out的數值。或者，FCW₁和FCW₂可能已被選擇/設計為使得原始FCW僅為FCW₁和FCW₂的串接(FCW₁ ∪ FCW₂)。

步驟S620為產生第一、第二頻率控制子字FCW₁、FCW₂。如上所述，於產生第一、第二頻率控制子字時，首先可為頻率產生器110和可變除頻器120分別找出期望頻率f_src、f_out，隨後再進行任何合適的編 碼方案，以精準傳達應產生的頻率f_src、f_out。於一實施例中，頻率產生器110和可變除頻器120的輸出頻率範圍由最低至最高可被分割為2^N個區段，而FCW₁、FCW₂代表0和2^N間指出期望輸出值的某數值。

隨後，步驟630為根據第一頻率控制子字FCW₁產生一原始頻率f_src。如上所述，可利用一頻率產生器，藉由指定對應於特定壓控振盪器電壓大小之一電阻值來產生該原始頻率。

步驟S640為根據第二頻率控制子字FCW₂和原始頻率產生f_out。舉例而言，參考圖三，藉由自N-相位信號源322提供一連串不同的信號至邏輯單元321，該輸出頻率可由可變除頻器120產生。合成程序600結束於步驟S699。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

100‧‧‧數位頻率合成器

105‧‧‧資料源

110‧‧‧頻率產生器

120‧‧‧可變除頻器

130‧‧‧控制器

FCW‧‧‧頻率控制字

FCW₁、FCW₂‧‧‧頻率控制子字

f_src‧‧‧原始頻率

f_out‧‧‧輸出頻率

Claims (20)

1. 一種數位頻率合成器，包含：一控制器，用以接收一頻率控制字，並根據該頻率控制字產生一第一頻率控制子字與一第二頻率控制子字；一頻率產生器，用以根據該第一頻率控制子字產生一第一預定頻率範圍內之一源頻率；以及一可變除頻器，用以根據該第二頻率控制子字及該源頻率產生一第二預定頻率範圍內之一輸出頻率。
2. 如申請專利範圍第1項所述之數位頻率合成器，其中該頻率產生器包含一鎖相迴路控制器與一可調式振盪器。
3. 如申請專利範圍第1項所述之數位頻率合成器，其中該第一預定頻率範圍不超過該頻率產生器所提供之一中央頻率之5%。
4. 如申請專利範圍第3項所述之數位頻率合成器，其中該頻率產生器之一品質因數高於20。
5. 如申請專利範圍第2項所述之數位頻率合成器，其中該頻率產生器根據一外部振盪器提供之一輸入產生該源頻率。
6. 如申請專利範圍第1項所述之數位頻率合成器，其中該可變除頻器包含一邏輯模組與一N-相位信號源，該N-相位信號源包含一多工器與N個相位延遲元件，該邏輯模組包含一升緣觸發單位延遲元件與一降緣觸發單位延遲元件。
7. 如申請專利範圍第6項所述之數位頻率合成器，其中該輸出頻率被定義為f_out=N*f_src/D，其中N為由該N-相位信號源決定之一整數，D為範圍在1到N間之一整數，f_src代表該源頻率。
8. 如申請專利範圍第1項所述之數位頻率合成器，其中該控制器包含一記 憶體，用以儲存該頻率控制子字之產生字，以及一處理器，用以執行該頻率控制子字之產生指令。
9. 如申請專利範圍第1項所述之數位頻率合成器，其中至少一頻率控制子字係藉由針對該頻率控制字執行一數學運算、一邏輯運算或一查找步驟而決定。
10. 如申請專利範圍第1項所述之數位頻率合成器，其中：該第一預定頻率範圍被定義為該源頻率f_src之±X%；該第二預定頻率範圍被定義為(64*f_src-f_src)；以及該第二預定頻率範圍相對於該第一預定頻率範圍之比例為(64*f_src-f_src)/(f_src±X%)=31.5/X%。
11. 一種數位頻率合成方法，包含：接收一頻率控制字；根據該頻率控制字，產生至少兩個頻率控制子字；根據一第一頻率控制子字，指示一頻率產生器產生一第一預定頻率範圍內之一源頻率；以及根據一第二頻率控制子字及該源頻率，指示一可變除頻器產生一第二預定頻率範圍內之一輸出頻率。
12. 如申請專利範圍第11項所述之頻率合成方法，進一步包含：於該第一預定頻率範圍內調整一可調式振盪器，其中該第一預定頻率範圍不超過該可調式振盪器產生之一中央頻率產生之5%。
13. 如申請專利範圍第11項所述之數位頻率合成方法，進一步包含：提供一外部參考頻率至該頻率產生器。
14. 如申請專利範圍第11項所述之數位頻率合成方法，進一步包含：根據f_out=N*f_src/D產生該輸出頻率，其中N為由一N-相位信號源決定之一整數，D為範圍在1到N間之一整數，f_src代表該源頻率。
15. 如申請專利範圍第11項所述之數位頻率合成方法，進一步包含：針對該頻率控制字執行至少一數學運算、一邏輯運算或一查找步驟，以產生該等頻率控制子字。
16. 一種採用一數位頻率合成器之電子裝置，包含：一控制器，用以接收一頻率控制字，並根據該頻率控制字產生一第一頻率控制子字與一第二頻率控制子字；一頻率產生器，用以根據該第一頻率控制子字產生一第一預定頻率範圍內之一源頻率；以及一可變除頻器，用以根據該第二頻率控制子字及該源頻率產生一第二預定頻率範圍內之一輸出頻率。
17. 如申請專利範圍第16項所述之電子裝置，其中該頻率產生器包含一鎖相迴路控制器與一可調式振盪器。
18. 如申請專利範圍第16項所述之電子裝置，其中該可變除頻器包含一邏輯模組與一N-相位信號源，該N-相位信號源包含一多工器與N個相位延遲元件，該邏輯模組包含一升緣觸發單位延遲元件與一降緣觸發單位延遲元件。
19. 如申請專利範圍第18項所述之電子裝置，其中該輸出頻率被定義為f_out=N*f_src/D，其中N為由該N-相位信號源決定之一整數，D為範圍在1到N間之一整數，f_src代表該源頻率。
20. 如申請專利範圍第16項所述之電子裝置，其中：該第一預定頻率範圍被定義為該源頻率f_src之±X%；該第二預定頻率範圍被定義為(64*f_src-f_src)；以及該第二預定頻率範圍相對於該第一預定頻率範圍之比例為(64*f_src-f_src)/(f_src±X%)=31.5/X%。