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TW201435909A - 電子元件以及佈局元件 - Google Patents

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TW201435909A
TW201435909A TW102147884A TW102147884A TW201435909A TW 201435909 A TW201435909 A TW 201435909A TW 102147884 A TW102147884 A TW 102147884A TW 102147884 A TW102147884 A TW 102147884A TW 201435909 A TW201435909 A TW 201435909A
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Inventor
Jhon-Jhy Liaw
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Taiwan Semiconductor Mfg
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Abstract

本發明揭露一種電子元件，包括一資料栓鎖儲存單元。資料栓鎖儲存單元包括具有一第一輸出端之一第一反相器與具有一第二輸出端之一第二反相器，其中第一輸出端互補於第二輸出端；一第一虛擬電路，連接至第一輸出端；以及一第二虛擬電路，連接至第二輸出端。

Description

電子元件以及佈局元件
本發明係有關於一種靜態隨機存取記憶體，特別有關於雙埠靜態隨機存取記憶體。
現代電子設備如筆記型電腦具有各種的記憶體用以儲存資料。記憶體電路主要包括兩大類，一種是非揮發性記憶體，另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(RAM)，隨機存取記憶體可再細分成兩個子類，靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)。SRAM和DRAM是揮發性的，因為當電力消失時，它們都會失去所儲存的資料。然而，非揮發性記憶體即使在無電力情況下仍可以繼續保存所儲存的資料。非揮發性記憶體包括各種的子類，例如唯讀記憶體(ROM)，電子可抹拭唯讀記憶體(EEPROM)以及快閃記憶體。
SRAM系統包括複數SRAM單元(cell)，並具有維持資料而不需進行更新的優點。一個SRAM單元可能具有不同數量的電晶體，例如8個電晶體(8T)或6個電晶體(6T)。SRAM單元中的電晶體可以是金氧半場效電晶體(MOSFET)。MOSFET電晶體是一種具有四個端子(源極、閘極、汲極以及基極(基板))之半導體材料所製成的元件。由於在積體密度上持續不斷的改進以及最小特徵尺寸(minimum feature size)不斷地減少，使得 SRAM工業經歷了快速的成長。然而，更小的特徵尺寸使得MOSFET電晶體具有更多的漏電流(leakage current)。近來，由於對於更小尺寸的電子元件的需求逐漸增加，對於降低SRAM單元以及SRAM系統之漏電流的需求也日益增加。
鰭式場效電晶體(Fin field-effect transistors：FinFET)具有較小的元件尺寸以及增大的通道寬度。近期在鰭式場效電晶體技術的進步，已提高了鰭式場效電晶體運用於高階SRAM單元(advanced SRAM cell)的可能性。相對於平面的MOS電晶體僅具有在一半導體基板的表面上所形成的通道，鰭式場效電晶體具有立體(3D)通道區。鰭式場效電晶體之主動區的橫截面形狀為矩形就如同一個鰭片。即使當元件的整體尺寸隨著半導體製程的微縮(scaling)而減少，鰭式場效電晶體通道區的立體形狀會使得閘極的寬度增加而不增加矽面積。為了使鰭式場效電晶體的通道具有最大的寬度，鰭式場效電晶體可包括複數個鰭，而這些鰭的端點連接至同一個源極和同一個汲極。
在SRAM系統中的每一位元都被儲存於一個SRAM單元上。SRAM單元通常配置成具有複數行和複數列的陣列。每一列上之複數個SRAM單元被連接至一字線，此字線用以決定目前之SRAM單元是否有被選取。每一行上的複數個SRAM單元被連接至一位元線(或一對互補位元線)，位元線用以寫入一位元至SRAM單元或是從SRAM單元讀出一位元。一SRAM單元具有兩種穩定狀態(例如0和1)並且由字線和位線所控制。雖然擁有兩位元線並不是絕對必要的，但是通常訊號和它的互補 訊號通常都會被提供用以改善雜訊邊限(noise margins)。一SRAM單元具有三種不同的狀態：當電路處於閒置狀態時之睡眠狀態；當資料被請求時之讀取狀態(R)；以及當更新內容時之寫入狀態(W)。
在深次微米(deep sub-micron)技術中，嵌入式SRAM(特別是8T SRAM)系統已成為高速通信、圖像處理以及系統晶片(system on chip；SOC)等產品上非常常見的儲存單元。在小特徵尺寸以及深次微米技術中，SRAM系統需具有高頻寬、低負載、高速以及低漏電流。
本發明揭露一種電子元件，包括一資料栓鎖儲存單元。資料栓鎖儲存單元包括具有一第一輸出端之一第一反相器與具有一第二輸出端之一第二反相器，其中第一輸出端互補於第二輸出端；一第一虛擬電路，連接至第一輸出端；以及一第二虛擬電路，連接至第二輸出端。
本發明揭露一種佈局元件，包括一第一主動區，包括位於一第一閘電極之一第一邊上的一第一下拉電晶體的一源極，位於上述第一閘電極之一第二邊上的上述第一下拉電晶體的一汲極以及位於一第二閘電極之一第一邊上的一第四部分虛擬電晶體的一虛擬汲極；一第二主動區，包括位於第一閘電極之上述第一邊上的一第一上拉電晶體的一源極，位於上述第一閘電極之第二邊上的第一上拉電晶體的一汲極以及位於第二閘電極之第一邊上的一第四部分虛擬電晶體一虛擬汲極；一第三主動區，包括位於第二閘電極之一第二邊上的一第 二下拉電晶體的一源極，位於第二閘電極之第一邊上的第二下拉電晶體的一汲極以及位於第一閘電極之第二邊上的一第一部分虛擬電晶體的一虛擬汲極；一第四主動區，包括位於第二閘電極之第二邊上的一第二上拉電晶體的一源極，位於第二閘電極之第一邊上的第二上拉電晶體的一汲極以及位於第一閘電極之第二邊上的一第二部分虛擬電晶體的一虛擬汲極；一第一長接點，藉由一第一對接接點、第二上拉電晶體的汲極、第二下拉電晶體的汲極、第一部分虛擬電晶體的汲極以及第二部分虛擬電晶體的汲極而連接至第一閘電極；一第二長接點，藉由一第二對接接點、第一上拉電晶體的汲極、第一下拉電晶體的汲極、第三部分虛擬電晶體的汲極以及第四部分虛擬電晶體的汲極而連接至第二閘電極；一接地訊號，連接至第一下拉電晶體的源極以及第二下拉電晶體的源極；以及一電壓供應訊號，連接至第一上拉電晶體的源極以及第二上拉電晶體的源極。
下文特舉實施例，並配合所附圖示，詳細說明本發明內容。
100‧‧‧記憶儲存元件
200‧‧‧SRAM單元
101、103‧‧‧反相器
105‧‧‧第一輸出端
107‧‧‧第二輸出端
D_1、D_2、D_3、D_4‧‧‧虛擬電晶體
201‧‧‧第一虛擬電路
203‧‧‧第二虛擬電路
PD_1、PD_2‧‧‧下拉電晶體
PU_1、PU_2‧‧‧上拉電晶體
Vss‧‧‧接地訊號
Vdd‧‧‧電壓供應訊號
PG_1、PG_2、PG_3、PG_4‧‧‧通閘電晶體
WL_A、WL_B‧‧‧字線
BL_A、BL_B‧‧‧位元線
BLB_A、BLB_B‧‧‧互補位元線
WL_A_C、WL_B_C‧‧‧字線接點
BL_A_C、BL_B_C‧‧‧位元線接點
BLB_A_C、BLB_B_C‧‧‧互補位元線接點
13‧‧‧源極/汲極區
10‧‧‧基板
11‧‧‧隔離區
12‧‧‧電晶體
30‧‧‧第一金屬層
15‧‧‧閘極
40‧‧‧第二金屬層
50‧‧‧第三金屬層
23‧‧‧接點
21‧‧‧閘極接點
19、1071、1051‧‧‧對接接點
17、107、105‧‧‧長接頭
31‧‧‧第一級介層窗
33、43、53‧‧‧金屬線
37‧‧‧連接墊
35‧‧‧遮蔽線
41‧‧‧第一級介層窗
51‧‧‧第三級介層窗
300、400‧‧‧佈局
151‧‧‧第一閘電極
153‧‧‧第二閘電極
161‧‧‧第一主動區
163‧‧‧第二主動區
165‧‧‧第三主動區
167‧‧‧第四主動區
162、164、1611、1613、1651、1653‧‧‧鰭狀線
1141‧‧‧第一位元線
1131‧‧‧第一遮蔽線
1121‧‧‧第二位元線
1041‧‧‧第一互補位元線
1133‧‧‧第二遮蔽線
1021‧‧‧第二互補位元線
BL_A_V、BL_B_V、BLB_A_V、BLB_B_V‧‧‧介層窗
1151、1153‧‧‧接地訊號線
1161、1163‧‧‧電壓供應訊號線
1063、1083‧‧‧字線
41‧‧‧介層窗
1061、1081‧‧‧連接墊
1060、1080‧‧‧接點組
10681、10683‧‧‧線段
第1(a)-1(c)圖為本發明所提供之雙埠SRAM的電路示意圖；第2圖為本發明所提供之雙埠SRAM的佈局示意圖；第3(a)-3(k)圖為本發明所提供之雙埠SRAM的不同佈局的上視圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本實施例的製作和使用將在下面詳細討論。以下揭露一雙埠(dual-port)SRAM單元之電路示意圖與多種佈局圖。雙埠SRAM單元包括由一第一反相器以及一第二反相器所組成的一儲存單元，並且第一反相器與第二反相器分別具有一第一輸出端和第二輸出端。一第一部份虛擬電晶體(partial dummy transistor)和一第二部份虛擬電晶體皆具有複數個虛擬汲極和複數個虛擬閘極，並且這些虛擬汲極和虛擬閘極係連接至儲存單元的第一輸出端。一第三部份虛擬電晶體和一第四部份虛擬電晶體皆具有複數個虛擬汲極和複數個虛擬閘極，並且這些虛擬汲極和虛擬閘極連接至儲存單元的第二輸出端。部分虛擬電晶體可以減少漏電流，例如減少電晶體的接面漏電流(junction leakage)和閘極漏電流(gate leakage)。雙埠SRAM單元更包括兩條字線、兩條位元線和兩條互補線的位元線，用以在四個通閘電晶體(pass gates)的控制下並列地(parallel)存取儲存單元。雙埠SRAM單元的一記憶操作週期包括：1R(讀)和1W(寫)，2R(讀)或2W(寫)，使得雙埠SRAM單元比單埠SRAM系統具有更高的頻寬。
以下將進一步揭露雙埠SRAM單元的各種佈局圖。一第一閘電極用以作為第一反相器的一第一下拉電晶體和 一第一上拉電晶體的閘極、第一部分虛擬電晶體之一虛擬閘極以及第二部分虛擬電晶體的一虛擬閘極，而第二閘電極用以作為第二反相器的一第二下拉電晶體和一第二上拉電晶體的閘極、第三部分虛擬電晶體之一虛擬閘極以及第四部分虛擬電晶體的一虛擬閘極。在部分虛擬電晶體和電晶體之間共用閘極，可以節省空間及有助於元件製造和元件匹配。第一對接接點可將第一長接點連接至第一閘電極，而第二對接接點可將第二長接點連接至第二閘電極，以減小接面漏電流和閘極漏電流。第一長接點更連接至第二下拉電晶體的一汲極、第二上拉電晶體的一汲極，第一通閘電晶體(pass gate transistor)的一汲極以及第二通閘電晶體的一汲極。為了減少元件面積，第一通閘電晶體和第二通閘電晶體共用一主動區，而第三通閘電晶體和第四通閘電晶體共用一主動區。電晶體之主動區和第一金屬層中的金屬彼此平行並沿著第一路徑方向佈線，並且與閘電極的佈線方向垂直，用以產生一個平衡的元件佈局。
第1(a)到1(c)圖為根據本發明用於一雙埠SRAM的一電路設計的電路示意圖。第1(a)圖中，用以表示一記憶儲存元件100。第1(b)圖為第1(a)圖中記憶儲存元件100的等效示意圖，用以更詳細的描述反相器101以及103。第1(c)圖用以表示一SRAM單元200，SRAM單元200包括第1(a)圖中的記憶儲存元件100、通閘電晶體、字線以及位元線。
在第1(a)圖中，記憶儲存元件100除了一第一虛擬電晶體(dummy transistor)D_1、一第二虛擬電晶體D_2、一第三虛擬電晶體D_3、一第四虛擬電晶體D_4外，更包括具有一 第一反相器101以及一第二反相器103的一資料栓鎖(latch)儲存單元。第一反相器101與第二反相器103連接至一接地訊號Vss以及一電壓供應訊號Vdd。第一反相器101的第一輸出端105是第二反相器103的輸入端。第二反相器103的第二輸出端107是第一反相器101的輸入端。第一虛擬電晶體D_1和第二虛擬電晶體D_2用以形成連接至第二輸出端107的第一虛擬電路203。第三虛擬電晶體D_3和第四虛擬電晶體D_4用以形成連接至第一輸出端105的第二虛擬電路201。
更多記憶儲存元件100的資訊將在第1(b)圖中揭露。第一反相器101包括一第一下拉電晶體(pull-down transistor)PD_1和一第一上拉電晶體(pull-up transistor)PU_1。第二反相器103包括一第二下拉電晶體PD_2以及一第二上拉電晶體PU_2。第一下拉電晶體PD_1的源極和第二下拉電晶體PD_2的源極連接至接地訊號Vss。第一上拉電晶體的PU_1的源極以及第二上拉電晶體PU_2的源極連接至電壓供應訊號Vdd。第一下拉電晶體PU_1之一閘極和第一上拉電晶體PD_1之一閘極與第二下拉電晶體PD_2之一汲極以及第二上拉電晶體PU_2之一汲極互相連接，並連接至第二輸出端107。第二下拉電晶體PD_2之一閘極和第二上拉電晶體PU_2之一閘極與第一下拉電晶體PD_1之一汲極以及第一上拉電晶體PU_1之一汲極互相連接，並連接至第一輸出端105。
用於貫穿本說明書所用之術語的訊號，例如接地訊號Vss和電壓供應訊號Vdd，用以表示承載電壓/電流之資訊及/或表示承載該資訊的物理線路，用法需取決於上下文。
第一下拉電晶體PD_1以及第二下拉電晶體PD_2是n型電晶體，而第一上拉電晶體PU_1以及第二上拉電晶體PU_2則是p型電晶體。下拉電晶體以及上拉電晶體之任何一者可以是平面的MOS電晶體、鰭式場效電晶體或其類似物。在一個實施例中，第一下拉電晶體PD_1和第二下拉電晶體PD_2是一鰭式場效電晶體，並且第一上拉電晶體PU_1和第二上拉電晶體PU_2為平面的MOS電晶體。
此外，第一部份虛擬電晶體D_1包括一第一虛擬汲極以及一第一虛擬閘極，且第一虛擬汲極以及第一虛擬閘極連接至第二輸出端107。第二部份虛擬電晶體D_2包括一第二虛擬汲極以及一第二虛擬閘極，且第二虛擬汲極以及第二虛擬閘極連接至第二輸出端107。第三部份虛擬電晶體D_3包括一第三虛擬汲極以及一第三虛擬閘極，且第三虛擬汲極以及一第三虛擬閘極連接至第一輸出105端。第四部份虛擬電晶體D_4包括一第四虛擬汲極以及一第四虛擬閘極，且第四虛擬汲極以及第四虛擬閘極連接至第一輸出端105。第一部份虛擬電晶體D_1和第二部份虛擬電晶體D_2共同形成第一虛擬電路203。第三部份的虛擬電晶體D_3和第四部份虛擬電晶體D_4共同形成第二虛擬電路201。第一、第二虛擬電路201和203可使汲極和源極的磊晶矽(epitaxial silicon)成長的一致性獲得改善。由於第一、第二虛擬電路201和203都有一共用汲極和共用閘極的設計，故相同的電壓被施加到汲極和閘極，如此可以避免虛擬電路201和203在閘極到汲極之間的漏電路徑，使得虛擬電路201和203可減少漏電流，例如電晶體的接面漏電流和閘極漏電流。
第1(c)圖為一SRAM單元200的示意圖，SRAM單元200除了第1(a)圖的記憶儲存元件100之外，更包括複數個通閘電晶體、複數條字線以及複數條位元線。一第一通閘電晶體PG_1具有連接至第二輸出端107之一汲極、連接至第一字線WL_A之一閘極，以及連接至第一位元線BL_A之一源極。一第二通閘電晶體PG_2具有連接至第二輸出端107之一汲極、連接至第二字線WL_B之一閘極，以及連接至第二位元線BL_B之一源極。一第三通閘電晶體PG_3具有連接至第一輸出端105之一汲極、連接至第一字線WL_A之一閘極，以及連接至第一位元線BL_A之一源極。一第四通閘電晶體PG_4具有連接至第一輸出端105之一汲極、連接至第二字線WL_B之一閘極，以及連接至第二位元線BL_B的一互補線BLB_B之一源極。字線WL_A和WL_B，以及位元線BL_B、BL_A、BLB_A用以代表對應的訊號以及承載這些訊號的導體。
如第1(c)圖所示，第一通閘電晶體PG_1、第二通閘電晶體PG_2、第三通閘電晶體PG_3以及第四通閘電晶體PG_4都是n型電晶體。然而，也可以使用其它類型的電晶體，例如以p型電電晶體來取代n型電電晶體。雖然這些描述將端點標示為源極或汲極，然而這些端點亦可跟上面描述不同而是汲極或源極，並且這些不同的實施例皆包含在本揭露的範圍中。
如第1(c)圖所示，SRAM單元200可藉由各種技術和科技製造生產。一些額外的佈局實現細節將在以下說明。這些實施例僅作為說明之用途，並非用以限制本發明。
第2圖為根據本發明一實施例的一SRAM系統中複 數電晶體、複數接點和複數金屬層的示意圖。這些接點與金屬層在此是做為範例，並可被使用在第3(a)-3(k)圖的SRAM單元佈局之實施例中。一SRAM系統包括複數個形成在基板中的電晶體以及複數個形成在電晶體上並且被多個金屬層所相互連接的接點，這些電晶體藉由複數層間介電(inter-layer dielectric)(ILD)層及/或複數金屬層間介電(IMD)層所形成的絕緣材料隔離。不同的金屬層藉由穿過複數絕緣層的複數介層窗(vias)完成彼此間的連接。介層窗可允許在其它互相連接金屬層之間的通信，或直接與在基板上的半導體元件通信。在電晶體之間的連接，例如汲極/源極區以及閘極至金屬層間的連接係藉由多種的接點(例如閘極接點、對接接點、長接點或接點)所實現。一SRAM系統包括三個或更多個金屬層，並且伴隨著一最終鈍化層(final passivation layer)。最終鈍化層用於保護SRAM系統避免探測和包裝過程中的機械磨損，並提供對污染物的一屏障。
如第2圖中所示，複數個電晶體12之複數個源極/汲極區13形成在基板10中。複數個隔離區(isolation area)11(例如淺溝渠隔離(shallow trench isolations)或其他隔離結構)形成於基板10中。電晶體12包括在基板10中的源極/汲極區13和在基板10上方的閘極15。於一實施例中，基板10上可能具有複數個電晶體12。第一金屬層30位於閘極15的上方。層間介電(ILD)層(未圖示)可以形成在第一金屬層30與基板10之間，並且覆蓋在閘極15上。一第二金屬層40在第一金屬層30的上方並經由一金屬層間介電層(inter-metal dielectric layer)與第一金屬層30 分隔開。相同地，附加金屬(additional metal)層(例如第三金屬層50)係形成在第二金屬層40上。金屬層30、40以及50的數量僅用於說明，並非用以限制本發明。在某些實施例中，有可能是多於或少於第2圖所示的3個金屬層。
電晶體的源極/汲極區13和閘極15與金屬層之間的內連接可經由各種接點(contacts)(例如接點23、閘極接點(gate contacts)21、對接接點(butt contacts)19、或長接頭(long contacts)17)加以實現。接點23用以形成源/汲區13和一第一級介層窗(via)31之間的連接。閘極接點21用以形成一閘極15和第一級介層窗31之間的連接。對接接點19是在閘極15之上，並且用以連接閘極15至其他接點，例如連接至接點23或長接點17。長接點17可用以連接至源極/汲極區13以及其他閘極15或對接接點19。第一級介層窗31用以連接第一金屬層30的金屬線33至第一金屬層30下的各個接點。第一金屬層30中的各個金屬線根據其功能可以被稱為連接墊(landing pad)37、遮蔽線(shielding line)35或金屬線33。第二級介層窗41用於連接在第一金屬層30和第二金屬層40的金屬線43之間的金屬線33、連接墊37或遮蔽線35。同樣地，第三級介層窗51，用於連接第二金屬層40的金屬線43至第三金屬層50的金屬線53。
第3(a)-3(k)圖為根據本發明複數SRAM單元的上視圖。在第3(a)-3(k)圖的佈局中將會使用到如第2圖中所描述的金屬層以及接點。
第3(a)圖為一佈局300的示意圖，佈局300可以是在第1(a)和1(b)圖中記憶儲存元件100的電路佈局。佈局300包括 一第一閘電極151，第一閘電極151用以作為第一下拉電晶體PD_1的閘極、第一上拉電晶體PU_1的一閘極、第一部份虛擬電晶體D_1的虛擬閘極以及作為第二部份的虛擬電晶體D_2的一虛擬閘極。佈局300更包括一第二閘電極153，第二閘電極153作為第二下拉電晶體PD_2的閘極、第二上拉電晶體PU_2的一閘極、第三部份虛擬電晶體D_3的虛擬閘極以及作為第四部份的虛擬電晶體D_4的一虛擬閘極。第一閘電極151以及第二閘電極153係沿著相同的方向平行排列。
佈局300包括一第一主動區161。第一主動區161包括位在第一閘電極151之一第一側上的第一下拉電晶體PD_1的一源極，位在第一閘電極151之一第二側上的第一下拉電晶體PD1的一汲極以及作為位在第二閘電極153之一第一側上的第四部份虛擬電晶體D_4的一虛擬汲極。如第3(a)圖所示，在此實施例中，第一下拉電晶體PD_1的汲極以及第四部份虛擬電晶體D_4的虛擬汲極共用第一主動區161的一共用摻雜區(common doped region)。第一主動區161不會超出第二閘電極153來形成虛擬源極。因此，第四部份虛擬電晶體D_4不具有一個在基板(substrate)中並且和第四部份虛擬電晶體D_4的虛擬汲極形成一通道的源極。相反地，第四部份虛擬電晶體D_4具有浮動(floating)的一虛擬源極。
佈局300包括一第二主動區163。第二主動區163包括位在第一閘電極151之第一側上的第一上拉電晶體PU_1的一源極、位在第一閘電極151之第二側上的第一上拉電晶體PU_1的一汲極以及位在第二閘電極153之第一側上的第三部份虛擬 電晶體D_3的一虛擬汲極。如第3(a)圖所示，在此實施例中，第一上拉電晶體PU_1的汲極以及第三部份虛擬電晶體D_3的虛擬汲極共用第二主動區163的一共用摻雜區。第二主動區163不會超出第二閘電極153來形成一個虛擬源極。因此，第三部份虛擬電晶體D_3不具有一個在基板(substrate)中並且和第三部份虛擬電晶體D_3的虛擬汲極形成通道的源極。相反地，第三部份虛擬電晶體D_3具有浮動的一虛擬源極。
佈局300包括一第三主動區165。第三主動區165包括位在第二閘電極153之第二側上的第二下拉電晶體PD_2的一源極、位在第二閘電極153之第一側上的第二下拉電晶體PD_2的一汲極以及位在第一閘電極151之第二側上的第一部份虛擬電晶體D_1的一虛擬汲極。如第3(a)圖所示，在此實施例中，第二下拉電晶體PD_2的汲極以及第一部份虛擬電晶體D_1的虛擬汲極共用第三主動區165的一共用摻雜區。第二主動區163不會超出第二閘電極153來形成一個虛擬源極。因此，第一部份虛擬電晶體D_1不具有一個在基板(substrate)中並且和第一部份虛擬電晶體D_1的虛擬汲極形成通道的源極。相反地，第一部份虛擬電晶體D_1具有浮動的一虛擬源極。
佈局300包括一第四主動區167。第四主動區167包括位在第二閘電極153之第二側上的第二上拉電晶體PU_2的一源極、位在第二閘電極153之第一側上的第二上拉電晶體PU_2的一汲極以及位在第一閘電極151之第二側上的第二部份虛擬電晶體D_1的一虛擬汲極。如第3(a)圖所示，在此實施例中，第二上拉電晶體PU_2的汲極以及第二部份虛擬電晶體D_2的 虛擬汲極共用第四主動區167的一共用摻雜區。第四主動區167不會超出第一閘電極151來形成一個虛擬源極。因此，第二部份虛擬電晶體D_2不具有一個在基板(substrate)中並且和第二部份虛擬電晶體D_2的虛擬汲極形成通道的源極。相反地，第二部份虛擬電晶體D_2具有浮動的一虛擬源極。
佈局300更包括一第二長接點107，第二長接點107係藉由一第二對接接點1071連接至第一閘電極151，其中第一閘電極151為第一下拉電晶體PD_1和第一上拉電晶體PU_1的共用閘極。如第1(b)圖所示，第一下拉電晶體PD_1和第一上拉電晶體PU_1用以形成反相器101，並且第二長接點107為反相器101的輸入端。第二長接點107更連接至第二下拉電晶體PD_2的汲極以及第二上拉電晶體PU_2的汲極。第二長接點107更連接至第一部份虛擬電晶體D_1的虛擬汲極以及第二部份虛擬電晶體D_2的虛擬汲極。
佈局300更包括一第一長接點105，第一長接點105係藉由一第一對接接點1051連接至第二閘電極153，其中第二閘電極153為第二下拉電晶體PD_2和第二上拉電晶體PU_2的共用閘極。如第1(b)圖所示，第二下拉電晶體PD_2和第二上拉電晶體PU_2用以形成反相器103，並且第一長接點105為反相器103的輸入端。第一長接點105更連接至第一上拉電晶體PU_1的汲極以及第一下拉電晶體PD_1的汲極。第一長接點105更連接至第三部份虛擬電晶體D_3的虛擬汲極以及第四部份虛擬電晶體D_4的虛擬汲極。
佈局300更包括接地訊號Vss用以連接第一下拉電 晶體PD_1的源極以及第二下拉電晶體PD_2的源極。佈局300更包括接地訊號Vdd用以連接第一上拉電晶體PU_1的源極以及第二上拉電晶體PU_2的源極。
第3(b)圖為佈局300的另一示意圖，佈局300可以是記憶儲存元件100的電路佈局。第一下拉電晶體PD_1並非使用如第3(a)圖所示的平面型金氧半導體，而是使用如第3(b)圖所示的第一鰭式場效電晶體。舉例而言，第3(a)圖中作為第一下拉電晶體PD_1主動區的第一主動區161被第3(b)圖中之一第一鰭狀線(fin-shape line)1611以及一第二鰭狀線1613所取代。相同地，第3(a)圖中作為第二下拉電晶體PD_2主動區的第三主動區165被第3(b)圖中之一第一鰭狀線1651以及一第二鰭狀線1653所取代。第3(b)圖的其他部份大致上與第3(a)圖中已經描述的對應部份相同。
第3(b)圖的實施例只是一個範例。在第一主動區與第三主動區亦可以有複數個鰭狀線，而不是如圖所示只有兩個鰭狀線。鰭狀線的數量只是用以圖示，但不以此為限。其他電晶體(例如第一上拉電晶體PU_1以及第二上拉電晶體PU_2)亦可以是鰭式場效電晶體而不是平面的金氧半導體電晶體。
第3(c)圖為佈局300的另一示意圖，佈局300可以是記憶儲存元件100的電路佈局。如第3(c)圖所示，用於佈局300中的第一上拉電晶體PU_1以及第二上拉電晶體PU_2為形成於一n型井中的p型電晶體。第一下拉電晶體PD_1以及第二下拉電晶體PD_2為n型電晶體。第3(b)圖的其他部份大致與第3(b)圖中已經描述的對應部份相同。
第3(d)圖為一佈局400的示意圖，佈局400可以是在第1(c)圖中的SRAM單元200的佈局。如第3(d)圖所示，佈局400包括在第3(c)圖中所顯示記憶儲存元件100的佈局300。然而，任何顯示在第3(a)-3(b)圖之記憶儲存元件的佈局300，亦可以用其它記憶儲存元件的佈局來代替。佈局400更包括一第一字線接點WL_A_C和一第二字線接點WL_B_C、一第一位元線接點BL_A_C、一第一互補位元線接點BLB_A_C、一第二位元線接點BL_B_C以及一第二互補位元線接點BLB_B_C，並且這些接點係連接至通閘電晶體PG_1、PG_2、PG_3以及PG_4(這些都是n型電晶體)。這些(互補)位元線接點BL_A_C、BLB_A_C、BL_B_C以及BLB_B_C被連接至在第一金屬層內的位元線(在第3(e)圖將會有更詳細的說明)。字線接點WL_A_C以及WL_B_C是閘極接點，並且與第一金屬層之連接墊(landing pad)和位在第二金屬層中之字線相連接(在第3(i)-3(k)圖將會有更詳細的說明)。佈局300的存取是由連接至位元線和字線的通閘電晶體所控制。位元線的連接以及位元線和字線的連接，在第3(e)-3(k)圖將會有更詳細的說明。
如第3(d)圖所示，佈局400包括第一通閘電晶體PG_1和第二通閘電晶體PG_2。第一通閘電晶體PG_1和第二通閘電晶體PG_2是包括複數個與佈局300之主動區相同方向的鰭狀線162的n型鰭式場效電晶體。第一通閘電晶體PG_1和第二通閘電晶體PG_2共用一共用汲極區，共用汲極區連接至第二長接點107。第二長接點107連接至佈局300的第一閘電極151。
第一通閘電晶體PG_1的源極連接至第一位元線接 點BL_A_C。第一通閘電晶體PG_1之閘極連接至第一個字線接點WL_A_C。第一通閘電晶體PG_1之閘極的佈線方向與佈局300之第一閘電極151和第二閘電極153的方向相同。
第二通閘電晶體PG_2之源極連接至第二位元線接點BL_B_C。第二通閘電晶體PG_2之閘極連接至第二字線接點WL_B_C。第二通閘電晶體PG_2之閘極的佈線方向與佈局300之第一閘電極151和第二閘電極153的方向相同。
如第3(d)圖所示，佈局400包括第三通閘電晶體PG_3和第四通閘電晶體PG_4。第三通閘電晶體PG_3和第四通閘電晶體PG_4都是包括複數個與佈局300之主動區相同方向的鰭狀線164的n型鰭式場效電晶體。第三通閘電晶體PG_3和第四通閘電晶體PG_4共用一共用汲極區，共用汲極區連接至第一長接點105。第一長接點105被連接至佈局300之第二閘電極153。
第三通閘電晶體PG_3之源極連接至第一互補位元線接點BLB_A_C。第三通閘電晶體PG_3之閘極連接至第一字線接點WL_A_C。第三通閘電晶體PG_3之閘極的佈線方向與佈局300之第一閘電極151和第二閘電極153的方向相同。
第四通閘電晶體PG_4之源極連接至第二互補位元線接點BLB_B_C。第四通閘電晶體PG_4之閘極連接至第二字線接點WL_B_C。第四通閘電晶體PG_4之閘極的佈線方向與佈局300之第一閘電極151和第二閘電極153的方向相同。
如第3(d)圖所示，第一通閘電晶體PG_1、第二通閘電晶體PG_2、第三通閘電晶體PG_3以及第四通閘電晶體PG_4都是n型鰭式場效電晶體，其特徵在於分別包含了複數個 鰭狀線162和164。在另一實施例中，平面MOS電晶體可用來代替鰭式場效電晶體作為通閘電晶體。在一些其它實施例中，第一通閘電晶體PG_1、第二通閘電晶體PG_2、第三通閘電晶體PG_3以及第四通通閘電晶體PG_4可以是p型電晶體。
第3(e)圖和第3(f)圖為第3(d)圖中佈局400的示意圖，第3(d)圖中位於基板的鰭狀線162和164並未被圖示出來。相反的，第3(e)圖和第3(f)圖顯示出位元線接點BL_A_C、BLB_A_C、BL_B_C以及BLB_B_C連接至第一、第二、第三以及第四通閘電晶體PG_1、PG_2、PG_3以及PG_4的第一金屬層裡的位元線，並且亦連接至第一金屬層內的第一遮蔽線1131和第二遮蔽線1133。
如第3(e)圖和第3(f)圖所示，佈局400之第一金屬層包括一第一位元線1141、一第一遮蔽線1131、一第二位元線1121、一第一互補位元線1041、一第二遮蔽線1133以及第二互補位元線1021。第一互補位元線1041具有相對於第一位元線1141之訊號的互補訊號。第二互補位元線1021具有相對於第二位元線1121之訊號的互補訊號。第一位元線1141、第一遮蔽線1131、第二位元線1121、第一互補位元線1041、第二遮蔽線1133以及第二互補位元線1021彼此間以平行的方向佈線，並且垂直佈局300中第一閘電極151和第二閘電極153的排列方向。位元線1141、1121、1041以及1021以及遮蔽線1131和1133位於第一金屬層內的長接點107和105以及佈局300之上。
第3(e)圖和第3(f)圖之間的差別是在第一互補位元線1041、第二遮蔽線1133以及第二互補位元線1021之間的相對 位置不同。在第3(e)圖中，彼此的相對順序起於第二互補位元線1021，然後是第二遮蔽線1133以及最後的第一互補位元線1041，其中第二互補位元線1021較靠近記憶儲存元件的佈局300。另一方面，在第3(f)圖中，彼此的相對順序起於第一互補位元線1041，然後是第二遮蔽線1133以及最後的第二互補位元線1021，其中第一個補位線1041較靠近記憶儲存元件的佈局300。
第一位元線1141藉由一第一級介層窗BL_A_V連接至第一位元線接點BL_A_C。如第3(d)圖所示，第一位元線接點BL_A_C連接至第一通閘電晶體PG_1之源極。第二位元線1121藉由一第一級介層窗BL_B_V連接至第二位元線接點BL_B_C。如第3(d)圖所示，第二位元線接點BL_B_C連接至第二通閘電晶體PG_2之源極。第一互補位元線1041藉由一第一級介層窗BLB_A_V連接至第一互補位元線接點BLB_A_C。如第3(d)圖所示，第一互補位元線接點BLB_A_C連接至第三通閘電晶體PG_3之源極。第二互補位元線1021藉由一第一級介層窗BLB_B_V連接至第二互補位元線接點BLB_B_C。如第3(d)圖所示，第二互補位元線接點BLB_B_C連接至第四通閘電晶體PG_4之源極。
第一遮蔽線1131和第二遮蔽線1133位於第一金屬層內。第一遮蔽線1131位於第一位元線1141和第二位元線1121之間，用於減少兩位元線之間的雜訊，並且改善佈局400(例如雙埠SRAM單元)的性能。第二遮蔽線1133位於第一互補位元線1041和第二互補位元線1021之間，用於減少兩互補位元線之間 的雜訊。第一、第二遮蔽線1131和1133可以被電性連接至一固定電壓(例如接地訊號Vss或電源供應訊號Vdd)。
第3(g)圖為第3(e)圖中佈局400的示意圖，但不包括在第一金屬層中那些特徵元件(features)以外的所有細節。第3(h)圖為第3(f)圖中佈局400的示意圖，但不包括在第一金屬層中那些特徵元件以外的所有細節。此外，多個接地訊號線1151和1153以及多個電壓供應訊號線1161和1163皆顯示在佈局400之第一金屬層內。接地訊號1151和1153連接至接地訊號Vss。電壓供應訊號線1161和1163連接至電壓供應訊號Vdd。佈局400在第一金屬層以下的其他元件、接點或是各層的連接，皆與第3(d)和3(e)圖的對應元件相同，故並未顯示在第3(e)和3(f)圖。
第3(g)圖和第3(h)圖之間的差別是於第一互補位元線1041、第二遮蔽線1133以及第二互補位元線1021之間相對位置的不同。在第3(g)圖中，彼此的相對順序起於第二互補位元線1021，然後是第二遮蔽線1133以及最後的第一互補位元線1041，其中第二互補位元線1021較靠近佈局300。另一方面，在第3(h)圖中，彼此的相對順序起於第一互補位元線1041，然後是第二遮蔽線1133以及最後的第二互補位元線1021，其中第一個互補位元線1041較靠近到佈局300。
第3(i)-3(k)圖用以說明第3(d)圖中的字線接點WL_A_C和WL_B_C如何連接至第一金屬層上的連接墊，以及第3(d)圖和第3(e)圖中佈局400的第二金屬層中之字線。字線接點WL_A_C和WL_B_C為閘極接點，連接至通閘電晶體PG_1、PG_2、PG_3以及PG_4之閘極。在第3(i)圖的佈局400用以除了 顯示出位元線、遮蔽線與第3(e)圖中的佈局300之外，亦顯示了包括第一連接墊1061和第二連接墊1081的第一金屬層。第3(j)圖顯示出位於第二金屬層的字線1063和1083藉由第二級介層窗41連接至第一金屬層中的連接墊1061和1081。如第3(k)圖所示，二條字線1063和1083形成Z形樣式(zig-zag stytle)。
如第3(i)圖中所示，連接墊1061和連接墊1081位於第一金屬層內，並且佈線方向與位元線1141、1121、1041以及1021方向相同。如第3(j)圖所示，連接墊1061藉由閘極接點WL_A_C以及一第一級介層窗31連接至第一通閘電晶體PG_1之閘極或第三通閘電晶體PG_3之閘極。如第3(j)圖所示，連接墊1081藉由閘極接點WL_B_C以及一第一級介層窗31連接至第二通閘電晶體PG_2之閘極或第四通閘電晶體PG_4之閘極。
如第3(j)圖所示，第一字線1063是在第二金屬層中的金屬線。第一字線1063的佈線方向與第一連接墊1061的方向相同。第一字線1063藉由一第二級介層窗41連接至連接墊1061。因此，第一通閘電晶體PG_1之閘極藉由一第一接點組(first contact group)1060連接至第一字線1063。第一接點組1060包括第一通閘電晶體PG_1之閘極上的閘極接點WL_A_C、在閘極接點WL_A_C上的第一級介層窗31、在第一級介層窗31上之第一金屬層裡的連接墊1061以及第二級介層窗41。
同樣地，第二字線1083是在第二金屬層中的金屬線。第二字線1083的佈線方向與第一連接墊1081的方向相同。第二字線1083藉由第二級介層窗41連接至連接墊1081。因此， 第二通閘電晶體PG_2之閘極藉由一第二接點組1080連接至第二字線1083。第二接點組1080包括第二通閘電晶體PG_2之閘極上的閘極接點WL_B_C、在閘極接點WL_B_C上的第一級介層窗31、在第一級介層窗31上之第一金屬層裡的連接墊1081以及第二級介層窗41。
如第3(j)圖和第3(k)圖所示，位於第一字線1063下之第一接點組1060和位於第二字線1083下之第二接點組1080是斜對角地彼此相對，以形成一個鋸齒形狀。第一線段10681代表第一字線1063和第二字線1083所佈線的方向，並且與位元線的方向相同。第二線段10683代表穿過第一接點組1060和第二接點組1080中心的線。在第一線段10681和第二線段10683之間存在著角度10685，角度10685大約介於15度至75度之間。
一電子元件包括一個資料栓鎖儲存單元。資料栓鎖儲存單元包括具有一第一輸出端之一第一反相器以及具有與上述第一輸出端互補的一第二輸出端之一第二反相器。該電子元件更包括連接至第一輸出端的第一虛擬電路以及連接至第二輸出端的第二虛擬電路。
一佈局元件包括第一下拉電晶體、第一上拉電晶體、第二下拉電晶體以及第二上拉電晶體。該佈局元件還包括第一部份虛擬電晶體、第二部份虛擬電晶體、第三部份虛擬電晶體以及第四部份虛擬電晶體。一第一主動區用以作為第一下拉電晶體的一汲極以及第四部份虛擬電晶體的一虛擬汲極。一第二主動區用以作為第一上拉電晶體的一汲極以及第三部份虛擬電晶體的一虛擬汲極。一第三主動區用以作為第二下拉電 晶體的一汲極以及第一部份虛擬電晶體的一虛擬汲極。一第四主動區用以作為第二上拉電晶體的一汲極以及第二部份虛擬電晶體的一虛擬汲極。一接地訊號連接至第一下拉電晶體之一源極以及第二下拉電晶體的一源極。一電壓供應訊號連接至第一上拉電晶體之一源極以及第二上拉電晶體的一源極。
一佈局元件除了一第一長接點以及一第二長接點之外，更包括一第一閘電極、一第二閘電極、一接地訊號、一電壓供應訊號、一第一主動區、一第二主動區、一第三主動區以及一第四主動區。第一主動區包括位於第一閘電極之一第一側上的一第一下拉電晶體的一源極、位在第一閘電極之一第二側上的第一下拉電晶體的一汲極，以及位在一第二閘電極之一第一側上的一第四部份虛擬電晶體的一虛擬汲極。第二主動區包括位於第一閘電極之第一側上的一第一上拉電晶體的一源極、位在第一閘電極之第二側上的第一上拉電晶體的一汲極，以及位在第二閘電極之第一側上的一第三部份虛擬電晶體的一虛擬汲極。第三主動區包括位於第二閘電極之一第二側上的一第二下拉電晶體的一源極、位在第二閘電極之第一側上的一第二下拉電晶體的一汲極，以及位在第一閘電極之第二側上的一第一部份虛擬電晶體的一虛擬汲極。第四主動區包括位於第二閘電極之第二側上的一第二上拉電晶體的一源極、位在第二閘電極之第一側上的第二上拉電晶體的一汲極，以及位在第一閘電極之第二側上的一第二部份虛擬電晶體的一虛擬汲極。第一長接點藉由一第一對接接點(butt-contact)、第二上拉電晶體 之汲極、第二下拉電晶體之汲極、第一部份虛擬電晶體之汲極以及第二部份虛擬電晶體之汲極而連接至第一閘電極。第二長接點藉由一第二對接接點、第一上拉電晶體之汲極、第一下拉電晶體之汲極、第三部份虛擬電晶體之汲極以及第四部份虛擬電晶體之汲極而連接至第二閘電極。接地訊號連接至第一下拉電晶體之源極和第二下拉電晶體之源極。電壓供應訊號連接至第一上拉電晶體之源極和第二上拉電晶體之源極。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。
100‧‧‧記憶儲存元件
101、103‧‧‧反相器
105‧‧‧第一輸出端
107‧‧‧第二輸出端
D_1、D_2、D_3、D_4‧‧‧虛擬電晶體
201‧‧‧第一虛擬電路
203‧‧‧第二虛擬電路

Claims (10)

  1. 一種電子元件，包括：一資料栓鎖儲存單元，包括一第一反相器，具有一第一輸出端以及一第二反相器具有與上述第一輸出端互補的一第二輸出端；一第一虛擬電路，連接至上述第一輸出端；以及一第二虛擬電路，連接至上述第二輸出端。
  2. 如申請專利範圍第1項所述之電子元件，其中：上述第一虛擬電路包括：一第一部份虛擬電晶體，具有一第一虛擬汲極以及一第一虛擬閘極，上述第一虛擬汲極以及上述第一虛擬閘極連接至上述第一輸出端；以及一第二部份虛擬電晶體，包括一第二虛擬汲極以及一第二虛擬閘極，上述第二虛擬汲極以及上述第二虛擬閘極連接至上述第一輸出端；以及上述第二虛擬電路包括：一第三部份虛擬電晶體，具有一第三虛擬汲極以及一第三虛擬閘極，上述第三虛擬汲極以及上述第三虛擬閘極連接至上述第二輸出端；一第四部份虛擬電晶體，包括一第四虛擬汲極以及一第四虛擬閘極，上述第四虛擬汲極以及上述第四虛擬閘極連接至上述第二輸出端；上述第一部份虛擬電晶體具有浮動的一第一虛擬源極；上述第二部份虛擬電晶體具有浮動的一第二虛擬源極； 上述第三部份虛擬電晶體具有浮動的一第一虛擬源極；以及上述第四部份虛擬電晶體具有浮動的一第一虛擬源極。
  3. 如申請專利範圍第1項所述之電子元件，其中：上述第一反相器包括一第一下拉電晶體以及一第一上拉電晶體；上述第二反相器包括一第二下拉電晶體以及一第二上拉電晶體；上述第一下拉電晶體的一源極以及上述第二下拉電晶體的一源極被連接至一接地訊號；上述第一上拉電晶體的一源極以及上述第二上拉電晶體的一源極被連接至一電壓供應訊號；上述第一下拉電晶體的一閘極、上述第一上拉電晶體的一閘極、上述第二下拉電晶體的一汲極以及上述第二上拉電晶體的一汲極都連接至上述第一輸出端；上述第二下拉電晶體的一閘極、上述第二上拉電晶體的一閘極、上述第一下拉電晶體的一汲極以及上述第一上拉電晶體的一汲極都連接至上述第二輸出端；一第一通閘電晶體，具有一汲極連接至上述第一輸出端、一閘極連接至一第一字線以及一源極連接至一第一位元線；一第二通閘電晶體，具有一汲極連接至上述第一輸出端、一閘極連接至一第二字線以及一源極連接至一第二位元線； 一第三通閘電晶體，具有一汲極連接至上述第二輸出端、一閘極連接至上述第一字線以及一源極連接至一第一互補位元線；以及一第四通閘電晶體，具有一汲極連接至上述第二輸出端、一閘極連接至上述第二字線以及一源極連接至一第二互補位元線。
  4. 一種佈局元件，包括：一第一下拉電晶體以及一第四部份虛擬電晶體，其中一第一主動區用以作為上述第一下拉電晶體的一汲極以及上述第四部份虛擬電晶體的一虛擬汲極；一第一上拉電晶體以及一第三部份虛擬電晶體，其中一第二主動區用以作為上述第一上拉電晶體的一汲極以及上述第三部份虛擬電晶體的一虛擬汲極；一第二下拉電晶體以及一第一部份虛擬電晶體，其中一第三主動區用以作為上述第二下拉電晶體的一汲極以及上述第一部份虛擬電晶體的一虛擬汲極；一第二上拉電晶體以及一第二部份虛擬電晶體，其中一第四主動區用以作為上述第二上拉電晶體的一汲極以及上述第二部份虛擬電晶體的一虛擬汲極；一接地訊號，連接至上述第一上拉電晶體的一源極以及上述第二下拉電晶體的一源極；以及一電壓供應訊號，連接至上述第一上拉電晶體的一源極以及上述第二上拉電晶體的一源極。
  5. 如申請專利範圍第4項所述之佈局元件，更包括： 一第一閘電極，用以作為上述第一下拉電晶體的一閘極、上述第一上拉電晶體的一閘極、上述第一部分虛擬電晶體的一虛擬閘極以及上述第二部分虛擬電晶體的一虛擬閘極；一第二閘電極，用以作為上述第二下拉電晶體的一閘極、上述第二上拉電晶體的一閘極、上述第三部分虛擬電晶體的一虛擬閘極以及上述第三部分虛擬電晶體的一虛擬閘極；上述第一部分虛擬電晶體具有浮動的一第一虛擬源極；上述第二部分虛擬電晶體具有浮動的一第二虛擬源極；上述第三部分虛擬電晶體具有浮動的一第一虛擬源極；以及上述第四部分虛擬電晶體具有浮動的一第一虛擬源極。
  6. 如申請專利範圍第5項所述之佈局元件，更包括：一第一長接點，藉由一第一對接接點連接至上述第一閘電極，上述第一長接點更連接至上述第二上拉電晶體的上述汲極、上述第二下拉電晶體的上述汲極、上述第一部分虛擬電晶體的上述虛擬源極以及上述第二部分虛擬電晶體的上述虛擬源極；一第二長接點，藉由一第二對接接點連接至上述第二閘電極，上述第二長接點更連接至上述第一上拉電晶體的上述汲極、上述第一下拉電晶體的上述汲極、上述第三部分虛擬電晶體的上述虛擬源極以及上述第四部分虛擬電晶體的上述虛擬源極。
  7. 如申請專利範圍第6項所述之佈局元件，更包括：一第一通閘電晶體以及一第二通閘電晶體，其中上述第一通閘電晶體以及上述第二通閘電晶體共用連接至上述第一長接點的一共用汲極區，上述第一通閘電晶體的一源極連接至一第一位元線，上述第一通閘電晶體的一閘極連接至一第一字線，上述第二通閘電晶體的一源極連接至一第二位元線，上述第二通閘電晶體的一閘極連接至一第二字線；一第三通閘電晶體以及一第三通閘電晶體，其中上述第三通閘電晶體以及上述第四通閘電晶體共用連接至上述第二長接點的一共用汲極區，上述第三通閘電晶體的一源極連接至一第一互補位元線，上述第三通閘電晶體的一閘極連接至上述第一字線，上述第四通閘電晶體的一源極連接至一第二互補位元線，上述第四通閘電晶體的一閘極連接至上第二字線；一第一遮蔽線，用以分隔上述第一位元線以及上述第二位元線；以及一第二遮蔽線，用以分隔上述第一互補位元線以及上述第二互補位元線；其中上述第一遮蔽線以及上述第二遮蔽線電性連接至一固定電壓；其中上述第一通閘電晶體、上述第二通閘電晶體、上述第三通閘電晶體以及上述第四通閘電晶體都是n型鰭式場效電晶體，每一鰭式場效電晶體包括複數個鰭； 其中連接第一通閘電晶體之上述閘極的一第一接點和第二通閘電晶體之上述閘極的一第二接點是斜對角地彼此相對，以形成一鋸齒形狀。
  8. 一種佈局元件，包括：一第一主動區，包括位於一第一閘電極之一第一邊上的一第一下拉電晶體的一源極、位於上述第一閘電極之一第二邊上的上述第一下拉電晶體的一汲極以及位於一第二閘電極之一第一邊上的一第四部分虛擬電晶體的一虛擬汲極；一第二主動區，包括位於上述第一閘電極之上述第一邊上的一第一上拉電晶體的一源極，位於上述第一閘電極之上述第二邊上的上述第一上拉電晶體的一汲極以及位於上述第二閘電極之上述第一邊上的一第四部分虛擬電晶體一虛擬汲極；一第三主動區，包括位於上述第二閘電極之一第二邊上的一第二下拉電晶體的一源極、位於上述第二閘電極之上述第一邊上的上述第二下拉電晶體的一汲極以及位於上述第一閘電極之上述第二邊上的一第一部分虛擬電晶體的一虛擬汲極；一第四主動區，包括位於上述第二閘電極之上述第二邊上的一第二上拉電晶體的一源極、位於上述第二閘電極之上述第一邊上的上述第二上拉電晶體的一汲極以及位於上述第一閘電極之上述第二邊上的一第二部分虛擬電晶體的一虛擬汲極； 一第一長接點，藉由一第一對接接點、上述第二上拉電晶體的上述汲極、上述第二下拉電晶體的上述汲極、上述第一部分虛擬電晶體的上述汲極以及上述第二部分虛擬電晶體的上述汲極而連接至上述第一閘電極；一第二長接點，藉由一第二對接接點、上述第一上拉電晶體的上述汲極、上述第一下拉電晶體的上述汲極、上述第三部分虛擬電晶體的上述汲極以及上述第四部分虛擬電晶體的上述汲極而連接至上述第二閘電極；一接地訊號，連接至上述第一下拉電晶體的上述源極以及上述第二下拉電晶體的上述源極；以及一電壓供應訊號，連接至上述第一上拉電晶體的上述源極以及上述第二上拉電晶體的上述源極。
  9. 如申請專利範圍第8項所述之佈局元件，更包括：一第五主動區，包括一第一通閘電晶體以及一第二通閘電晶體，其中上述第一通閘電晶體以及上述第二通閘電晶體共用一共用汲極區，上述第一通閘電晶體的一源極連接至一第一位元線、上述第一通閘電晶體的一閘極連接至一第一字線、上述第二通閘電晶體的一源極連接至一第二位元線、上述第二通閘電晶體的一閘極連接至一第二字線；以及一第六主動區，包括一第三通閘電晶體以及一第四通閘電晶體，其中上述第三通閘電晶體以及上述第四通閘電晶體共用一共用汲極區，上述第三通閘電晶體的一源極連接至一第一互補位元線、上述第三通閘電晶體的一閘極連接至 上述第一字線、上述第四通閘電晶體的一源極連接至一第二互補位元線、上述第四通閘電晶體的一閘極連接至上述第二字線；其中上述第一上拉電晶體以及上述第二上拉電晶體為形成於一n型井中的p型電晶體。
  10. 如申請專利範圍第9項所述之佈局元件，更包括：一第一遮蔽線，用以分隔上述第一位元線以及上述第二位元線；以及一第二遮蔽線，用以分隔上述第一互補位元線以及上述第二互補位元線；其中上述第一遮蔽線以及上述第二遮蔽線電性連接至一固定電壓；其中上述第一通閘電晶體、上述一第二通閘電晶體、上述第三通閘電晶體以及上述第四通閘電晶體為n型鰭式場效電晶體，每一鰭式場效電晶體包括複數鰭狀線；其中連接第一通閘電晶體的閘極的一第一接點和第二通閘電晶體的閘極的一第二接點是斜對角地彼此相對，以形成一鋸齒形狀。
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