TW201421684A - 半導體元件及其製造方法 - Google Patents

Abstract

公開了一種半導體器件及其製造方法。根據本公開的實施例，在相鄰的柵電極之間形成有覆蓋相應的柵電極側牆上的間隔件以及半導體襯底表面的附加的內部互連層。從而，接觸件可以與覆蓋間隔件及襯底表面的內部互連層接觸，並由該內部互連層支承。源極/漏極可以從該附加的內部互連層連接至接觸件。因而，增大了接觸件與內部互連層的接觸面積。進而，使得能夠減小柵極-柵極間距，促進半導體器件的尺寸縮放。

Description

半導體元件及其製造方法

本發明涉及半導體技術，特別涉及半導體器件及其製造方法。

半導體器件的性能提高是半導體和積體電路領域的持續要求。隨著半導體器件的性能逐漸提高，對半導體器件和積體電路的高度集成化和微型化的要求也越來越高。另一方面，半導體器件尺寸縮放也成為半導體製造工藝面臨的重要挑戰。

例如，圖1示出了現有技術中的一種金屬氧化物半導體器件(MOS)10的示例性的結構示意圖。

如圖1所示，MOS 10包括半導體襯底100、位於半導體襯底100表面上的柵電極115、以及覆蓋柵電極115的電介質層160。柵電極115的側牆形成有間隔件110。在柵電極115與襯底100表面之間可以設置柵極絕緣膜105。在電介質層160中形成有接觸孔165。接觸孔165中填充有塞170，例如鎢塞。接觸孔165的側牆和底部可以形成有導電層，諸如Ti或TiN膜。接觸孔165和塞 170構成接觸件。

如圖所示，各個接觸孔165分別與位於半導體襯底100表面和柵電極115頂部的內部互連層125接觸。特別地，由於接觸孔165佈置於相鄰柵電極115之間，且耦接至半導體襯底100表面上的內部互連層125，因此，在設計器件的柵極-柵極間距時，必須考慮接觸件的尺寸。此外，柵極間隔件、接觸件到有源區規則等也影響了柵極-柵極間距，進而影響了半導體器件尺寸縮放。

如上所述，傳統的半導體器件製造工藝存在局限性。諸如MOS的半導體器件結構的柵極-柵極間距受限於柵極間隔件、接觸件尺寸以及接觸件到有源區規則。因而，在尺寸縮放方面受到限制。

因此，本技術領域存在對改進的半導體器件及其製造方法的持續需求。

本發明的一個目的是解決現有技術中存在的上述問題中的部分或全部。

根據本公開的實施方式的一個方面，提供一種製造半導體器件的方法。該方法可以包括：在半導體襯底上形成具有預定間距的多個柵電極；形成覆蓋柵電極的側牆的間隔件；在半導體襯底的表面上沈積內部互連層，內部互連層覆蓋柵電極及間隔件；選擇性蝕刻去除內部互連層，以保留內部互連層的位於相鄰柵電極之間且覆蓋於半導體襯 底的表面以及相應的間隔件上的至少一部分；以及形成位於所保留的內部互連層上並與其接觸的接觸件。

根據本公開的實施方式的另一個方面，提供一種製造半導體器件的方法，包括：在半導體襯底上形成具有預定間距的多個柵電極；形成覆蓋柵電極的表面的硬掩模層；形成覆蓋柵電極的側牆的間隔件；在半導體襯底的表面上沈積內部互連層，內部互連層覆蓋硬掩模層及間隔件；選擇性蝕刻去除內部互連層，以保留內部互連層和硬掩模層的與相鄰柵電極的一部分重疊的部分，以及保留內部互連層延伸到相鄰柵電極之間且覆蓋於半導體襯底的表面以及相應的間隔件上的部分；以及形成位於所保留的內部互連層上並與其接觸的接觸件。

根據本公開的實施方式的另一個方面，提供一種半導體器件，包括：在半導體襯底上的具有預定間距的多個柵電極，柵電極的側牆覆蓋有間隔件；位於相鄰柵電極之間且覆蓋於半導體襯底的表面以及相應的間隔件上的內部互連層；以及位於內部互連層上並與其接觸的接觸件。

根據本公開的實施方式的另一個方面，提供一種半導體器件，包括：在半導體襯底上的具有預定間距的多個柵電極，柵電極的側牆覆蓋有間隔件；與相鄰柵電極的一部分重疊的內部互連層，在內部互連層與相應的柵電極的表面之間具有絕緣層，內部互連層延伸到相鄰柵電極之間且覆蓋於半導體襯底的表面以及相應的間隔件上；以及位於內部互連層上並與其接觸的接觸件。

10‧‧‧金屬氧化物半導體

100‧‧‧半導體襯底

105‧‧‧柵極絕緣膜

110‧‧‧間隔件

115‧‧‧柵電極

120‧‧‧硬掩模層

125‧‧‧內部互連層

130‧‧‧內部互連層

140‧‧‧硬掩模層

150‧‧‧光致抗蝕劑

160‧‧‧電介質層

165‧‧‧接觸孔

170‧‧‧塞

下面關於一些示例實施例的詳細描述在結合附圖來閱讀時將會更好理解。但是，應當理解，示例實施例並不限於所示出的精確佈置和手段。在附圖中，始終使用相似的數位來指示相似的元件。而且，結合附圖及前面的技術領域和背景技術，隨後的詳細描述及所附的請求項將使其他所希望的特徵和特性變得明顯。

為了圖示的簡單和清晰起見，附圖示出了構造的一般方式，並且可以省略關於衆所周知的特徵和技術的描述和細節以避免不必要地使所示實施例的方面難以理解。另外，在附圖中的元件不一定按比例畫出。並且，附圖中的填充線僅是為了例示的目的，而不構成對本發明的限制。在附圖中：圖1是示出傳統的MOS的示例性結構的示意圖；圖2是示出根據本發明一個實施例的半導體器件在製造過程中的示意截面圖；圖3是示出根據本發明一個實施例的半導體器件在製造過程中的示意截面圖；圖4是示出根據本發明一個實施例的半導體器件在製造過程中的示意截面圖；圖5是示出根據本發明一個實施例的半導體器件在製造過程中的示意截面圖；圖6是示出根據本發明一個實施例的半導體器件在製 造過程中的示意截面圖；圖7是示出根據本發明另一個實施例的半導體器件的示意截面圖；圖8是示出根據本發明一個實施例的半導體器件製造方法的示意流程圖；圖9是示出根據本發明另一個實施例的半導體器件製造方法的示意流程圖。

以下參考附圖描述本發明的實施例。下面結合附圖給出的詳細描述意指作為一些示例實施例的描述，而不是要完整描述所有可能的實施例。也就是說，在前面的技術領域、背景技術或下面的示例實施例的詳細描述中給出的任意明示的或暗示的理論並沒有任何限定意圖。應當理解，相同的或等同的功能可以由不同的實施例來實現。

在說明書或請求項中的詞語“第一”、“第二”等(若存在)可以用於區分相似的元件而並不一定描述特定的順序或時間次序。應當理解，這樣使用的詞語在適當的情況下是可交換的，使得在此所描述的實施例例如能夠按照與在此所示出的或另外描述的那些順序不同的順序來使用。而且，詞語“包括”、“包含”、“具有”及其任何變型，意指包含非排它的包括，使得包括、包含或具有一系列要素或者要件的過程、方法、物品或裝置並不一定限定於那些元件，而是可以包括沒有明確列出的或者該過 程、方法、物品或裝置所固有的其他元件。

根據本公開的實施例，在相鄰的柵電極之間形成有覆蓋相應的柵電極側牆上的間隔件以及半導體襯底表面的附加的內部互連層。柵極間隔件(可選地，以及柵電極頂部的一部分)可以用作源/漏連接區以減小結構面積。從而，接觸件可以與覆蓋間隔件及襯底表面的內部互連層接觸，並由該內部互連層支承。源極/漏極可以從該附加的內部互連層連接至接觸件。因而，與傳統的半導體器件相比，增大了接觸件與內部互連層的接觸面積。進而，使得能夠減小柵極-柵極間距，促進半導體器件的尺寸縮放。

以下參照圖描述根據本公開的實施例的半導體器件的製造方法以及所製造的半導體器件。為了便於描述，以MOS為例對比半導體器件及其製造方法進行說明。但是，本領域技術人員理解，本發明並不限於MOS器件，而是可以應用於任何適當的半導體器件。

圖8是示出根據本發明一個實施例的半導體器件製造方法50的示意流程圖。

根據半導體器件製造方法50，在步驟S100，在半導體襯底上形成具有預定間距的多個柵電極。

然後，在步驟S102，形成覆蓋柵電極的側牆的間隔件。

在步驟S104，在半導體襯底的表面上沈積內部互連層。其中，所形成的內部互連層覆蓋在步驟S100中形成的柵電極及在步驟S102中形成的間隔件。

進而，在步驟S106，選擇性蝕刻去除內部互連層，以保留內部互連層的位於相鄰柵電極之間且覆蓋於半導體襯底的表面以及相應的間隔件上的至少一部分。

接著，在步驟S108，形成位於所保留的內部互連層上並與其接觸的接觸件。

在方法50中，保留了相鄰柵電極的相對應的間隔件及半導體襯底表面上的內部互連層，所保留的內部互連層接觸並支承接觸件。與(例如圖1所示的)傳統半導體器件相比，增大了接觸件與內部互連層的接觸面積，使得能夠減小柵極-柵極間距，促進半導體器件的尺寸縮放。即，在步驟S100中，設計的柵電極的預定間距可以相對於傳統半導體器件減小。取決於半導體器件的種類、製造工藝等因素，上述預定間距可能有不同程度的減小。

根據另一實施例，還可以保留延伸到柵電極頂部的一部分內部互連層，從而進一步擴大接觸件與互連層的接觸面積，增大工藝裕度，從而使得更為容易地製造半導體器件。

圖9是示出根據本發明另一個實施例的半導體器件製造方法60的示意流程圖。

根據半導體器件製造方法60，類似地，在步驟S100，在半導體襯底上形成具有預定間距的多個柵電極。

然後，在步驟S101，形成覆蓋柵電極的表面的硬掩模層。

接著，在步驟S102，形成覆蓋柵電極的側牆的間隔 件。

在步驟S103，在半導體襯底的表面上沈積內部互連層。其中，所形成的內部互連層覆蓋在步驟S101中形成的硬掩模層及在步驟S102中形成的間隔件。

進而，在步驟S105，選擇性蝕刻去除內部互連層，以保留所述內部互連層延伸到相鄰柵電極之間且覆蓋於半導體襯底的表面以及相應的間隔件上的部分。此外，還保留內部互連層和硬掩模層的與相鄰柵電極的一部分重疊的部分。

接著，在步驟S108，形成位於所保留的內部互連層上並與其接觸的接觸件。

與根據圖8所示的即時方式的方法50相比，根據圖9所示的另一實施例的方法60，還可以保留延伸到柵電極頂部的部分內部互連層，從而進一步擴大接觸件與互連層的接觸面積，增大工藝裕度，從而使得更為容易地製造半導體器件。

以下參照圖2至圖6描述根據本發明實施例的半導體器件的詳細製造過程和結構。其中，作為示例，形成圖6所示的半導體器件20的過程可以對應於方法60，而形成圖7所示的半導體器件20’的過程可以對應於方法50。

如圖2所示，在根據本發明一個實施例的半導體器件的製造過程中，提供半導體襯底100。作為示例，半導體襯底100可以為矽襯底。可以利用本領域已知的技術在半導體襯底100表面上形成柵電極115。

形成覆蓋在柵電極115上的硬掩模層120。硬掩模層120可以包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一種。在本實施例中，例如，硬掩模層120包括氮氧化矽。

柵電極115的側牆形成有間隔件110。在柵電極115與襯底100表面之間可以設置柵極絕緣膜105，例如氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜等。

接著，如圖3所示，在半導體襯底100的表面上沈積內部互連層130。內部互連層130覆蓋柵電極115及其側牆上的間隔件110。內部互連層130可以包括導電材料，諸如金屬、半導體材料(例如多晶矽)等。作為示例，在本實施例中，內部互連層130包括多晶矽。從半導體器件縮放的角度看，在保證連接功能的前提下，內部互連層130越薄越好。作為示例，在本實施例中，內部互連層的厚度優選為300-400埃。

在內部互連層130上形成硬掩模層140。硬掩模層140可以包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一種。在本實施例中，例如，硬掩模層140包括氮氧化矽。

然後，選擇性蝕刻去除內部互連層130，保留內部互連層130和硬掩模層120的與相鄰柵電極115的一部分重疊的部分，以及保留內部互連層130延伸到相鄰柵電極115之間且覆蓋於半導體襯底100的表面以及相應的間隔件110上的部分。

特別地，如圖4所示，在半導體襯底100的表面上塗布光致抗蝕劑150。如圖中箭頭所示，對光致抗蝕劑150進行光刻處理，去除光致抗蝕劑150的與要保留的內部互連層130重疊的部分之外的部分。

接著，如圖5所示，利用剩餘的光致抗蝕劑150為掩模選擇性蝕刻去除內部互連層130。例如，作為非限制性示例，可以採用濕法蝕刻選擇性去除內部互連層130。其中，硬掩模層140在選擇選擇性蝕刻處理中被去除，而內部互連層130和硬掩模層120的與相鄰柵電極115的一部分重疊的部分、以及內部互連層130延伸到相鄰柵電極115之間且覆蓋於半導體襯底100的表面以及相應的間隔件110上的部分被保留。

硬掩模層120可以起到蝕刻停止層的作用。在圖中，所保留的內部互連層以標號130’示出，所保留的硬掩模層120以標號120’示出。硬掩模層120’可以起到防止柵電極115和與之重疊的內部互連層130’短路的絕緣作用。

隨後，如圖6所示，形成位於所保留的內部互連層130’上的電介質層160。電介質層160可以為例如正矽酸乙酯(TEOS)層。在電介質層160中形成接觸孔165。在接觸孔165中填充塞170，例如鎢塞。接觸孔165的側牆和底部可以形成有導電層，諸如Ti或TiN膜。接觸孔165和塞170構成與內部互連層130’接觸的接觸件。從而，形成半導體器件20，例如MOS器件。

根據本發明實施例的半導體器件20包括在半導體襯 底100上的具有預定間距的多個柵電極115。柵電極115的側牆覆蓋有間隔件110。半導體器件20還包括與相鄰柵電極115的一部分重疊的內部互連層130’。其中，在內部互連層130’與相應的柵電極115的表面之間具有硬掩模層(絕緣層)120’。此外，內部互連層130’還延伸到相鄰柵電極115之間且覆蓋於半導體襯底100的表面以及相應的間隔件110上。半導體器件20還包括位於內部互連層130’上並與其接觸的接觸件。

所形成的相鄰柵電極115的相對應的間隔件110及半導體襯底100表面上的內部互連層130’，以及延伸到柵電極115頂部的內部互連層130’接觸並支承接觸件。因此，與傳統半導體器件相比，增大了接觸件與內部互連層的接觸面積，使得能夠減小柵極-柵極間距，促進半導體器件的尺寸縮放。即，在半導體器件20中，柵電極115的預定間距可以相對於傳統半導體器件減小。

根據本發明的另一個實施例，可以將硬掩模層120完全去除，從而形成圖7所示的半導體結構。或者，可以省略形成硬掩模層120的步驟，雖然在這種情況下對工藝精度要求相對較高。為了簡潔起見，以下僅描述與上述實施例的不同點，而省略相同或相似內容的描述。

在該另一實施例中，在選擇性蝕刻處理中，選擇性蝕刻去除內部互連層130，以保留內部互連層130的位於相鄰柵電極115之間且覆蓋於半導體襯底100的表面以及相應的間隔件110上的至少一部分。即，將硬掩模層120完 全去除。或者，省略形成硬掩模層120的步驟。

從而，形成圖7所示的半導體器件20’。根據本發明另一個實施例的半導體器件20’包括在半導體襯底100上的具有預定間距的多個柵電極115。柵電極115的側牆覆蓋有間隔件110。半導體器件20’還包括位於相鄰柵電極115之間且覆蓋於半導體襯底100的表面以及相應的間隔件110上的內部互連層130’。此外，半導體器件20’還包括位於內部互連層130’上並與其接觸的接觸件。

所形成的相鄰柵電極115的相對應的間隔件110及半導體襯底100表面上的內部互連層130’接觸並支承接觸件。因此，半導體器件20’可以獲得與上述半導體器件20相似的優點。

如本領域技術人員能夠理解的，根據本發明的實施例的半導體器件20，接觸件與內部互連層的接觸面積相對更大，因而工藝裕度大，相對容易製造。而根據本發明另一個實施例的半導體器件20’，結構相對更加簡單，雖然要求工藝精度高。

注意，儘管為了清楚起見在圖中沒有示出，但是，本領域技術人員理解，可以在半導體襯底100中形成有阱區、淺槽隔離結構(STI)、源/漏區等。此外，內部互連層130’和柵電極115的頂部可以形成有利用自對準矽化物工藝形成的多晶矽化物，以減小接觸電阻。半導體器件還可以具有位於柵電極115和內部互連層130’之上的保護蓋層，例如，SiN層。

至此，已經詳細描述了根據本發明的製造半導體器件的方法和所形成的半導體器件。為了避免遮蔽本發明的構思，可能省略本領域所公知的一些細節的描述。本領域技術人員根據上面的描述，完全可以明白如何實施這裏公開的技術方案。

本領域技術人員能夠從以上描述中認識到，可以以各種形式來實施本發明，並且可以獨立或者組合地實施各種實施例。因此，儘管已經結合本發明的特定示例描述了本發明的實施例，但本發明實施例和/或方法的真正範圍不限於此，因為通過對附圖、說明書以及後附請求項的研究，其他修改對於本領域技術人員而言將變得明顯。

20‧‧‧半導體器件

100‧‧‧半導體襯底

105‧‧‧柵極絕緣膜

110‧‧‧間隔件

115‧‧‧柵電極

120’‧‧‧硬掩模層

130’‧‧‧內部互連層

160‧‧‧電介質層

165‧‧‧接觸孔

170‧‧‧塞

Claims (20)

1. 一種製造半導體器件的方法，包括：在半導體襯底上形成具有預定間距的多個柵電極；形成覆蓋所述柵電極的側牆的間隔件；在所述半導體襯底的表面上沈積內部互連層，所述內部互連層覆蓋所述柵電極及所述間隔件；選擇性蝕刻去除所述內部互連層，以保留所述內部互連層的位於相鄰柵電極之間且覆蓋於所述半導體襯底的表面以及相應的所述間隔件上的至少一部分；以及形成位於所保留的所述內部互連層上並與其接觸的接觸件。
2. 如請求項1所述的方法，進一步包括：形成覆蓋所述柵電極的第一硬掩模層，其中所述第一硬掩模層在所述選擇性蝕刻步驟中用作蝕刻停止層，並且被去除。
3. 如請求項2所述的方法，其中所述第一硬掩模層包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一種。
4. 如請求項1所述的方法，進一步包括：形成覆蓋所述內部互連層的第二硬掩模層，其中所述第二硬掩模層在所述選擇性蝕刻步驟中被去除。
5. 如請求項4所述的方法，其中所述第二硬掩模層包括氮化物、氧化物、氧氮化物和氮氧化物中的任何一 種。
6. 如請求項1所述的方法，所述選擇性蝕刻步驟進一步包括：在所述半導體襯底的表面上塗布光致抗蝕劑，對所述光致抗蝕劑進行光刻處理，去除所述光致抗蝕劑的與要保留的所述內部互連層重疊的部分之外的所述光致抗蝕劑，以及利用剩餘的光致抗蝕劑為掩模選擇性蝕刻去除所述內部互連層。
7. 如請求項1所述的方法，其中所述內部互連層為多晶矽層或金屬層。
8. 如請求項1所述的方法，其中所述內部互連層的厚度為300-400埃。
9. 一種製造半導體器件的方法，包括：在半導體襯底上形成具有預定間距的多個柵電極；形成覆蓋所述柵電極的表面的硬掩模層；形成覆蓋所述柵電極的側牆的間隔件；在所述半導體襯底的表面上沈積內部互連層，所述內部互連層覆蓋所述硬掩模層及所述間隔件；選擇性蝕刻去除所述內部互連層，以保留所述內部互連層和所述硬掩模層的與相鄰柵電極的一部分重疊的部分，以及保留所述內部互連層延伸到所述相鄰柵電極之間且覆蓋於所述半導體襯底的表面以及相應的間隔件上的部分；以及 形成位於所保留的所述內部互連層上並與其接觸的接觸件。
10. 如請求項9所述的方法，所述選擇性蝕刻步驟進一步包括：在所述半導體襯底的表面上塗布光致抗蝕劑，對所述光致抗蝕劑進行光刻處理，去除所述光致抗蝕劑的與要保留的所述內部互連層重疊的部分之外的所述光致抗蝕劑，以及利用剩餘的光致抗蝕劑為掩模選擇性蝕刻去除所述內部互連層。
11. 如請求項9所述的方法，其中所述內部互連層為多晶矽層或金屬層。
12. 如請求項11所述的方法，其中所述內部互連層的厚度為300-400埃。
13. 一種半導體器件，包括：在半導體襯底上的具有預定間距的多個柵電極，所述柵電極的側牆覆蓋有間隔件；位於相鄰柵電極之間且覆蓋於所述半導體襯底的表面以及相應的間隔件上的內部互連層；以及位於所述內部互連層上並與其接觸的接觸件。
14. 如請求項13所述的半導體器件，其中所述內部互連層為多晶矽層或金屬層。
15. 如請求項13所述的半導體器件，其中所述內部互連層的厚度為300-400埃。
16. 如請求項13所述的半導體器件，其中所述半導體器件為MOS電晶體。
17. 一種半導體器件，包括：在半導體襯底上的具有預定間距的多個柵電極，所述柵電極的側牆覆蓋有間隔件；與相鄰柵電極的一部分重疊的內部互連層，在所述內部互連層與相應的柵電極的表面之間具有絕緣層，所述內部互連層延伸到所述相鄰柵電極之間且覆蓋於所述半導體襯底的表面以及相應的間隔件上；以及位於所述內部互連層上並與其接觸的接觸件。
18. 如請求項17所述的半導體器件，其中所述內部互連層為多晶矽層或金屬層。
19. 如請求項17所述的半導體器件，其中所述內部互連層的厚度為300-400埃。
20. 如請求項17所述的半導體器件，所述半導體器件為MOS電晶體。