TW201426750A

TW201426750A - 三維記憶體結構及其操作方法

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Publication number: TW201426750A
Application number: TW101150317A
Authority: TW
Inventors: Shih-Hung Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2014-07-01
Also published as: TWI497494B

Abstract

一種三維記憶體結構，包括複數個堆疊結構垂直形成於基底上、複數個電荷捕捉複合層位於該些堆疊結構外圍、複數個超薄通道、和一介電層填充於超薄通道外和堆疊結構之間。各堆疊結構包括相連接之底部閘極，複數個閘極和閘極絕緣層交錯堆疊於底部閘極上方，和兩條選擇線分隔地位於閘極之上方且獨立控制，該些選擇線之間、選擇線和閘極之間以及選擇線之頂部係以閘極絕緣層絕緣。超薄通道位於電荷捕捉複合層外側和襯裡式地位於堆疊結構之間，相鄰堆疊結構之相對側面的每兩超薄通道構成一超薄U形通道。兩相鄰堆疊結構間有一字元線選擇器區域(WLS region)包括多個超薄U形通道和一對字元線選擇器位於超薄U形通道兩側以控制該些超薄U形通道。

Description

三維記憶體結構及其操作方法

本發明之實施例是有關於三維記憶體結構及其操作方法，且特別是有關於一種單閘極式之三維記憶體結構及其操作方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。

在提出的一些三維記憶體結構中，除了有單閘極(Single-Gate)之記憶胞，還包括了雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等等，使元件的開關速度與電流趨動都得以提升。然而，在追求尺寸微縮的電子世代，記憶胞中的電荷捕捉複合層(如ONO複合層)占的空間越多，縮小記憶胞尺寸時的考量和困難就越多，對記憶胞縮小越不利。因此，比起單閘極記憶胞，雙閘極和環繞式閘極記憶胞中其電荷捕捉複合層(如ONO複合層)占較大空間會限制記憶胞尺寸微縮的能力。再者，對非揮發性記憶體元件而言，電荷捕捉複合層本身就不容易縮小，若其厚度減至太薄，電荷保存能力(Charge retention)會有問題。因此縮小記憶胞尺寸時仍須使電荷捕捉複合層具有足以良好保存電荷的厚度。另外，縮小記憶胞尺寸不僅只是考慮電荷捕捉複合層，整體上需搭配考量其他元件的設計規則也多，雙閘極和環繞式閘極記憶胞的元件設計複雜度較高也限制了三維記憶體尺寸微縮的發展，若要使其兼具小尺寸和良好的各種電子特性，其高度的設計困難度勢必耗費許多時間和大幅增加製造成本。

據此，相關設計者無不期望可以建構出一三維記憶體結構，不但具有許多堆疊平面而達到更高的儲存容量，更具有小尺寸和優異的電子特性(如具有良好的資料保存可靠性)，使縮小的記憶體結構仍然可以被穩定和快速的如進行抹除和編程等操作。再者，也希望能透過不過度複雜的步驟和低製造成本，就能製造出此三維記憶體結構。

本發明係有關於一種三維記憶體結構，並對於此結構提出一相關操作方法。此揭露之實施例係為一種單閘極式之三維記憶體結構，其特殊的設計不但具備優異的電子特性和具有尺寸微縮的發展潛力，操作時亦可減少字元線之間的干擾。

根據本發明之一實施例，提出一種三維記憶體結構(3D memory structure)，包括複數個堆疊結構，垂直形成於一基底上，各堆疊結構包括一底部閘極(bottom gate)，該些堆疊結構之底部閘極係相互連接，複數個閘極(gate)(作為字元線)和複數個閘極絕緣層(gate insulator)交錯堆疊於底部閘極上方，和兩條選擇線(selection lines)分隔地位於閘極之上方且獨立控制，該些選擇線之間、選擇線和閘極之間以及選擇線之頂部係以閘極絕緣層絕緣；三維記憶體結構還包括複數個電荷捕捉複合層(charge trapping multilayers)位於該些堆疊結構外圍並延伸至底部閘極上，複數個超薄通道(ultra-thin channels)，位於電荷捕捉複合層外側和襯裡式地位於堆疊結構之間(lined between the stacked structures)，和一介電層填充於超薄通道外和堆疊結構之間。

根據本發明之又一實施例，提出一種三維記憶體結構，包括第一指狀堆疊件和第二指狀堆疊件係垂直形成於基底上，且第一、第二指狀堆疊件係相對(對向)交錯設置，第一指狀堆疊件至少包括第一堆疊結構和第二堆疊結構於xy平面上朝-x方向延伸，第二指狀堆疊件至少包括第三堆疊結構和第四堆疊結構於xy平面上朝+x方向延伸，第三堆疊結構係延伸於第一堆疊結構和第二堆疊結構之間，第二堆疊結構係延伸於第三堆疊結構和第四堆疊結構之間，第一至第四堆疊結構中之各堆疊結構沿著z方向係包括一底部閘極、複數個閘極和複數個閘極絕緣層交錯堆疊於底部閘極上方、和兩選擇線獨立地位於該些閘極之上方，其中第一至第四堆疊結構之該些底部閘極係相互連接。三維記憶體結構還包括第一電荷捕捉複合層和第二電荷捕捉複合層，分別形成於該第一指狀堆疊件和該第二指狀堆疊件之外圍，並沿著z方向延伸至該第一至該第四堆疊結構兩相鄰堆疊結構之間的該些底部閘極上。三維記憶體結構還包括複數個超薄通道，相互間隔地位於第一和第二電荷捕捉複合層外側並向下延伸，位於第一至第四堆疊結構之相鄰該些堆疊結構之相對側面的每兩個超薄通道係構成一超薄U形通道。三維記憶體結構還包括複數個字元線選擇器(Word line selectors)，分別設置於第一至第四堆疊結構之各堆疊結構之尾端兩側並分別連接第一和第二電荷捕捉複合層。三維記憶體結構還包括一介電層，填充於超薄通道和字元線選擇器之外和第一和第二指狀堆疊件之間。其中，三維記憶體結構具有複數個記憶胞單元(unit cells)，各記憶胞單元係包括一電荷捕捉複合層和單一閘極。

根據本發明之一應用例，提出一種晶片，包括複數個如上述又一實施例中所述之三維記憶體結構排成至少一列，且該些三維記憶體結構之間係獨立操作。

根據本發明之一實施例，提出一種操作方法。首先，提供一三維記憶體結構，包括複數個堆疊結構形成於基底上，各堆疊結構包括相連通之底部閘極，複數條字元線和複數個絕緣層垂直交錯地堆疊於底部閘極上方，和兩條選擇線獨立分隔地位於該些字元線上方，其中相鄰兩堆疊結構各具有一串列選擇線SSL和一接地選擇線GSL；複數個電荷捕捉複合層位於堆疊結構外圍並延伸至底部閘極上；複數個超薄U形通道(ultra-thin U-shaped channels)位於電荷捕捉複合層外側和襯裡式地位於堆疊結構之間，兩相鄰堆疊結構間係有一字元線選擇器區域對應包括數個超薄U形通道和一對字元線選擇器，其中該對字元線選擇器係對應該些超薄U形通道的前後兩側以控制該些超薄U形通道；和複數條位元線設置於選擇線上方和垂直於字元線。關閉欲編程之字元線選擇器區域，開啟欲編程WLS區域之外的其他所有非編程WLS區域，其中藉由開啟或關閉選擇之該對字元線選擇器，以開啟或關閉對應之字元線選擇器區域內之該些U形超薄通道。開啟非編程WLS區域之串列選擇線和關閉其接地選擇線GSL，以及令非編程WLS區域之所有位元線荷電至初始偏壓(如Vcc-Vt)，之後關閉非編程WLS區域之串列選擇線SSL。藉由對應之該些對字元線選擇器，關閉非編程WLS區域和開啟欲編程WLS區域。令欲編程WLS區域之所有位元線荷電至初始偏壓。於欲編程WLS區域中，令選擇的一或多條位元線釋放電荷，施加高電壓於所選擇的字元線和施加通道電壓(Vpass)於未選擇之字元線，此時未選擇之位元線係自我升壓(self-boosting)。之後對選擇的一或多個位元進行編程。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出一種三維記憶體結構，其記憶胞單元主要包括單閘極和單側的電荷捕捉複合層。此揭露內容中，亦舉例說明此三維記憶體結構的相關操作方法，但本發明並不以該些操作步驟為限制。相較於雙閘極和環繞式閘極的三維記憶體，實施例之單閘極式三維記憶體結構藉由其特殊的設計不但仍具高儲存容量，更具有小尺寸和優異的電子特性(如具有良好的資料保存可靠性)，且操作時又可減少字元線之間的干擾，對三維記憶體之尺寸微縮的發展實為一大突破。

以下係提出相關實施例，以詳細說明本發明所提出之三維記憶體結構及其操作方法。然而實施例中之敘述，如細部構建、操作步驟和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。

<三維記憶體結構>

請同時參照第1A圖和第1B圖。第1A圖係為依照本揭露實施例之一三維記憶體結構之上視圖。第1B圖係為依第1A圖之剖面線1B-1B所繪示之三維記憶體結構之剖面示意圖。其中，第1A圖和第1B圖例如分別呈現一xy平面和一zy平面。

實施例中，三維記憶體結構係具有複數個堆疊結構11-14，垂直(如沿著z方向)形成於一基底10，基底10例如是具有氧化矽層之絕緣基板。如第1A圖所示，三維記憶體結構例如是(但不限制)包括兩相對(對向)交錯設置之一第一指狀堆疊件F1和一第二指狀堆疊件F2。第一指狀堆疊件F1至少包括一第一堆疊結構11和一第二堆疊結構12，兩者例如是在xy平面上朝-x方向延伸；第二指狀堆疊件F2至少包括一第三堆疊結構13和一第四堆疊結構14，兩者例如是於xy平面上朝+x方向延伸，第三堆疊結構13係延伸於第一堆疊結構11和第二堆疊結構12之間，第二堆疊結構12係延伸於第三堆疊結構13和第四堆疊結構14之間。

如第1B圖所示，第一至第四堆疊結構11-14中，每個堆疊結構沿著z方向自底層往頂層依序包括一底部閘極(bottom gate)15、複數個閘極(gate)11G/12G/13G/14G和複數個閘極絕緣層(gate insulator) 112/122/132/142交錯堆疊於底部閘極15上方、和兩選擇線(selection lines)114/124/134/144和115/125/135/145獨立地位於閘極11G/12G/13G/14G之上方。其中各堆疊結構之底部閘極15係相互連接，形成例如是一U形底部閘極15 (U-shaped bottom gate，UBG)，以作為一通道閘極(pass gate)。閘極11G/12G/13G/14G係為三維記憶體結構之字元線。以第一堆疊結構11為例，兩選擇線114和115係分隔地和獨立控制地位於閘極11G之上方，且選擇線114和選擇線115之間、選擇線和閘極11G之間以及選擇線114和115之頂部係以一絕緣層(例如同閘極絕緣層112之材料，如SiO2)絕緣。實施例中，閘極和選擇線係由導電材料製成，例如是重摻雜之多晶矽，選擇線該層之厚度不限制地例如是大於各閘極層之厚度。

實施例之三維記憶體結構更包括電荷捕捉複合層(charge trapping multilayers)16，位於堆疊結構11-14外圍並延伸至底部閘極15上。如第1A圖所示，電荷捕捉複合層16係分別形成於第一指狀堆疊件F1和第二指狀堆疊件F2之外圍，並如第1B圖所示沿著z方向延伸至第一至第四堆疊結構11-14兩相鄰堆疊結構之間的底部閘極15上。電荷捕捉複合層16在兩相鄰堆疊結構之間例如是呈一U形剖面(第1B圖)。電荷捕捉複合層16例如是ONO複合層或 ONONO複合層或 BE-SONOS複合層，在此不多作限制。

實施例之三維記憶體結構更包括複數個超薄通道(ultra-thin channels)170、171、171’、172、172’、173、173’和174，位於電荷捕捉複合層16外側和襯裡式地位於該些堆疊結構之間(lined between the stacked structures)。如第1A圖所示，該些超薄通道在各堆疊結構處中，如x方向上相同y位置的多個超薄通道(170或171或171’或172…或174)，係相隔一間距設置。如第1B圖所示，該些超薄通道係於電荷捕捉複合層16外側並向下延伸，兩相鄰堆疊結構之相對側面的兩個超薄通道係構成一超薄U形通道；如第一堆疊結構11和第三堆疊結構13之間的超薄通道171、171’ 構成一超薄U形通道，第三堆疊結構13和第二堆疊結構12之間的超薄通道172、172’ 構成一超薄U形通道，第二堆疊結構12和第四堆疊結構14之間的超薄通道173、173’ 構成一超薄U形通道。一實施例中，電流在超薄U形通道中的流動方向如箭號所示。

實施例中，各堆疊結構中的兩條選擇線係為兩條串列選擇線(string selection line，SSL)或是兩條接地選擇線(ground selection line，GSL)，且兩相鄰堆疊結構間的電荷捕捉複合層16分別與一條SSL和一條GSL對應連接。第1B圖中，第一堆疊結構11的選擇線114、115和第二堆疊結構12的選擇線124、125例如是接地選擇線GSL，則第三堆疊結構13的選擇線134、135和第四堆疊結構14的選擇線144、145是串列選擇線SSL。而相鄰的第一堆疊結構11和第三堆疊結構13，其電荷捕捉複合層16(超薄通道171和171’旁)分別與一條接地選擇線GSL(115)和一條串列選擇線SSL(134)對應連接；同樣的，相鄰的第三堆疊結構13和第二堆疊結構12，其電荷捕捉複合層16(超薄通道172和172’ 旁)分別與一條串列選擇線SSL(135)和一條接地選擇線GSL(124)對應連接；相鄰的第二堆疊結構12和第四堆疊結構14，其電荷捕捉複合層(超薄通道173和173’旁)分別與一條接地選擇線GSL(125)和一條串列選擇線SSL(144)對應連接。相鄰的一條串列選擇線SSL和一條接地選擇線GSL可作為對應超薄U形通道的一組開關。例如相鄰的接地選擇線GSL(115)和串列選擇線SSL(134)可用以選擇打開第一堆疊結構11和第三堆疊結構13之間的超薄U形通道(171+171’)；相鄰的串列選擇線SSL(135)和接地選擇線GSL(124)可用以選擇第三堆疊結構13和第二堆疊結構12之間的超薄U形通道(172+172’)；相鄰的接地選擇線GSL(155)和串列選擇線SSL(144)可用以選擇第二堆疊結構12和第四堆疊結構14之間的超薄U形通道(173+173’)。

實施例中，各閘極11G/12G/13G/14G之厚度為一通道長度(channel length)Lch如第1B圖標示，通道寬度(channel width)Wch如第1A圖標示。一實施例中，超薄通道170/171/171’/172/172’/173/173’/174之厚度Tch(第1B圖)例如約為1/4之通道長度Lch。一實施例中，1/10通道長度Lch<通道厚度Tch<1/2通道長度Lch；各閘極之通道長度Lch係於範圍50A <Lch <300A。一實施例中，各超薄通道之通道厚度Tch不限制地例如約為20A～100A。

請同時參照第2A圖和第2B圖。第2A圖係為第1A圖之三維記憶體結構之標示記憶胞單元(unit cells)的示意圖。第2B圖係為依第2A圖之剖面線2B-2B所繪示之三維記憶體結構之剖面示意圖。其中，第2A、2B圖中方框虛線係標示一記憶胞單元(unit cell)。第2A、2B圖中和第1A、1B圖相同之元件係沿用相同標號，且在此不再重複敘述。實施例中，位於字元線(即閘極)和通道之間的電荷捕捉複合層16即為記憶元件(memory element)。實施例中，在y方向上(位元線方向)，各記憶胞單元只有一個電荷捕捉複合層和單一閘極。如第1B、2B 圖所示之實施例中，兩相鄰記憶胞單元係共用(share)一閘極(11G/12G/13G/14G)。相較於雙閘極和環繞式閘極之記憶胞，實施例所提出的單閘極記憶胞之三維記憶體結構具有更佳的尺寸微縮能力，且微縮時電荷捕捉複合層16仍可維持在足以良好保存電荷(Charge retention)的厚度，以穩定地保存資料。因此實施例之三維記憶體結構不但可達到縮小尺寸和兼具良好電子特性之優點，其化繁為簡的整體設計使製程簡單，不會大幅增加製造成本。另外，相較於垂直閘極式(finger VG)三維記憶體，實施例所提出的三維記憶體結構在相同製程條件限制下是2倍的記憶體密度。

再者，如第1A、2A 圖所示，實施例之三維記憶體結構更包括一介電層19，填充超薄通道外和堆疊結構之間。例如填充於第一至第四堆疊結構11-14之各堆疊結構之間，和超薄通道170、171、171’、172、172’、173、173’與174之外。

一實施例之三維記憶體結構中，可視實際應用狀況，而決定是否於介電層19中更形成一遮蔽層(shielding layer)。請同時參照第3A圖和第3B圖。第3A圖係為第1A圖之三維記憶體結構具遮蔽層之示意圖。第3B圖係為依第3A圖之剖面線3B-3B所繪示之三維記憶體結構之剖面示意圖。第3A、3B圖中和第1A、1B圖相同之元件係沿用相同標號，且在此不再重複敘述。如第3A、3B圖所示，介電層19中更包括一遮蔽層21，係延伸於相鄰兩堆疊結構間的該些超薄通道之間，以降低相鄰兩堆疊結構間之電荷捕捉複合層之間的干擾。遮蔽層21例如是一U形通道遮蔽層(U-shaped channel shielding layer)，連續地蜿蜒於相鄰兩堆疊結構的超薄通道之間。再者，遮蔽層21亦可包括一接地接點(ground contact)22；遮蔽層21例如是由導電材料製成，例如是導電之多晶矽。實際應用時，可依三維記憶體結構電性表現作評估，亦可省略遮蔽層21的製作。沒有遮蔽層21整體結構（在y方向上）的尺寸可以更縮小。

再者，如第1A、2A 圖所示，實施例之三維記憶體結構更包括複數個字元線選擇器(Word line selectors，WLS)180、181、181’、182、182’、183、183’和184，分別設置於第一至第四堆疊結構之各堆疊結構之尾端之兩側，並分別連接電荷捕捉複合層16。請同時參照第4A圖和第4B圖。第4A圖係如第1A圖之三維記憶體結構具字元線選擇器之示意圖。第4B圖係為依第4A圖之剖面線4B-4B所繪示之剖面示意圖。第4A、4B圖中和第1A、1B圖相同或類似之元件係沿用相同或類似之標號，且在此不再重複敘述。實施例中，如第4A、4B圖所示之字元線選擇器180、181、181’、182、182’、183、183’和184係為複數個單側島狀字元線選擇器(single side island WL selector)，每一個單側島狀字元線選擇器係形成於各堆疊結構尾端之一側，並向下延伸至該堆疊結構之底部的絕緣層，且單側島狀字元線選擇器之一頂部可（但不限制地）耦接至對應之電荷捕捉複合層16。

請參照第4A圖，實施例中於相鄰兩堆疊結構間的多個超薄U形通道例如是於xy平面上排列成m列×n行之一矩陣(如第4A圖中字元線選擇器區域WLS-1 – WLS-3區域共橫向的3列和直向的4行)。而位於同一列(row)的超薄U形通道的前後方係分別設置有一對(pair)字元線選擇器，操作三維記憶體結構時，是選擇成對的字元線選擇器。如WLS-1區域中具有一對字元線選擇器181和181’，WLS-2區域中具有一對字元線選擇器182和182’，WLS3區域中具有一對字元線選擇器183和183’。操作三維記憶體結構係藉由選擇該對字元線選擇器來選擇該區之字元線，例如若選擇字元線選擇器182和182’，則表示選擇到WLS-2區域中的四個超薄U形通道。自解碼器(decorder)傳送過來的訊號欲傳送到WLS-2區域中的超薄U形通道，則選擇和開啟字元線選擇器182和182’。相較於傳統如垂直閘極式(finger VG)三維記憶體其許多字元線連接在一起，實施例所提出的三維記憶體結構，由於有字元線選擇器的設置，其分區選擇方式可以大幅降低字元線之間的干擾，僅兩相鄰記憶胞所共用的同一閘極線/字元線會相互干擾。

如第4B圖所示，字元線選擇器180、181、182’、183所設置的第一和第二堆疊結構11-12之尾端，為使字元線選擇器180、181、182’、183可關閉，其絕緣層112/122之間對應字元線選擇器的多晶矽部份(11P/12P)必須是低摻雜或無摻雜。另外，一實施例中，字元線選擇器例如是由一厚氧化層所製成，氧化層厚度例如是大於300A，字元線選擇器的通道長度(channel length)L_WLS例如是大於1μm，以適用於高壓操作。實施例中，於電荷捕捉複合層16外側至字元線選擇器之間例如是一介電材料，可相同於介電層19之材料(例如是SiO2或其他材料)。一實施例中，字元線選擇器例如是單閘極設計(single gate design)之一電晶體，如NMOS電晶體或PMOS電晶體，視設計需求而定。本發明並不以該些數值或構造為限制。

請參照第5A-5C圖，第5A圖係為第4A圖之三維記憶體結構之示意圖，第5B和5C圖分別為第5A圖中沿剖面線5B-5B和5C-5C所繪示之剖面簡示圖。第5A圖中，兩條剖面線5B-5B係對應第一堆疊結構11處並分別偏向選擇器180和181，從第5B圖可看出前端的多晶矽部份是高濃度摻雜以作為字元線(閘極11G)和選擇線114/115之區域，而對應字元線選擇器180、181的多晶矽部份是低濃度摻雜或無摻雜，而後端的的多晶矽部份24亦是高濃度摻雜而為層接點區域(layer contact area)(如後述)。第5A圖中，剖面線5C-5C係位於選擇器180和181之間並對應第一堆疊結構11中央處，因此第5C圖則沒有出現對應選擇線114/115之該多晶矽層（實施例中選擇線114和115係斷開一間距，如第1B圖所示），其餘部份同第5B圖。

再者，實施例之三維記憶體結構更包括複數條層接線(layer contact lines)分別形成於第一指狀堆疊件F1和一第二指狀堆疊件F2之一側，層接線上有複數個層接點(layer contacts)，分別與底部閘極、閘極和選擇線之各層耦接，訊號可透過該些層接點傳送至對應之各層。請同時參照第6A圖和第6B圖。第6A圖係如第1A圖之三維記憶體結構具有層接點之示意圖。第6B圖係為依第6A圖中剖面線6B-6B所繪示之剖面示意圖。第6A、6B圖中和第1A、1B圖相同或類似之元件係沿用相同或類似之標號，且在此不再重複敘述。若三維記憶體結構具有N層記憶層，則形成2N+4個層接點。以實施例具有四層記憶層Layer1-Layer4為例，2N個層接點是指層接線L1/ L2/ L3/ L4和R1/ R2/ R3/ R4上的8個(＝2×4)層接點，4個層接點是指層接線L_Top/R_Top/L_Bottom/ R_Bottom上的4個層接點，其中層接線L_Top上的層接點例如是耦接至選串列選擇線SSL，層接線R_Top上的層接點例如是耦接至選接地選擇線GSL，層接線L_Bottom和R_Bottom 上的層接點是耦接至底部閘極(底部閘極為短接)。實施例中，由於有字元線選擇器(180、181、181’、182、182’、183、183’和184)的設置，該些層接線可以是平行位元線、垂直字元線的方向設置。

第6C圖係為依第6A圖中剖面線6C-6C所繪示之剖面示意圖。請同時參照第6A圖和第6C圖。第6C圖之元件同第1B圖，請參考與對照前述說明，在此不再重複敘述。以第6A、6C圖中之U形區域(U-shaped block)30為例，超薄U形通道的左右兩側分別有W1/ W2/ W3/ W4/ W5/ W6/ W7/ W8等字元線，頂層有串列選擇線SSL和接地選擇線GSL，底層有底部閘極15。其中，字元線W1/ W2/ W3/ W4的訊號分別自層接線L1/ L2/ L3/ L4傳送而來，字元線W5/ W6/ W7/ W8的訊號分別自層接線R1/ R2/ R3/ R4傳送而來，串列選擇線SSL和接地選擇線GSL的訊號分別自層接線L_Top和R_Top傳送而來，底部閘極15的訊號則來自層接線L_Bottom和/或R_Bottom。而字元線選擇器(WLS)將控制這些訊號(底部閘極訊號除外)是否可以進入U形區域30。如選擇開啟字元線選擇器182和182’，則該些訊號可以進入U形區域30。就上視圖(第6A圖)而言，字元線選擇器係在層接線/層接點之後方設置(behind the layer contacts)。實施例中，字元線選擇器係設置在記憶體陣列區域內(inside the memory array)。實施例中，多個字元線選擇器共用一條層接線(請參考第4A、6A圖)。

實施例之三維記憶體結構更包括複數條位元線BL1-BLn與字元線垂直(即垂直於該些閘極之延伸方向)，且各條位元線係耦接排列於同一行(column)的各超薄U形通道。該些位元線BL1-BLn係耦接至頁緩衝器(page buffer)。請同時參照第7A圖和第7B圖。第7A圖係如第1A圖之三維記憶體結構具有位元線之示意圖。第7B圖係為依第7A圖中沿位元線方向之剖面示意圖。第7A、7B圖中和第1A-1B、2A-2B圖相同元件係沿用相同標號，且在此不再重複敘述。實施例中係以4條位元線BL1-BL4垂直字元線作說明，為了在減少製程挑戰的情況下達到更高的記憶體密度，位元線的各個位元接觸點(bit line contact)BLc可以是連接2個U形通道(第7B圖)，以簡化製程，但實際應用時並不以此方式為限。

實施例之三維記憶體結構更包括複數條接地線耦接至頁緩衝器。請同時參照第8A圖和第8B圖。第8A圖係如第1A圖之三維記憶體結構具有接地線之示意圖。第8B圖係同第7A圖中剖面方向之示意圖。第8A、8B圖和第1A-1B、7A-7B圖相同元件係沿用相同標號，且在此不再重複敘述。實施例中，接地線包括第一接地線GND-1和第二接地線GND-2，第一接地線GND-1平行於位元線(與閘極之延伸方向垂直)設置，且第一接地線GND-1係電性連接同一行(column)但不同列(row)位置的多個超薄通道。第二接地線GND-2垂直連接第一接地線GND-1，第二接地線GND-2則係電性連接位於同一堆疊結構兩側的超薄通道。類似於位元接觸點，如第8B圖所示，實施例中第二接地線GND-2的寬度係可覆蓋2個U形通道，以簡化製程，但實際應用時並不以此方式為限。第9A圖即結合第7A圖位元線和第8A圖接地線之上視圖。第9B圖即結合第7B圖位元線和第8B圖接地線之剖面示意圖。

上述實施例之三維記憶體結構和傳統三維記憶體結構在記憶元件排列和功能上有很大的差異。若相較於垂直閘極式(Finger VG)記憶體結構，其具有位元線堆疊層和雙閘極式島狀SSL，而實施例之三維記憶體結構係具有字元線堆疊層、單閘極記憶胞和單側島狀字元線選擇器(single side island WL selector)。而實施例之三維記憶體結構所設置的單側島狀字元線選擇器，係視訊號需傳遞之區域而選擇性地開啟該區域的該對字元線選擇器，因此可以大幅降低字元線之間的干擾；而實施例也因此可以設計共同的層接線，節省層接線所佔的空間。再者，傳統三維記憶體結構由於所有字元線短接在一起，若欲操作某條字元線，其他未被選擇之字元線亦被施以電壓，因此所產生的電容係為各字元線電容之疊加(C=C1+C2+…Cn)總和。而阻容延遲（RC delay，導線連結在傳輸時因為電阻與電容產生之延遲效應）對記憶體結構也是十分重要的，若電阻電容過高，不僅是造成訊號傳遞的延遲也會產生訊號干擾。解決RC-delay最簡單直接的方法就是設法降低電阻與電容。實施例之三維記憶體結構藉由分區設置字元線選擇器，使得字元線電容可以分成幾個獨立部分，選擇到的字元線選擇器被施以電壓，其他未被選擇之字元線選擇器則不需施以電壓，不但降低操作時之電容(ex: C=C1 or C2 or…Cn)而降低阻容延遲，節省功耗，也可加速訊號傳遞和降低字元線之間訊號的干擾。

第10A圖係為本揭露一實施例之三維記憶體結構之剖面示意圖。其各元件請參考第1B圖及其說明，且在此不再贅述。第10B圖係為第10A圖之三維記憶體結構之電容示意圖。由於兩相鄰記憶胞單元共用(share)一閘極，因此字元線選擇器如標示WLS1的電容為C1+C2，標示WLS2的電容為C3+C4。然本發明並不以此為限，如製程能力允許，共用閘極亦可區分開來且電性獨立(如SSL和GSL)。第11A圖係為本揭露另一實施例之三維記憶體結構之剖面示意圖。第11B圖係為第11A圖之三維記憶體結構之電容示意圖。如第11A圖所示，在各堆疊結構中，各閘極層係包括分隔開來且電性獨立的兩閘極塊。

實際應用本揭露之三維記憶體結構時，可依應用條件所需適當地變化與修飾如上述第1A圖之結構。

第12圖為應用本揭露實施例之三維記憶體結構之一種晶片結構的上視圖。相較於第1A圖，如第12圖所示之晶片，第一指狀堆疊件F1和第二指狀堆疊件F2的四個堆疊結構係於x方向上延長，可以形成許多組記憶胞，同樣設置字元線選擇器180/181/181’/182/182’/183/183’/ 184，經選擇成對的字元線選擇器來控制是否選擇對應區域內的字元線。而複數條層接線(layer contact lines)同樣如第6A圖所示形成於第一指狀堆疊件F1和一第二指狀堆疊件F2之旁側。

第13圖為應用本揭露實施例之三維記憶體結構之另一種晶片結構的上視圖。其中，多個如第1A圖所示之三維記憶體結構係排成至少一列，且各三維記憶體結構之間係獨立操作。第14圖為應用本揭露實施例之三維記憶體結構之再一種晶片結構的上視圖。第14圖和第13圖不同的是指狀堆疊件的設置方式。第13圖中，每個三維記憶體結構，其第一和第二指狀堆疊件都是相同的對向交錯設置方式。第14圖中，相鄰的兩三維記憶體結構中，其兩相鄰之第一指狀堆疊件係呈鏡像設置，兩相鄰之第二指狀堆疊件亦呈鏡像設置。第13、14圖中，各個獨立操作的三維記憶體結構係具有對應的多條層接線(如第6A圖所示)，鄰接堆疊件的層接線可以共用，陣列效率可以更高。雖然如第13圖所示之構建其阻容延遲是如第12圖所示結構之阻容延遲的1/5，但需要更多空間設置更多數量的層接線和設置更多的層解碼器(layer decorder)。再者，如第12圖所示之晶片可以設置更高密度的記憶胞。因此，實際應用時本揭露之三維記憶體結構時，可考量所需要製成晶片的尺寸和電性表現等各項規格而適當地變化與設計。

<三維記憶體結構之相關操作方法>

以下係配合相關圖式敘述實施例之三維記憶體結構之一種操作方法，但本發明並不以該操作方法為限。實施例之三維記憶體結構，請參考第1A、1B、4A、6A和6C圖及前述相關說明。第15圖係為如第4A圖所示之三維記憶體結構之2D平面圖。需注意的是，為清楚顯示實施例之三維記憶體結構的各元件，係將該些元件延展開來而成為2D平面圖，此平面圖並非三維記憶體結構之剖面圖示。

如第15圖所示，各字元線WL1-WL8係與位元線BL1-BLn係相互垂直設置。字元線WL1-WL4和字元線WL5-WL8係分屬兩堆疊結構，其中z方向上字元線WL1和WL8同層，字元線WL2和WL7同層，字元線WL3和WL6同一層，字元線WL4和WL5同一層。字元線下方有相連接的底部閘極UBG上方有獨立的兩選擇線SSL或GSL。兩堆疊結構間係有第1到第n個超薄U形通道連接選擇線SSL、字元線WL1-WL4和選擇線GSL、字元線WL5-WL8。在WLS-1區域中具有一對字元線選擇器181和181’，WLS-2區域中具有一對字元線選擇器182和182’，WLS-3區域中具有一對字元線選擇器183和183’。藉由選擇該對字元線選擇器來選擇該區之字元線，例如若選擇字元線選擇器182和182’，則表示選擇到WLS-2區域中的n個超薄U形通道。

第16A~16C圖為如第15圖所示之三維記憶體結構之一種操作方法平面示意圖。假設若欲編程WLS-2區域中的字元線WL5。

首先，開啟欲編程字元線選擇器(WLS)區域之外的其他所有WLS區域，如開啟WLS-1和WLS-3區域(施加一高電壓Vhigh，如25V)，關閉欲編程WLS-2區域，並施加一通道電壓(Vpass，如10V，Vpass>臨界電壓 Vt)於WLS-1和WLS-3區域中所有的字元線和底部閘極UBG，對接地選擇線GSL施加0V(GSL關閉)和對串列選擇線SSL施加電源電壓Vcc(SSL開啟)，對所有的位元線BL1-BLn施加電源電壓Vcc。接著，關閉WLS-1和WLS-3區域的串列選擇線SSL(SSL=0V)，此時欲編程WLS-2區域外的所有鄰近WLS區域的位元線都漂移地荷電在Vcc-Vt之偏壓，如第16A圖所示。

接著，關閉WLS-1和WLS-3區域(WLS-1/ WLS-3=0V)，此時所有鄰近WLS-1和WLS-3區域的串列選擇線SSL都是0V。之後，開啟欲編程WLS-2區域 (施加一高電壓Vhigh，如25V)，對欲編程WLS-2區域中的所有的字元線和底部閘極UBG施加一通道電壓(Vpass，如10V)，對接地選擇線GSL和串列選擇線SSL分別施加0V和電源電壓Vcc，對所有的位元線BL1-BLn施加電源電壓Vcc。此時(關閉SSL前)所選擇的欲編程WLS-2區域之所有位元線都荷電至Vcc-Vt之偏壓，如第16B圖所示。

假設選擇的位元線是BL2/BL3/BL7。施加0V於選擇的位元線BL2/BL3/BL7以釋放所有選擇位元線BL2/BL3/BL7之電荷，其餘未選擇之位元線BL1/BL4/BL5/BL6/BL8通道則如前述步驟維持漂移在Vcc-Vt之偏壓。對欲編程WLS2區域中所選擇的字元線(如欲編程WLS-2區域中的字元線WL5)施加一高電壓(如25V)，其餘未選擇的字元線係施加一通道電壓(Vpass，如10V)，如第16C圖所示。當選擇的位元線是0V，此時未被選擇的該些位元線漂移通道會產生自我升壓(self-boosting)至更高的電壓。此時欲編程字元線WL5和選擇位元線BL2/BL3/BL7間的壓差(25V-0V)大於和未選擇位元線BL1/BL4/BL5/BL6/BL8間的壓差。之後，被選擇的位元，如欲編程WLS-2區域中字元線WL5和位元線BL2/BL3/BL7處，可進行編程例如FN穿隧(Fowler-Nordheim Tunneling)編程。由於欲編程WLS-2區域進行編程時WLS-1和WLS-3區域完全關閉，可確保欲編程WLS-2區域不受鄰近區域的干擾。

上述編程方法僅為舉例說明之用，通常領域知識者當可參考實施例和根據其領域之知識，變化和調整實施例之三維記憶體結構之操作步驟，而進行編程、讀取和抹除之操作，本發明並不僅限於上述操作方法。而上述電壓值亦為舉例說明之用，通常領域知識者當參考實施例後，可視進行編程(/讀取/抹除)之操作時之實際應用所需，對該些電壓值進行適當的調整。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

11．．．第一堆疊結構

12．．．第二堆疊結構

13．．．第三堆疊結構

14．．．第四堆疊結構

F1．．．第一指狀堆疊件

F2．．．第二指狀堆疊件

15．．．底部閘極(UBG)

11G/12G/13G/14G．．．閘極

112/122/132/142．．．閘極絕緣層

114/124/134/144、115/125/135/145．．．選擇線

16．．．電荷捕捉複合層

170、171、171’、172、172’、173、173’、174．．．超薄通道

171+171、172+172’、173+173’．．．超薄U形通道

180、181、181’、182、182’、183、183’、184．．．字元線選擇器(Word line selectors，WLS)

19．．．介電層

21．．．遮蔽層

22．．．接地接點

24．．．高濃度摻雜之多晶矽部份

30．．．U形區域

SSL．．．串列選擇線

GSL．．．接地選擇線

Lch．．．字元線的通道長度

Wch．．．字元線的通道寬度

L_WLS．．．字元線選擇器的通道長度

Tch．．．通道厚度

WLS-1、WLS-2、WLS-3．．．字元線選擇器區域

11P/12P．．．低濃度摻雜或無摻雜之多晶矽部份

Layer1-Layer4．．．記憶層

L1/L2/L3/L4、R1/R2/R3/R4、L_Top/R_Top/L_Bottom/R_Bottom．．．層接線

W1/W2/W3/W4/W5/W6/W7/W8．．．字元線

BL1、BL2、BL3、BL4、…BLn．．．位元線

BLc．．．位元接觸點

GND-1．．．第一接地線

GND-2．．．第二接地線

第1A圖係為依照本揭露實施例之一三維記憶體結構之上視圖。

第1B圖係為依第1A圖之剖面線1B-1B所繪示之三維記憶體結構之剖面示意圖。

第2A圖係為第1A圖之三維記憶體結構之標示記憶胞單元(unit cells)的示意圖。

第2B圖係為依第2A圖之剖面線2B-2B所繪示之三維記憶體結構之剖面示意圖。

第3A圖係為第1A圖之三維記憶體結構具遮蔽層之示意圖。

第3B圖係為依第3A圖之剖面線3B-3B所繪示之三維記憶體結構之剖面示意圖。

第4A圖係如第1A圖之三維記憶體結構具字元線選擇器之示意圖。

第4B圖係為依第4A圖之剖面線4B-4B所繪示之剖面示意圖。

第5A圖係為第4A圖之三維記憶體結構之示意圖。

第5B和5C圖分別為第5A圖中沿剖面線5B-5B和5C-5C所繪示之剖面簡示圖。

第6A圖係如第1A圖之三維記憶體結構具有層接點之示意圖。

第6B圖係為依第6A圖中剖面線6B-6B所繪示之剖面示意圖。

第6C圖係為依第6A圖中剖面線6C-6C所繪示之剖面示意圖。

第7A圖係如第1A圖之三維記憶體結構具有位元線之示意圖。

第7B圖係為依第7A圖中沿位元線方向之剖面示意圖。

第8A圖係如第1A圖之三維記憶體結構具有接地線之示意圖。

第8B圖係同第7A圖中剖面方向之示意圖。

第9A圖即結合第7A圖位元線和第8A圖接地線之上視圖。

第9B圖即結合第7B圖位元線和第8B圖接地線之剖面示意圖。

第10A圖係為本揭露一實施例之三維記憶體結構之剖面示意圖。

第10B圖係為第10A圖之三維記憶體結構之電容示意圖。

第11A圖係為本揭露另一實施例之三維記憶體結構之剖面示意圖。

第11B圖係為第11A圖之三維記憶體結構之電容示意圖。

第12圖為應用本揭露實施例之三維記憶體結構之一種晶片結構的上視圖。

第13圖為應用本揭露實施例之三維記憶體結構之另一種晶片結構的上視圖。

第14圖為應用本揭露實施例之三維記憶體結構之再一種晶片結構的上視圖。

第15圖係為如第4A圖所示之三維記憶體結構之2D平面圖。

第16A~16C圖為如第15圖所示之三維記憶體結構之一種操作方法平面示意圖。