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TW201419306A - 利用資料鏡像備份之用於記憶體裝置的分頁編程操作之設備和方法 - Google Patents

利用資料鏡像備份之用於記憶體裝置的分頁編程操作之設備和方法 Download PDF

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TW201419306A
TW201419306A TW102133854A TW102133854A TW201419306A TW 201419306 A TW201419306 A TW 201419306A TW 102133854 A TW102133854 A TW 102133854A TW 102133854 A TW102133854 A TW 102133854A TW 201419306 A TW201419306 A TW 201419306A
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TW
Taiwan
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memory
memory device
data
Prior art date
Application number
TW102133854A
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English (en)
Inventor
Hong Beom Pyeon
Jin-Ki Kim
Hakjune Oh
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

提供分頁編程操作之設備及方法。當執行選定記憶體裝置的分頁編程操作時，記憶體控制器將資料載入一選定記憶體裝置之分頁緩衝器中，及亦至另一選定記憶體裝置的分頁緩衝器中，以儲存資料的備份。在資料沒有成功編程至此一選定記憶體裝置的記憶體胞中的情況中，則記憶體控制器從另一記憶體裝置的分頁緩衝器恢復資料。由於資料的複本係儲存在另一記憶體裝置的分頁緩衝器中，記憶體控制器無須於其資料儲存元件中本地儲存資料。

Description

利用資料鏡像備份之用於記憶體裝置的分頁編程操作之設備和方法 [相關申請案之交互參照]
此申請案主張先前於2007年2月22日申請之美國臨時申請案第60/891,115號以及於2008年2月13日申請之美國申請案第12/030,235號之優先權，其全部內容以參考方式包含於此。
本發明主要有關於半導體裝置。詳言之，本發明有關於用於記憶體裝置之分頁編程操作的設備和方法。
電子裝備使用記憶體裝置，例如，快閃記憶體，來儲存資料或資訊。在記憶體系統中，記憶體控制器藉由將資料傳送並暫時儲存至選定之快閃記憶體裝置中的分頁緩衝器來編程選定的快閃記憶體裝置。開始從分頁緩衝器編程資料到快閃記憶體之中，以及驗證編程結果並產生「成功 」或「失敗」的驗證結果。於「編程時間」指定時期內執行編程及驗證操作數次。在編程時間之後，若失敗，從記憶體控制器重新載入資料以在相同的選定裝置中回復分頁編程操作。
一項缺點為快閃記憶體需要長編程時間，例如以驗證編程狀態。記憶體控制器內的記憶體必須保持初始編程資料，以在編程失敗時復原原始的編程資料。初始編程資料佔用記憶體控制器的記憶體中之空間，使記憶體空間無法挪為他用。
根據本發明之一態樣，提供一種控制串列式互連之複數個記憶體裝置的設備，該些記憶體裝置的每一個具有分頁緩衝器及記憶體胞。該設備包含資料處理器，其組態成以資料鏡像備份藉由下列來執行分頁編程操作：將資料寫入至該複數個記憶體裝置之選定記憶體裝置之該分頁緩衝器，以及至該複數個記憶體裝置之另一記憶體裝置之該分頁緩衝器、命令該選定記憶體裝置將載入於其分頁緩衝器中的該資料編程至其記憶體胞中以及判斷是否將該資料沒有成功編程至該選定記憶體裝置的該些記憶體胞中，從該另一記憶體裝置的該分頁緩衝器恢復該資料。
例如，該資料處理器組態成藉由下列來從該另一記憶體裝置的該分頁緩衝器恢復該資料：從另一記憶體裝置的該分頁緩衝器讀回該資料，而不將該資料編程至該另一記 憶體裝置的該些記憶體胞中。
該設備可進一步包含資料儲存器，其用於在將該資料寫入至該選定記憶體裝置之該分頁緩衝器以及至該另一記憶體裝置的該分頁緩衝器之前，儲存該資料。
根據本發明之另一態樣，提供一種系統，包含：串列式互連之複數個記憶體裝置，各記憶體裝置具有分頁緩衝器及記憶體胞，以及用於控制該複數個記憶體裝置之設備，該設備包含資料處理器，其組態成以資料鏡像備份藉由下列來執行分頁編程操作：將資料寫入至該複數個記憶體裝置之選定記憶體裝置之該分頁緩衝器，以及至該複數個記憶體裝置之另一記憶體裝置之該分頁緩衝器、命令該選定記憶體裝置將載入於其分頁緩衝器中的該資料編程至其記憶體胞中以及若該資料沒有成功編程至該選定記憶體裝置的該些記憶體胞中，從該另一記憶體裝置的該分頁緩衝器恢復該資料。
根據本發明之另一態樣，提供一種用於控制串列式互連之複數個記憶體裝置的方法，各記憶體裝置具有分頁緩衝器及記憶體胞。該方法包含：傳送資料至該複數個記憶體裝置之選定記憶體裝置之該分頁緩衝器，以及至該複數個記憶體裝置之另一記憶體裝置之該分頁緩衝器、命令該選定記憶體裝置將載入於其分頁緩衝器中的該資料編程至其記憶體胞中以及若該資料沒有成功編程至該選定記憶體裝置的該些記憶體胞中，從該另一記憶體裝置的該分頁緩衝器恢復該資料。
例如，從該另一記憶體裝置的該分頁緩衝器恢復該資料的步驟包含從另一記憶體裝置的該分頁緩衝器讀回該資料，而不將該資料編程至該另一記憶體裝置的該些記憶體胞中。
該方法進一步包含在將該資料寫入至該選定記憶體裝置之該分頁緩衝器以及至該另一記憶體裝置的該分頁緩衝器之前儲存該資料，以及在判斷該資料是否已成功編程至該選定記憶體裝置的該些記憶體胞之前，釋放該資料所佔據的空間。
根據本發明之另一態樣，提供一種用作串列式連接之一組記憶體裝置之一的記憶體裝置。該記憶體裝置包含：輸入連結、輸出連結、該記憶體裝置之裝置位址的識別以及裝置控制器，其組態成：接收進入與離開多位址偵測模式的訊息，以及相應地進入與離開該多位址偵測模式、在該輸入連結上接收命令，該命令包含裝置位址、當不在該多位址偵測模式中時，僅若該命令的該裝置位址匹配該裝置的該裝置位址，才處理該命令以及當在該多位址偵測模式中時：i)若該命令的該裝置位址與該裝置的該裝置位址相同，則處理該命令，以及ii)若該命令的該裝置位址與至少一其他預定裝置之該裝置位址相同，則處理該命令。
根據本發明之另一態樣，提供一種在形成於串列式連接之一組記憶體裝置的一部分之記憶體裝置中的方法，該方法包含：維持裝置位址、接收進入與離開多位址偵測模式的訊息、接收包含裝置位址的命令、當不在該多位址偵 測模式中時，僅若該目的地位址匹配該裝置位址，才處理該命令以及當在該多位址偵測模式中時：若該命令的該裝置位址與該裝置的該裝置位址相同，則處理該命令以及若該命令的該裝置位址與至少一其他預定裝置之該裝置位址相同，則處理該命令。
此技藝中具通常知識者在閱讀本發明之特定實施例的下列詳細說明並連同附圖，可更清楚了解本發明之其他態樣及特徵。
109-1‧‧‧第一命令格式
109-2‧‧‧第二命令格式
109-3‧‧‧第三命令格式
109-4‧‧‧第四命令格式
120、127‧‧‧裝置
139、141‧‧‧輸入連結
140、142‧‧‧輸出連結
121、128‧‧‧快閃記憶體胞
122、129‧‧‧分頁緩衝器
126、130‧‧‧裝置控制器
150‧‧‧系統
151‧‧‧記憶體控制器
152‧‧‧資料儲存器
153‧‧‧處理器
154-1-154-M‧‧‧記憶體裝置
158-1-158-M‧‧‧分頁緩衝器
159-1-159-M‧‧‧快閃記憶體胞
190‧‧‧系統
191‧‧‧記憶體控制器
192‧‧‧資料儲存元件
193-1-193-15‧‧‧記憶體裝置
194-1-194-15‧‧‧分頁緩衝器
203‧‧‧資料處理器
209‧‧‧資料處理器
210‧‧‧記憶體控制器
211‧‧‧系統
212‧‧‧資料儲存元件
213-1-213-15‧‧‧記憶體裝置
214-1-214-15‧‧‧分頁緩衝器
251‧‧‧D型正反器
254、256‧‧‧多工器
264‧‧‧時脈產生器
265‧‧‧ID暫存器
266‧‧‧OP碼暫存器
267‧‧‧OP碼解碼器
268‧‧‧位址暫存器
269‧‧‧資料暫存器
272‧‧‧互斥非或(XNOR)邏輯電路
273‧‧‧裝置ID暫存器
274‧‧‧OR閘
275‧‧‧AND邏輯電路
276‧‧‧一位元暫存器
277‧‧‧ID匹配信號
278‧‧‧AND閘
279‧‧‧反相器
281、282、283、284‧‧‧輸入緩衝器
285‧‧‧記憶體電路
參照附圖描述實施例，圖中：第1圖為可應用本發明之實施例的具有含有串列式連接之裝置的架構之一範例系統之區塊圖；第2圖為串列式連接之記憶體裝置之範例命令格式的示意圖；第3圖為分頁編程及驗證之一範例程序的示意圖；第4圖為兩記憶體裝置之區塊圖，其中之一作為資料的鏡像備用；第5圖為具有含有串列式連接的裝置之架構的系統之區塊圖，其中一分頁緩衝器作為資料之鏡像備用；第6圖為具有含有串列式連接的裝置之架構的另一系統之區塊圖，其中一分頁緩衝器作為資料之鏡像備用；第7圖為致能及取消第6圖之系統的LSB(最低有效位元)忽略模式的一範例時序圖； 第8圖為第6圖之系統的區塊圖，其中在編程失敗後執行資料恢復；第9圖為顯示第1圖中所示之串列式連接之記憶體裝置的一部分之區塊圖；第10圖為第9圖中所示之記憶體裝置的範例電路之示意圖；第11圖為利用鏡像備用之編程操作的方法之流程圖；第12圖為一範例命令組的表；第13圖為一範例操作表；第14圖為顯示詳細命令與位址格式的一範例之表；第15圖為顯示記憶體系統中之基本輸入時序的一範例時序圖；第16圖為顯示模組式命令NAND快閃記憶體系統中之位元流的輸入序列之一範例時序圖；第17圖為顯示記憶體系統中之基本輸出時序的一範例時序圖；第18圖為顯示記憶體系統中之位元流的輸出序列之一範例時序圖；第19圖為分頁讀取操作之方法的流程圖；以及第20圖為顯示分頁讀取及叢發資料讀取操作之一範例時序圖。
在下列本發明的範例實施例的下列詳細說明中，參照形成本發明之一部分的附圖，以及其中例示性顯示可實行本發明之特定範例實施例。以足讓熟悉此技藝者得具以實施的細節來描述這些實施例，並且應了解到可利用其他的實施例，並可作出邏輯、機械、電性及其他改變而不背離本發明之範疇。因此，不應以限制性角度解釋下列詳細說明，以及所附之申請專利範圍界定本發明之範疇。
第1圖顯示根據本發明之一系統。參照第1圖，系統150包括記憶體控制器151及串列式連接之複數個(M個)記憶體裝置154-1、154-2、154-3…及154-M的串列互連，M為大於一的整數。記憶體控制器151及記憶體裝置透過資料寬度為n之鏈結互連，其中n為大於或等於一之整數。在n為一的情況中，互連鏈結為平行鏈結。記憶體控制器151連接至串列互連之第一記憶體裝置154-1。最後一個記憶體裝置154-M亦連接至記憶體控制器151，使得串列互連之第一、第二、第三…第n個記憶體裝置154-1、154-2、154-3…及154-M與記憶體控制器形成環型連接結構。在所示的範例中，記憶體裝置154-1-154-M為快閃記憶體裝置。後續的範例亦針對快閃記憶體。然而，應了解到本發明之實施例亦可應用至其他類型的非依電性記憶體裝置。
在第1圖中所示的特定範例中，串列連接的記憶體裝置154-1-154-M的每一個為快閃記憶體裝置，例如NAND快閃裝置。快閃記憶體裝置具有暫時儲存資訊或資 料的分頁緩衝器。已儲存的資訊係根據分頁編程而寫入裝置的快閃記憶體胞中。一旦經編程，儲存在分頁緩衝器中的資訊會因已編程之單元的驗證程序而被毀壞。
記憶體控制器151具有資料儲存器152及處理器153。資料儲存器152儲存各種資料，包括將處理及儲存於串接之記憶體裝置中的操作指令、位址及記憶體資料之資訊。操作指令之資訊係用來控制串接的記憶體裝置。資料儲存器152例如為靜態隨機存取記憶體(SRAM)或任何類型的嵌入式記憶體。更一般而言，可實施任何適當的資料儲存器。處理器153執行資料處理的操作及記憶體裝置存取儲存在資料儲存器152中之資料的控制。記憶體控制器151具有複數個連結：命令信號輸出連結CIO、命令信號輸入連結COI、輸入選通連結CSIO、輸出選通連結DSIO及時脈輸出連結CKO。
操作時，記憶體控制器151經由命令信號輸出連結CIO發送命令輸入(CI)信號SC1至第一裝置154-1以及經由命令信號輸入連結COI從串列互連的最後一個裝置154-M接收命令輸出(CO)信號SC(M+1)。並且，記憶體控制器151經由輸入選通連結CSIO提供命令選通輸入(CSI)信號SCS1，以及經由輸入選通連結DSIO提供資料選通輸入(DSI)信號SDS1至第一裝置154-1。此外，記憶體控制器151經由時脈輸出連結CKO以共同時脈來源的方式提供時脈信號CK至所有裝置154-1-154-M。
記憶體裝置154-1、154-2、154-3…及154-M分別具 有分頁緩衝器158-1、158-2、158-3…及158-M，以及快閃記憶體胞159-1、159-2、159-3…及159-M。記憶體裝置154-1-154-M的每一個具有用於從前一個裝置接收CI信號SCi(i=1到M)之信號輸入連結CI、用於提供CI信號SC(i+1)至下一個裝置的信號輸出連結CO、用於從前一個裝置接收CSI信號SCSi之輸入選通輸入連結CSI、用於發送輸出CSI信號SCS(i+1)至下一個裝置的輸入選通輸出連結CSO、用於從前一個裝置接收DS信號SDSi的輸出選通輸入連結DSI以及用於發送輸出DSI信號SDS(i+1)至下一個裝置的輸出選通輸出連結DSO。
記憶體裝置154-1-154-M的每一個具有硬佈線或預先分配之獨特的裝置位址(DA)，以便在正常操作時選擇或指定一個裝置。在2006年7月31日申請之名稱為「菊鍊串接裝置(Daisy Chain Cascading Devices)」的美國專利申請案序號11/594,564中提供具有串列連接之裝置的架構之範例細節，其全部內容以參考方式包含於此。在2006年12月6日申請之名稱為「操作不同類型之記憶體裝置的系統及方法(System and Method of Operating Memory Devices of Varying Type)」的美國專利申請案序號60/868,773中提供具有串列連接之裝置的架構之其他範例細節，其全部內容以參考方式包含於此。在2006年3月28日申請之美國臨時專利申請案第60/787,710號、在2006年9月15日申請之美國臨時專利申請案第11/521,734號及在2007年5月18日申請之美國專利申請 案序號11/750,649中提供串列連接的複數個記憶體裝置中之裝置位址分配的範例，其全部內容以參考方式包含於此。
在正常操作時，記憶體控制器151發送含有命令之CI信號SC1。命令包括裝置位址(DA)及代表操作指令之操作碼(此後OP碼)。一些命令額外包括位址資訊，以及一些命令額外包括資料。各OP碼與一個別的操作關聯。各命令亦在此稱為具有與含在命令中之OP碼關聯的種類。例如，含有讀取OP碼的命令係稱為「讀取命令」。記憶體裝置154-1-154-M的每一個透過其各自的CI，在給定裝置為直接連接至記憶體控制器的記憶體裝置(所示範例中的裝置154-1)的情況中直接從記憶體控制器，或針對其他裝置從鄰接的前一個裝置，接收命令。記憶體裝置154-1-154-M的每一個使用其各自的CO來在給定裝置為具有連接至記憶體控制器之輸出者(所示範例中的裝置154-M)的情況中前遞命令至記憶體控制器，或前遞命令至鄰接的接續裝置。定址給特定快閃記憶體裝置之含有寫入OP的命令會使資料寫入至那個裝置的分頁緩衝器，並使資料從分頁緩衝器傳送到記憶體裝置的快閃記憶體胞。定址給特定快閃記憶體裝置之含有讀取OP的命令會使資料從記憶體裝置的快閃記憶體胞讀取到記憶體裝置的分頁緩衝器並接著傳送出分頁緩衝器。
記憶體控制器151發出命令，各命令包括裝置位址(DA)、命令操作碼(此後OP碼)。一些命令可額外包括位 址資訊，以及一些命令額外包括資料。各OP碼與一個別的操作關聯。各命令亦在此稱為具有與含在命令中之OP碼關聯的種類。例如，含有讀取OP碼的命令係稱為「讀取命令」。例如，用於串列連接裝置中之命令為彈性模組式命令，其結構顯示於表1中：
在表1中，DA為裝置位址、OP碼為操作碼、RA為列位址、CA為行位址以及DATA為寫入資料。與OP碼關聯的命令之範例為「叢發資料載入」命令及「叢發資料讀取」命令。有下列之情況：(i)有列位址或行位址、(ii)沒有列位址也沒有行位址、(iii)無資料。
第2圖為串列互連之記憶體裝置的範例命令格式之示意圖。茲參照第2圖，第一命令格式109-1包括ID號碼及OP碼。ID號碼用來獨特辨別選定記憶體裝置，而OP碼欄位含有將由選定的裝置執行之OP碼。具有第一命令格式109-1的命令可例如用於含有用來讀取暫存器值之OP碼的命令。第二命令格式109-2包括ID號碼、OP碼及資料。具有第二命令格式109-2的命令可例如用於含有用來寫入資料至暫存器之OP碼的命令。第三命令格式109-3包括ID號碼、OP碼及額外的位址。額外的位址可 例如包括用於定址記憶體胞中的位置之列及/或行位址。具有第三命令格式109-3的命令可例如用於含有用來從選定記憶體裝置之記憶體胞讀取資料之OP碼的命令。第四命令格式109-4包括ID號碼、OP碼、額外的位址及資料。具有第四命令格式109-4的命令可例如用於含有用來寫入資料至選定記憶體裝置之記憶體胞讀取資料之OP碼的命令。注意到這四個範例命令格式109-1、109-2、109-3及109-4皆以ID號碼開始以作為定址用。應了解到在此所用之「命令」一詞不僅僅參照命令OP碼，因為命令可包括ID號碼、OP碼、額外位址、資料或關於串列互連之記憶體裝置配置之控制的任何其他資訊。
在2007年8月17日共同申請且具有共同所有權人之美國專利申請案第11/840,692號以及在2007年3月2日申請之美國臨時專利申請案第60/892,705號中教示上述命令結構的特定範例，其全部內容以參考方式包含於此。這些申請案揭露不同的命令結構，以區分出涉及頗長處理時間之核心存取操作以及涉及頗短存取時間之分頁緩衝器存取操作。在稍後「模組式命令結構」的標題下提供模組式命令結構的額外細節。
參照回第1圖，記憶體裝置154-1、154-2、154-3…及154-M的每一個透過其各自的CI，在給定裝置為直接連接至記憶體控制器的記憶體裝置(所示範例中的裝置154-1)的情況中直接從記憶體控制器，或針對其他裝置從鄰接的前一個裝置，接收命令。每一個記憶體裝置使用其 各自的CO來在給定裝置為具有連接至記憶體控制器之輸出者(所示範例中的裝置154-M)的情況中前遞命令至記憶體控制器，或前遞命令至鄰接的接續裝置。藉由傳統的命令結構，定址給特定快閃記憶體裝置之含有讀取OP碼的命令會使資料從記憶體裝置的快閃記憶體胞讀取到記憶體裝置的分頁緩衝器並接著傳送出分頁緩衝器。定址給特定快閃記憶體裝置之含有寫入OP的命令會使資料寫入至那個裝置的分頁緩衝器，並使資料從分頁緩衝器傳送到記憶體裝置的快閃記憶體胞。
第3圖顯示分頁編程及驗證的範例程序。參照第1至3圖，將描述如何執行寫入操作的一範例。假設欲寫入資料至記憶體裝置154-2。從記憶體控制器151的儲存元件152將欲編程的資料(如1001100…0100)載入記憶體裝置154-2的分頁緩衝器158中(步驟112-1)。開始將資料編程到快閃記憶體的分配之列位址(分頁方向)中(步驟112-2)。驗證編程結果(步驟112-3)。在分頁緩衝器中產生驗證結果，「1」狀態指示成功以及「0」狀態指示失敗，其覆寫之前曾寫入至快閃記憶體核心之分頁緩衝器內容。編程操作會因記憶體胞的缺陷、單元閘極氧化物的耗損或其他缺陷而不成功。內部上，在稱為編程時間的指定時期中執行編程及驗證操作數次。如112-4所示，分頁緩衝器158的最後內容變成皆為「1」狀態，若選定列(分頁方向)的所有單元皆為正確編程。在編程時間後，若裝置154-2之分頁緩衝器158中的任何「0」值仍存在，則從記憶體控制 器151的儲存元件152重新載入資料，以回復對於相同選定裝置之不同列位址(分頁方向)的分頁編程操作。
一般而言，快閃記憶體會有長編程時間的基本限制，因為單元特性及用來驗證編程狀態的時間。因為分頁編程操作可能失敗，記憶體控制器151的資料儲存元件152保持初始編程資料，以允許在編程失敗的情況中恢復原始編程資料。結果為初始編程資料佔用資料儲存元件152中的空間，進而阻止空間作為他用。這可能導致必須等到分頁編程操作及驗證完成後才能執行其他分頁編程操作。改善性能的一種可能的方式為增加記憶體控制器中之儲存元件的容量，但此代價高昂。
在第1圖中所示的範例系統150中，當執行選定記憶體裝置的分頁編程操作時，記憶體控制器151載入資料到選定記憶體裝置之分頁緩衝器158中，以及到另一記憶體裝置的分頁緩衝器中，以儲存資料的備份。在此範例中，假設選定記憶體裝置為第一記憶體裝置154-1及另一記憶體裝置為第二記憶體裝置154-2。更一般而言，選定記憶體裝置及另一記憶體裝置可為記憶體裝置154-1、154-2、154-3…及154-M其中的任何兩個。在資料未順利編程至選定記憶體裝置154-1的記憶體胞中的情況中，則記憶體控制器151從第二記憶體裝置154-2的分頁緩衝器158恢復資料。與編程操作獨立不相干地存取第二記憶體裝置154-2的分頁緩衝器158。這允許恢復資料而不必將資料編程至第二記憶體裝置154-2的記憶體胞中。由於資料的 備份儲存在第二記憶體裝置154-2的分頁緩衝器158中，記憶體控制器151不需本地儲存資料於其資料儲存元件152中。因此，記憶體控制器151可釋放空間其資料儲存元件152的空間，其中在未決定資料是否已經順利編程到選定記憶體裝置154-1的記憶體胞中之前存有資料。
在一特定範例中，為了允許分頁緩衝器操作為鏡像備用，根據本發明之一實施例，使用三個「模組式」記憶體裝置存取命令。第一個稱為「叢發資料載入」命令並含有叢發資料載入OP碼。這會導致資料寫入至分頁緩衝器，但此命令單獨無法令資料傳送至快閃記憶體胞。在於下的範例中，4Xh及5Xh作為此，但更一般而言，會以特定實施為基礎界定命令結構。第二個稱為「叢發資料讀取」命令並含有叢發資料讀取OP碼。這會使得從分頁緩衝器直接讀取資料而不會先從快閃記憶體胞讀取。在下列範例中，2Xh作為此，但更一般一般而言，會以特定實施為基礎界定命令結構。第三個稱為「分頁編程」命令並含有分頁編程OP碼。這會使先前儲存在分頁緩衝器中的資料寫入至快閃記憶體，銷毀分頁緩衝器的內容以供驗證。在下列範例中，6Xh作為此，但更一般而言，會以特定實施為基礎界定命令結構。
第4圖顯示第1圖中所示的兩個記憶體裝置。參照第1及4圖，兩個裝置120及127代表系統150中的兩個裝置，並且兩裝置在互連組態中為互相相鄰或遠距。兩裝置120及127之一作為資料的鏡像備用。
第一記憶體裝置120具有輸入連結139、輸出連結140、快閃記憶體胞121、分頁緩衝器122及裝置控制器126。類似地，第二記憶體裝置127具有輸入連結141、輸出連結142、快閃記憶體胞128、分頁緩衝器129及裝置控制器130。兩裝置120及127為形成具有串列互連之裝置的架構之一部分的任何兩個記憶體裝置。針對特定範例，兩裝置120及127之一作為資料鏡像備用。裝置控制器126及130包括促成命令處理之任何適當的電路。後續的範例將不參照任何裝置控制器，然而應了解到其可包括處理命令之電路。
操作時，藉由叢發資料載入命令(4Xh及5Xh)經由輸入連結139將資料載入第一記憶體裝置120的分頁緩衝器122中，如123所示。在此範例中，資料亦經由輸入連結141載入至第二記憶體裝置127的分頁緩衝器127中，如137所示。藉由分頁編程命令(6Xh)來達成記憶體裝置內120的分頁編程，如124所示。使用「讀取裝置狀態(D0H)」經由輸入連結140讀取分頁緩衝器122，如125所示，以驗證分頁編程操作是否成功。第二記憶體裝置127作為在第一記憶體裝置120的分頁編程不成功之情況下之分頁編程操作的鏡像備用。記憶體控制器(未圖示)保持哪個記憶體裝置被用為鏡像備用的記錄。在編程失敗的情況中，從鏡像備用經由輸出連結142恢復資料，如138所示。這避免記憶體控制器在其儲存元件中儲存內容的需要。因此，可釋放記憶體控制器用來在編程資料至分頁緩 衝器122及129前儲存資料的位置，以供他用。
茲參照第5及6圖描述具有其中裝置串列連結之架構的系統之分頁緩衝器之鏡像功能。第5圖提供一種範例，其中使用兩不同的寫入命令將相同資料寫入至兩不同的分頁緩衝器(意及一個分頁緩衝器一個命令)。在另一實施例中，單一寫入命令用來寫入相同資料至兩或更多分頁緩衝器。參照第6圖於下提供此之一範例。
第5圖顯示具有含有裝置串列連接之架構的系統，其中一分頁緩衝器作為資料之鏡像備用。首先參照第5圖，系統190具有記憶體控制器191及串列連接之複數個記憶體裝置193-1、193-2、193-3…193-15。在特定範例中，系統190包括15個記憶體裝置。更一般而言，提供兩或更多者。記憶體控記器191具有資料儲存元件192及資料處理器203。記憶體控制器191亦具有用於與第一記憶體裝置193-1連接的輸出連結CIO，以及用於與最後一個記憶體裝置193-15連接之輸入連結COI。記憶體裝置193-1、193-2、193-3…及193-15分別具有分頁緩衝器194-1、194-2、194-3…及194-15，以及記憶體裝置193-1、193-2、193-3…及193-15的每一個具有記憶體胞(未圖示)。
記憶體控制器191及記憶體裝置193-1、193-2、193-3…193-15以串列鏈結互連。在此描述的其他範例亦特別為接續裝置間的串列鏈結。然而，應了解到本發明之實施例亦可應用至在接續裝置之間具有平行鏈結之架構。更依般而言，本發明之實施例可應用至在接續裝置之間具有連 續鏈結之架構。連續鏈結可為串列或平行鏈結。系統190使用分頁緩衝器作為資料的鏡像備用。在所示的範例中，兩裝置藉由具有一I/O接腳的鏈結互連。替代地，鏈結可包括複數個I/O接腳。記憶體裝置193-1、193-2、193-3…193-15具有各自的處理電路，用來處理經由CI連結來自前一個裝置之信號，以及經由CO連結輸出已處理的結果至下一個裝置。為了簡單，此種電路以代表性D型正反器(D-FF)顯示。
針對此範例，假設記憶體控制器191需要寫入資料至記憶體裝置193-1的記憶體胞，以及記憶體裝置193-2的分頁緩衝器194-2可用為鏡像備用。操作時，記憶體控制器191發出第一寫入命令，以從資料儲存元件192載入資料至記憶體裝置193-1的分頁緩衝器194-1中。載入資料至記憶體裝置193-1的分頁緩衝器194-1係以201概示。為了在分頁編程失敗情況中保留資料的備份，記憶體控制器191亦發出寫入命令(分頁緩衝器載入)，以將相同資料載入記憶體裝置193-2的分頁緩衝器194-2中。載入資料至記憶體裝置193-2的分頁緩衝器194-2係以202概示。記憶體控制器191接著發出分頁編程命令，以編程已載入於分頁緩衝器194-1之中的資料到第一記憶體裝置193-1的記憶體胞(未圖示)中。在所示範例中，資料並未編程至第二記憶體裝置193-2的記憶體胞中。取而代之，將資料維持在緩衝器194-2中作為在第一記憶體裝置193-1的分頁編程失敗時之資料的鏡像備份。
記憶體控制器191記錄哪個記憶體裝置193-2被用為鏡像備用。在編程失敗的情況中，可從鏡像備用恢復資料。這避免記憶體控制器191儲存內容於其資料儲存元件192中的需要。因此，當分頁緩衝器載入完成後，可釋放先前用來儲存資料的資料儲存元件以供他用。記憶體控制器191記錄哪個記憶體裝置已被釋放，以及哪些正在使用中。在分頁編程操作成功的情況中，釋放用作鏡像備用的分頁緩衝器194-2中的位置。
注意到由記憶體控制器191選擇第一記憶體裝置193-1及第二記憶體裝置193-2。記憶體控制器191可替代地選擇不同的記憶體裝置。各寫入命令由DA定址目標記憶體裝置。
注意到針對串列式連接的裝置，記憶體裝置之間會有以時脈週期為基礎之潛伏延遲，以將輸出結果(CO)與輸入(CI)同步化。可根據系統及裝置規格來決定潛伏。所有的範例假設輸入與輸出之間有一時脈週期潛伏。因此，在兩個相鄰的記憶體裝置之間，當捕捉到輸入資料時會有一周期之差。然而，應了解到時脈週期潛伏可替代地更小，如半週期，或更大，如超過兩週期。無論如何，記憶體裝置接受具有潛伏延遲之輸入流。
第6圖顯示具有含有裝置串列連接之架構的另一系統，其中一分頁緩衝器作為資料之鏡像備用。參照第6圖，系統210使用分頁緩衝器214-2作為資料的鏡像備用。系統210具有記憶體控制器211及複數個記憶體裝置213-1 、213-2、213-3…213-15。記憶體控記器211具有資料儲存元件212，其例如為SRAM。記憶體控制器211亦具有資料處理器209、用於與第一記憶體裝置213-1連接的輸出連結CIO，以及用於與最後一個記憶體裝置213-15連接之輸入連結COI。記憶體裝置213-1、213-2、213-3…213-15分別具有分頁緩衝器214-1、214-2、214-3…214-15，以及記憶體裝置的每一個具有記憶體胞(未圖示)。記憶體控制器211及記憶體裝置213-1、213-2、213-3…213-15以鏈結互連。第6圖之系統的鏡像備用操作之詳細範例於下進一步加以敘述。
在一範例系統中，靜態界定將作為給定記憶體裝置之鏡像備用的記憶體裝置。此種界定之一特定範例界定在下表中，其中假設：針對具有偶數裝置位址之給定裝置，將作為給定記憶體裝置之鏡像備用的記憶體裝置為具有比給定裝置的位址大一的位址之裝置(見表2)，以及針對具有奇數位址之給定裝置，將作為給定記憶體裝置之鏡像備用的記憶體裝置為具有比給定裝置的位址小一的位址之裝置(見表3)。
在上表2及3所界定的範例中，指定的目標裝置及鏡像裝置分享共同的位址，除了最低有效位元(LSB)。更一般而言，在一些範例中，使用指定的目標裝置及鏡像裝置之間的關係，以有效定址兩裝置而無須發送兩個不同的命令。
此之一特定範例應用於表2及3中的鏡像備用裝置界 定，其中有一種稱為「忽略LSB模式」的新操作模式，其中所有裝置比較各進入命令的位址除了LSB之外的所有位元及裝置的裝置位址之對應位元(亦即除了LSB外的所有位元)。在此種模式中，具有給定指令目標位址之裝置及適當的鏡像裝置將會處理命令。在一些實施例中，首先發送命令以開啟忽略LSB模式。這可藉由所有裝置皆會處理之位址來完成，此位址稱為廣播位址。之後，發送載入資料到分頁緩衝器之命令，這會使資料載入至指定的目標裝置及鏡像裝置兩者的分頁緩衝器。此後，再次關閉忽略LSB模式，以及發送寫入指定的目標裝置之分頁緩衝器的內容至核心記憶體之命令並且僅由指定的目標裝置處理該命令。在另一範例中，界定不同的OP碼作為表示那個命令之忽略LSB模式。在另一實施例中，忽略LSB模式僅最多在隨後的一個命令中有效，因此若發送此種命令則無須關閉忽略LSB模式。在另一實施例中，使用命令中的另一欄位來表示忽略LSB模式。
茲參照第6圖描述此之一範例，其中假設記憶體控制器211已決定要寫入資料至記憶體裝置213-1的記憶體胞，同時使用記憶體裝置213-2的分頁緩衝器214-2作為鏡像備用。此範例與第5圖之範例不同之處在於記憶體控制器211發出單一寫入命令，以從資料儲存元件211載入資料到第一記憶體裝置213-1的分頁緩衝器214-1及第二記憶體裝置213-2的分頁緩衝器214-2兩者中。這在「忽略LSB模式」期間達成，其中記憶體裝置忽略在單一寫入命 令中找到的目標裝置位址的LSB。在此範例中，記憶體控制器211發送「忽略LSB」命令至串列連接裝置的所有裝置213-1、213-2、213-3…213-15，以告知它們忽略後續接收到之命令的目標裝置位址的LSB。忽略LSB命令例如為具有FFh的OP碼之「寫入鏈結組態暫存器」命令，其發送至由所有記憶體裝置處理的廣播位址。可使用此種廣播命令之任何適當的結構；更一般而言，可實施能致能LSB模式的任何適當機制。已於上提供各種範例。
一旦致能忽略LSB模式，由單一目標位址選擇兩個記憶體裝置。例如，具有「0000」的目標位址之分頁緩衝器載入命令會由具有裝置位址(DA)「0000」之第一記憶體裝置213-1及具有裝置位址(DA)「0001」之第二記憶體裝置213-2兩者處理。注意到第一及第二記憶體裝置213-1及213-2具有相同的裝置位址，除了LSB之外。兩個記憶體裝置213-1及213-2之一(如第一記憶體裝置213-1)作為「指定的目標裝置」，而另一記憶體裝置(如第二記憶體裝置213-2)作為「鏡像裝置」，其之分頁緩衝器儲存鏡像編程資料。一旦發出分頁緩衝器載入命令，開始資料載入。兩選定裝置213-1及213-2的分頁緩衝器214-1及214-2將資料存入其中。將資料載入分頁緩衝器214-1及214-2由221及222概示。在編程前，重設忽略LSB模式並且恢復一次僅選擇一個記憶體裝置的正常操作。參照第7圖於下敘述系統210之忽略LSB模式的致能及取消之範例時序細節。
第7圖顯示第6圖之系統之忽略LSB模式的致能及取消之一範例時序細節。參照第6及7圖，記憶體控制器211輸出三個信號：時脈信號CK、命令選通輸入信號CSI及命令輸入信號CI。注意到在三個階段中設立(assert)CSI信號，亦即，第一、第二及第三階段。
以281指示第一階段。記憶體控制器211發送「忽略LSB」命令以告知記憶體裝置忽略後續接收到之命令的目標裝置位址的LSB。命令含有廣播DA及致能忽略LSB模式的OP碼。在此假設「FF」為廣播位址，其會使串列連接裝置中的所有記憶體裝置接受並處理此命令。
以282指示第二階段。記憶體控制器211傳送載入資料至前兩個記憶體裝置213-1及213-2的分頁緩衝器214-2及214-2的命令。該命令包括第一裝置213-1的裝置識別符(ID)及叢發資料載入指令(CMD)。由於已致能忽略LSB模式，第一及第二記憶體裝置213-1及213-2兩者處理命令並載入資料到其之分頁緩衝器214-2及214-2中。
以283指示第三階段。記憶體控制器211傳送取消忽略LSB模式的命令。ID再次為廣播ID「FF」。
一旦已取消忽略LSB模式，記憶體控制器211發出編程已載入於分頁緩衝器214-1中的資料至第一記憶體裝置213-1的記憶體胞(未圖示)的分頁編程命令。在所示的範例中，資料並未編程至第二記憶體裝置213-2的記憶體胞(未圖示)中。取而代之，在第二記憶體裝置213-2的分頁緩衝器214-2中維持資料作為在第一記憶體裝置213-1 分頁編程失敗的情況中資料的備份。不應針對使用分頁緩衝器214-2的任何核心操作來存取第二記憶體裝置213-2。然而，可有以暫存器為基礎的命令，如狀態、組態暫存器寫入或讀取。可自由存取其他記憶體裝置213-3…及213-15。
第8圖顯示第6圖之系統，其中在編程失敗後執行資料恢復。茲參照第8圖，在223概示資料恢復之資料路徑。首先，將在第二記憶體裝置213-2的鏡像緩衝器214-2中的編程資料傳送至記憶體控制器211的資料儲存元件212，藉此允許記憶體控制器211恢復初始編程資料，因資料儲存元件212挪為他用而未保留該資料。接著，藉由執行分頁緩衝器載入及分頁編程而將從鏡像緩衝器214-2恢復的編程資料發送至新的分頁位址。這可為至第一記憶體裝置213-1的另一分頁或至另一記憶體裝置上的一分頁。若為另一記憶體裝置，程序從頭開始，亦即重新載入資料到兩分頁緩衝器中。替代地，可保留載入鏡像緩衝器214-2的資料，同時載入恢復之資料到另一記憶體裝置的分頁緩衝器之中。記憶體控制器211記錄但不使用失敗的分頁。在第8圖中所示的範例中，將從鏡像緩衝器214-2恢復的編程資料發送至另一記憶體裝置213-1的分頁緩衝器214-1，如224所示。
在上述的範例中，並未提供實施忽略LSB特徵之記憶體裝置的特定細節。應了解到可以達成忽略LSB特徵的任何適當控制電路來實施記憶體裝置。參照第9及10 圖於下例示性提供一特定實施例。
第9圖顯示第1圖中所示之串列連接之記憶體裝置的一部分。如所示，來自前一個裝置154-(i-1)至裝置154-i的命令輸入信號SCi可傳送至下一個裝置154-(i+1)。
第10圖顯示用於串列連接裝置之記憶體裝置中記憶體裝置電路。記憶體裝置電路實施忽略LSB特徵。參照第10圖，記憶體裝置154-i具有複數個輸入，包括用於接收時脈信號CK的時脈輸入CLK、用於接收命令選通信號SCSi之命令選通輸入CSI、用於接收資料選通信號SDSi的資料選通輸入DSI以及用於接收命令輸入信號SCi的命令輸入CI。記憶體裝置154-i具有複數個輸出，包括用於輸出命令選通信號SCS(i+1)的命令選通輸出CSO、用於輸出資料選通信號SDS(i+1)的資料選通輸出DSO及用於輸出命令輸入信號SC(i+1)至下一個裝置154-(i+1)的命令輸出CO。
藉由個別輸入緩衝器281、282、283及284緩衝時脈信號CK、命令選通信號SCSi、命令輸入信號SCi及資料選通信號SDSi。將緩衝的時脈信號級命令輸入信號饋送至時脈產生器264，其內部輸出所產生的時脈信號：ID時脈信號Clkid、OP碼時脈信號Clkop、位址時脈信號Clkad及資料時脈信號Clkda。將ID時脈信號Clkid、OP碼時脈信號Clkop、位址時脈信號Clkad及資料時脈信號Clkda饋送至ID暫存器265、OP碼暫存器266、位址暫存器268及資料暫存器269。回應於個別的時脈信號而將命令 輸入信號SCi的命令之適當欄位輸入至ID暫存器265、OP碼暫存器266、位址暫存器268及資料暫存器269。OP碼暫存器266中保持的OP碼饋送至OP碼解碼器267以作解碼。OP碼解碼器267輸出一位元信號SIGB至一位元暫存器276以及多位元(m位元：如三位元)解碼的OP碼信號SDOP至核心邏輯及記憶體電路285。核心邏輯及記憶體電路285亦接收經緩衝的資料選通信號。
由D-FF 251閂鎖命令輸入信號SCi，再次緩衝正反器之輸出以產生前遞至下一個記憶體裝置154-(i+1)的命令輸入信號SC(i+1)。
記憶體裝置154-i包括互斥非或(XNOR)邏輯電路272，其接收ID暫存器265的n位元輸入及用於保持裝置位址(DA)的值之裝置ID暫存器273的n位元內容作為輸入。XNOR邏輯電路272具有XNOR閘，其執行ID暫存器265的n位元輸入及裝置ID暫存器273的n位元內容之間的位元寬XNOR操作，並產生n位元輸出。XNOR邏輯電路272的n位元輸出之LSB係輸入到OR閘274的一輸入，以及XNOR邏輯電路272的n位元輸出之其餘的位元係輸入到AND邏輯電路275。提供一位元暫存器276，以用於暫存來自OP碼解碼器267之「忽略LSB致能位元」(在信號SIGB中)。一位元暫存器276的輸出係輸入至OR閘274作為第二輸入，以及OR閘274的輸出係饋送至AND邏輯電路275作為另一輸入。於下描述這些構件的操作。
操作時，記憶體裝置154-i接收命令輸入信號SCi中的命令。根據命令選通信號SCSi的時序連同時脈信號CK，時脈產生器264產生內部時脈信號，以適當地閂鎖命令內容至適當的暫存器。詳言之，ID暫存器265暫存命令的ID。OP碼暫存器266暫存OP碼。位址暫存器268暫存行/列位址。資料暫存器269暫存包括於命令中的任何資料。此外，OP碼解碼器267接收暫存在OP碼暫存器266中的命令並將之解碼。將經緩衝的信號提供至電路中的D-FF(未顯示時脈信號路徑)。
在命令為含有廣播DA的命令或定址至特定裝置之命令的情況中，由裝置解碼並處理OP碼。藉由廣播DA，確立所有裝置並準備接收命令。在接收到OP碼解碼器266判斷將進入忽略LSB模式的命令時，設立(set)一位元暫存器276，並且因此設立「忽略LSB致能位元」以致能LSB忽略模式。
ID暫存器265平行輸出所暫存的DA，其為目標DA，作為n位元資料。XNOR邏輯電路272以一位元一位元之基礎比較目標DA(由命令中所含的ID號碼代表)及保持在裝置ID暫存器273中的裝置ID。若目標DA及裝置ID為相同，則XNOR邏輯電路272的輸出皆為1。比較的LSB係饋送至OR閘274，同時其他位元係饋送至AND邏輯電路275。比較之LSB為高足使OR閘274具有「高」輸出。亦饋送一位元暫存器276的「忽略LSB致能位元」至OR閘274。一位元暫存器276的「忽略LSB致能位 元」為高亦足使OR閘274具有「高」輸出。因此，若一位元暫存器276的「忽略LSB致能位元」為高，則目標DA的LSB是否匹配裝置ID的LSB沒有關係。確切而言，非LSB位元則有關係。AND邏輯電路275輸出ID匹配信號277，指示目標DA及裝置ID之間是否有匹配。若至AND邏輯的所有n輸入皆為高則目標DA及裝置ID之間有匹配。在忽略LSB模式期間，若除了LSB外的其他(n-1)位元匹配，則目標DA及裝置ID之間有匹配。當不在忽略LSB模式期間，若所有n位元都匹配，則目標DA及裝置ID之間有匹配。來自AND邏輯電路275之ID匹配信號277判斷記憶體裝置154-i是否執行該命令。在接收到離開忽略LSB模式的命令後，清除一位元暫存器276。將ID匹配信號277提供至核心邏輯及記憶體電路285及AND閘278。一位元暫存器276的輸出係輸入至反相器279，其之所反向的輸出信號係提供至AND閘278，其之AND邏輯輸出信號係饋送至多工器254及256。
當目標DA及裝置ID之間無匹配時，ID匹配信號277為「低」以及選擇多工器至其「0」輸入。因此，將閂鎖之命令輸入信號提供至下一個裝置154-(i+1)作為命令輸入信號SC(i+1)。並且，將閂鎖之命令選通信號經由多工器256提供至下一個裝置154-(i+1)作為命令選通信號SCS(i+1)。因此，若無ID匹配，則裝置154-1並非為目標裝置，並且將命令輸入信號SC(i+1)及命令選通信號SCS(i+1)前遞至下一個裝置154-(i+1)。若輸入資料選通信 號(如在資料讀取模式操作中)，將閂鎖的資料選通信號經由多工器255提供至下一個裝置154-(i+1)作為資料選通信號SDS(i+1)，無論ID匹配信號277的ID匹配信號之狀態。若無ID匹配，不啟動核心邏輯及記憶體電路285。
當在忽略LSB模式期間目標DA及裝置ID之間有匹配時(亦即一位元暫存器276的輸出為「高」)，ID匹配信號277為「高」，啟動核心邏輯及記憶體電路285。然而，反相器279的輸出信號為「低」並且選擇多工器254及256的「0」輸入。將輸入信號提供至下一個裝置154-(i+1)作為命令輸入信號SC(i+1)。並且，將命令選通信號提供至下一個裝置154-(i+1)作為命令選通信號SCS(i+1)。
當在非忽略LSB模式期間目標DA及裝置ID之間有匹配時(亦即一位元暫存器276的輸出為「低」)，ID匹配信號277為「高」，啟動核心邏輯及記憶體電路285，並且執行來自OP碼解碼器267之已解碼信號SDOP的已解碼OP碼，以根據命令指令操作。反相器279的輸出信號為「高」以及AND閘278的AND邏輯輸出信號為「高」。選擇多工器254及256的「1」輸入。若指令為資料讀取，核心邏輯及記憶體電路285執行讀取命令，並且根據列及/或行位址，從其中之記憶體(未圖示)讀取資料。將來自核心邏輯及記憶體電路285之輸出資料DATAout提供至下一個裝置154-(i+1)作為命令輸入信號SCS(i+1)。
上述的範例顯示當兩個記憶體裝置具有除了最低有效 位元外相同的裝置位址係如何能處理單一命令。這係藉由當記憶體裝置處於忽略LSB模式中達成。更一般而言，本發明之實施例允許兩或更多記憶體裝置根據單一命令的目標位址來處理單一命令。例如，在另一實施例中，記憶體裝置進入多位址偵測模式。這可例如若記憶體控制器廣播命令各記憶體裝置進入多位址偵測模式的第一訊息而發生。當在多位址偵測模式中，接收到具有與裝置位址不同的目的地位址之命令時，記憶體裝置根據目的地位址條件式處理命令。在之後的某時間，記憶體裝置離開多位址偵測模式。這可例如若記憶體控制器廣播命令各記憶體裝置離開多位址偵測模式的第二訊息而發生。廣播用來進入及離開位址偵測模式的訊息例如為包含FFh的OP碼之寫入鏈結組態暫存器命令。
記憶體裝置根據目的地位址條件式而處理命令有多種方式。在一些實施例中，記憶體裝置維持一替代裝置位址的識別。若所接收的命令之目標裝置位址匹配該替代裝置位址，則記憶體裝置處理該命令。在其他實施例中，記憶體裝置條件式處理命令，若目的地位址以預定方式不同於裝置位址。例如，記憶體裝置處理命令，若目的地位址與裝置位址僅差單一預定的位元。該單一預定位元可為最低有效位元，已於上提供其之範例。替代地，該單一預定位元可為其他某位元。
第11圖顯示利用鏡像備用之編程操作的方法。可藉由記憶體控制器，例如第6圖中所示的記憶體控制器211 實施此方法。
參照第6及11圖，在步驟311，記憶體控制器211發送「忽略LSB」命令至串列連接之所有的記憶體裝置213-1、213-2、213-3…及213-15，以告知它們忽略將接收到之目標裝置位址的LSB。在步驟312中，記憶體控制器211發送目標裝置位址作為寫入分頁緩衝器之命令的一部分。在一特定範例中，假設目標裝置位址為「0000」，亦即第6圖之裝置213-1的裝置位址。針對該位址，兩個裝置213-1及213-2將在忽略LSB模式中處理命令。更一般而8A00，針對給定的目標裝置位址，裝置的其中兩個將處理命令。寫入至分頁緩衝器的命令包括將寫入之資料。在有裝置位址匹配的情形時，由記憶體裝置213-1及記憶體裝置213-2兩者閂鎖資料。因此，所傳送的資料僅載入這兩個裝置的分頁緩衝器中(步驟312)。使用單一命令而達成此。
之後，記憶體控制器211發送「正常DA設定」命令至所有的記憶體裝置213-1、213-2、213-3…及213-15，以告知它們不再忽略所接收到之命令中所出現之目標裝置位址之LSB(步驟313)。接著，記憶體控制器211藉由發送定址給指定裝置的分頁程式來開始該裝置的分頁編程(步驟314)。若記憶體控制器211判斷分頁編程順利(步驟315的是)，則處理結束。藉由從分頁緩衝器讀取編程狀態來執行分頁編程判斷。若記憶體控制器211判斷分頁編程失敗(步驟315的否)，則記憶體控制器211從鏡像記憶體 裝置213-2的分頁緩衝器重新載入編程資料(步驟316)。編程資料本地儲存在記憶體控制器的資料儲存元件內。
接著，在步驟317記憶體控制器211將編程資料載入回指定記憶體裝置之分頁緩衝器。在步驟314處理繼續，藉由重新嘗試編程資料到指定記憶體裝置之記憶體胞中，已於上提供其之細節。在此範例中，假設再次嘗試將資料編程到相同記憶體裝置。替代地，可將資料編程倒另一記憶體裝置的記憶體胞中。並且，在此範例中，假設在相同地方(此範例中為裝置213-2)維持鏡像備份直到完成順利的分頁編程操作。替代地，可在不同位置作出鏡像備份。
在一些範例中，使用彈性模組式命令結構來實施在此描述之系統，已提供其之範例細節。在此段中參照第12至20圖提供進一步範例細節。應了解在此段中提供的細節僅為例示性。
第12圖為具有在位元組模式中之模組式命令的快閃記憶體之範例命令組的表。此表包括15個操作：分頁讀取、複製用之分頁讀取、叢發資料讀取、叢發資料載入開始、叢發資料載入、分頁編程、區塊抹除位址輸入、分頁對抹除位址輸入、抹除、操作中止、讀取裝置狀態、讀取裝置資訊暫存器、讀取鏈結組態暫存器及寫入鏈結組態暫存器(裝置特定)，以及寫入鏈結組態(廣播)。各操作具有包括裝置位址(DA)(1位元組)及操作(OP)碼(1位元組)的命令。一些命令包括列位址(3位元組)、行位址(2位元組)，以及一些命令包括輸入資料(1至2112位元組)。「X」針 對「庫0」為「0h」。「X」針對「庫1」為「1h」，其中針對此特定範例假設各裝置具有兩個記憶體庫。更一般而言，各裝置具有至少一記憶體庫。對於表中的最後一個命令，亦即寫入鏈結組態(廣播)，裝置位址設定成「FFh」以指示「廣播」命令。
第13圖為一範例操作表。此表包括/RST(重設信號之補數)、/CE(晶片致能信號的補數)、CSI(命令選通信號)及DSI(資料選通輸入)之複數個組合的每一個之模式。這些模式包括命令資料封包、讀取資料封包、NOP(無操作)、待命及重設。
所有的命令、位址及資料皆從最高有效位元(MSB)開始移入或移出記憶體裝置。當命令選通輸入(CSI)信號為「高」時在正或負時脈邊緣(亦即在時脈CK及/CK的交越點)取樣命令輸入(CI)。各命令包括1位元組裝置位址(DA)及1位元OP碼，若有需要，及/或行位址/列位址/資料輸入位元組。一旦CSI轉變至邏輯「高」，則1位元組DA(裝置位址)移入DA暫存器中，以及1位元OP碼移入OP暫存器中。藉此，在CI信號上最高有效位元(MSB)最先，並且在CSI為邏輯高狀態時於時脈CK及/CK的交越點閂鎖每一位元。然而，在位元組模式中的每一個輸入序列在時脈CK的上升邊緣(=/CK的下降邊緣)開始。取決於命令，OP碼之後為位址位元組及資料位元組兩者或沒有，如第12圖中所示。針對此範例，位址週期具有2位元組行位址及3位元組列位址。第14圖顯示一範例命令與位 址格式的界定，包括每一位元之位置的。
針對串列連接的記憶體裝置，分配特別的裝置位址(=FFh)作為「廣播」操作用。更一般而言，可以實施特定為基礎來界定針對廣播模式操作而定之位址。可與任何命令一起使用此「廣播裝置位址」。然而，不建議連同「讀取類型」命令使用廣播裝置位址(FFh)，因為來自最後一個裝置的讀取資料為唯一有效的輸出資料。
在一些實施例中，當命令、位址及資料全共享相同接腳時，在模組式命令快閃裝置上的信號匯流排為完全多工。CSI信號的邏輯高狀態會使命令輸入(CI)信號有效，該CI信號可為n位元寬的信號，含有記憶體裝置用之已多工的命令/位址/資料資訊。若CSI信號維持邏輯低狀態，裝置忽略來自CI接腳的信號輸入。命令輸入序列正常由一位元組DA(裝置位址)閂鎖週期、一位元組命令閂鎖週期、位址閂鎖週期(=列位址為3位元組或行位址為2位元組)及/或多達2,112位元組的資料輸入閂鎖週期所構成。在一位元鏈結模式中，在DDR(雙資料率)之四個時脈週期構成一位元組的串列封包。在2位元鏈結模式中，在DDR(雙資料率)之兩個時脈週期構成一位元組的串列封包。在4位元鏈結模式中，在DDR(雙資料率)之一個時脈週期構成一位元組的串列封包。在CSI進行高至低轉變後，每一組命令指令之後可有兩個額外的CK及/CK轉變。在一些實施例中，在CSI轉變至低之後使用額外數量的CK及/CK轉變，其在數量上等於2+具有互相串列連結之裝置 的架構中之裝置數量。第12圖中所界定之每一個輸入序列為「以位元組為基礎」，其意指CSI及CI針對8閂鎖週期(=雙資料率的4時脈週期)的單元應為有效的。若CSI在位元組結束之前作出高至低轉變，裝置會忽略對應命令及/或位址序列。針對資料輸入序列的情況，會忽略輸入資料的最後一個不完整的位元組，但先前輸入資料之完整的位元組為有效的。
第15圖為顯示基本輸入時序的一範例時序圖。經由CI埠持續確立所有DA/命令/位址/資料輸入，並且當/CE為「低」且CSI信號為「高」時，在時脈CK及/CK的交越點捕捉所有DA/命令/位址/資料輸入。輸入資料移至記憶體裝置內，CI上最高有效位元(MSB)開始，時脈CK及/CK的交越點閂鎖各位元。第16圖顯示位元流之輸入序列。在位元組模式中的每一個輸入序列如所示般在時脈CK的上升邊緣開始。將忽略沒有完整位元組的任何輸入。
第17圖為顯示基本輸出時序的一範例時序圖。當/CE為「低」且DSI信號為「高」時，在時脈CK及/CK的交越處同步移出命令輸出(CO)上的輸出。第18圖顯示在位元組模式中的輸出序列之一範例。從記憶體裝置移出輸出資料，從CO信號上的最高有效位元(MSB)開始，每一位元在時脈CK及/CK的交越處同步化。DSI信號參照CK的上升邊緣而啟動，使得位元組模式中的每一輸出序列在CK的上升邊緣開始並具有1時脈讀取潛伏(=tOL)，如第 17圖中所示。
於下描述顯示模組式命令之特徵的兩代表性命令，亦即，分頁讀取(DA & 0Xh)及叢發資料讀取(DA & 2Xh)命令。第19圖顯示涉及使用這些命令的流程圖，以及第20圖顯示一範例命令序列。
參照第19圖，欲進入分頁讀取模式，在步驟411，記憶體控制器於CI上發出分頁讀取(DA & 0Xh)命令至命令暫存器，連同列位址的三個位元組。發出DA & 0Xh至命令暫存器會在步驟412開始位址閂鎖週期。接著輸入列位址的三位元組。一旦完成位址閂鎖週期則開始內部分頁讀取操作。感應選定分頁內之資料的2,112位元組並在小於tR內(從單元陣列至分頁緩衝器的傳送時間)傳送至分頁緩衝器。在步驟413檢查狀態暫存器。在tR後，在步驟414發出叢發資料讀取(DA & 2Xh)命令(於後進一步詳述)，連同行位址的兩個位元組，並接著致能DSI信號以在CO上讀取出分頁緩衝器的資料，從給定列位址開始，直到DSI信號變低為止。若使用者想監視分頁讀取狀態以判斷從單元陣列至分頁緩衝器的傳送完成與否，可發出讀取裝置狀態(DA & D0h)命令。模組式命令快取具有在裝置操作期間軟體可讀取之8位元狀態暫存器。
核心存取操作，如分頁讀取、分頁編程及區塊抹除，會耗費較長時間，並且其處理時間會隨PVT(處理/電壓/溫度)的改變而變。因此，每當發出核心存取命令時，使用者可在確立命令之後監視各個操作的狀態，而不中斷內部 操作。狀態暫存器的另一用途為檢查是否執行分頁編程及區塊抹除而無失敗。在失敗的情況中，記憶體控制器決定新的列位置，並發出含有新的列位址之新的命令，以寫入之前無法成功寫到舊的列位置之相同的資料。若無監視狀態暫存器，則記憶體控制器無法得知是否成功地進行編程及抹除操作。
在讀取裝置狀態(DA & D0h)命令之後，使用DSI，從狀態暫存器讀取所有8位元狀態直到DSI變低為止。在已發出叢發資料讀取(DA & 2Xh)命令並接著DSI變高後，第20圖中所示的串列輸出時序會於步驟415導致資料輸出，從初始行位址開始。在輸出資料期間自動增加行位址。在步驟416，有ECC產生。若在步驟417驗證ECC，則完成分頁讀取。否則，在步驟418有錯誤。
上述的叢發資料讀取(DA & 2Xh)命令讓使用者能指明列位址，以當DSI為高時可從選定分頁尺寸的給定列位址開始讀取分頁緩衝器中的資料。在正常分頁讀取(DA & 0Xh)命令及分頁載入時間(=tR)之後致能叢發資料讀取模式。可發出不限於分頁內之叢發資料讀取(DA & 2Xh)命令。每一叢發資料讀取命令可有與前一個叢發資料讀取命令相同或不同的列位址。僅可讀取目前分頁緩衝器上的資料。若欲讀取不同分頁，應發出新的分頁讀取(DA & 0Xh)命令。並且在tR之後，可發出新的叢發資料讀取(DA & 2Xh)命令，以存取新分頁資料。
在上述實施例中，為了簡單，裝置元件及電路如圖中 般互相連接。在本發明之實際應用中，元件、電路等等可直接互相連接。元件、電路等等亦可經由記憶體裝置或設備操作所需之其他的元件、電路等等間接互相連接。因此，在裝置及設備的真實組態中，元件及電路可直接或間接互相耦合或連接。
上述本發明之實施例僅意圖作為範例。熟悉該項技藝者可對特定實施例作出更換、變更及修改而不背離本發明之範疇，其僅由所附之申請專利範圍所界定。
209‧‧‧資料處理器
210‧‧‧記憶體控制器
211‧‧‧系統
212‧‧‧資料儲存元件
213-1、213-2、213-3、213-15‧‧‧記憶體裝置
214-1、214-2、214-3、214-15‧‧‧分頁緩衝器

Claims (7)

  1. 一種用作串列式連接之一組記憶體裝置之其中之一個記憶體裝置，該記憶體裝置包含：輸入連結；輸出連結；該記憶體裝置之裝置位址的識別單元；以及裝置控制器，其組態成：接收進入與離開多位址偵測模式的訊息，以及相應地進入與離開該多位址偵測模式；在該輸入連結上接收命令，該命令包含裝置位址；當不在該多位址偵測模式中時，僅若該命令的裝置位址與該記憶體裝置的裝置位址匹配時，才處理該命令；以及當在該多位址偵測模式中時：i)若該命令的裝置位址與該記憶體裝置的裝置位址相同，則處理該命令，以及ii)若該命令的裝置位址與至少一其他預定記憶體裝置之裝置位址相同，則處理該命令。
  2. 如申請專利範圍第1項之記憶體裝置，其中：該裝置控制器藉由接收寫入鏈結組態暫存器命令來接收進入與離開該多位址偵測模式的訊息。
  3. 如申請專利範圍第1項之記憶體裝置，其中該至少一其它預定記憶體裝置的該裝置位址包含以預定方式與給定記憶體裝置的裝置位址不同的任何裝置位址，該給定 記憶體裝置藉由該命令的裝置位址來指定。
  4. 如申請專利範圍第3項之記憶體裝置，其中以預定方式與該給定記憶體裝置的裝置位址不同的該任何裝置位址包含：與該給定記憶體裝置的裝置位址僅差單一預定位元之任何裝置位址。
  5. 如申請專利範圍第4項之記憶體裝置，其中該單一預定位元為最低有效位元。
  6. 如申請專利範圍第1項之記憶體裝置，其中：該記憶體裝置進一步包含分頁緩衝器及記憶體胞；該命令進一步包含資料；該命令係用於將該資料載入該分頁緩衝器中；以及該裝置控制器組態成藉由將該資料載入該分頁緩衝器中而處理該命令。
  7. 一種在形成串列式連接之一組記憶體裝置的一部分中控制記憶體裝置的方法，該方法包含：維持於該記憶體裝置中之裝置位址；接收進入與離開多位址偵測模式的訊息；接收包含用於指定該組記憶體裝置中之記憶體裝置的裝置位址的命令；當不在該多位址偵測模式中時，僅若該命令的該裝置位址匹配維持在該記憶體裝置中的該裝置位址，才處理該命令；以及當在該多位址偵測模式中時：若該命令的裝置位址與該記憶體裝置的裝置位址 相同時，則處理該命令；以及若該命令的該裝置位址與至少一其他預定記憶體裝置之裝置位址相同，則處理該命令。
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