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TW201415222A - 記憶體模組以及其操作方法 - Google Patents

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TW201415222A
TW201415222A TW102144491A TW102144491A TW201415222A TW 201415222 A TW201415222 A TW 201415222A TW 102144491 A TW102144491 A TW 102144491A TW 102144491 A TW102144491 A TW 102144491A TW 201415222 A TW201415222 A TW 201415222A
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Abstract

本發明提供一種記憶體模組以及其操作方法。記憶體模組包括至少一印刷電路板、控制電路、多個記憶體裝置以及多個資料傳輸電路。控制電路組態以自系統記憶體控制器通過控制線接收輸入控制信號，且回應於輸入控制信號產生第一組模組控制信號和第二組模組控制信號。每個資料傳輸電路經組態當從記憶體控制器隔離多個記憶體裝置的第二子集合時，回應於第二組模組控制信號而啟用在多個記憶體裝置的第一子集合和對應資料線的集合之間的資料路徑的集合。

Description

記憶體模組以及其操作方法
本發明大體而言是有關於電腦系統(computer system)之記憶體子系統(memory subsystem)，且更特定而言是有關於用於改良記憶體子系統或記憶「板(board)」、尤其是包含雙排記憶體模組(dual in-line memory module，DIMM)之記憶板的效能及記憶體容量的系統、裝置及方法。
某些類型之電腦記憶體子系統包含安裝於印刷電路板(printed circuit board，PCB)上之多個動態隨機存取記憶體(dynamic random-access memory，DRAM)或同步動態隨機存取記憶體(synchronous dynamic random access memory，SDRAM)。此等記憶體子系統或記憶「板」通常安裝於諸如伺服器系統或個人電腦等電腦系統之記憶體槽(slot)或插口(socket)中，且由電腦系統之處理器來存取。記憶板通常包含一個或多個記憶體模組，每一記憶體模組具有呈列、行及排(banks)之獨特組態的多個記憶體裝置(諸如DRAM或SDRAM)，所述記憶體裝置為記憶體模組提供總記憶體容量。
記憶體模組之記憶體裝置通常配置為記憶體級(rank)或列，每一記憶體級通常具有一位元寬度。舉例而言，將記憶體模組中之每一級之寬度為64個位元之記憶體模組描述為具有「×64」或「乘64」組構。類似地，將具有72位元寬之級的記憶體模組描述為具有「×72」或「乘72」組構。
記憶體模組之記憶體容量隨著記憶體裝置之數目增加而增加。可藉由增加每級之記憶體裝置數目或藉由增加級之數目來增加記憶體模組之記憶體裝置之數目。在某些情況下，與其提及記憶體模組之記憶體容量，不如改為提及記憶體模組之記憶體密度。
在操作期間，記憶體模組之級由自處理器接收之控制信號來選擇或激活。此等控制信號之實例包含(但不限於)級選擇信號(rank-select signal)，亦稱為晶片選擇信號(chip-select signal)。大多數電腦及伺服器系統支援每記憶體模組有限數目之級，從而限制了每一記憶體模組中可併入之記憶體密度。
電子系統中之記憶體空間(memory space)受由位址位元數目界定之實體可尋址空間或由選定晶片之數目所限制。一般而言，一旦為電子系統界定了記憶體空間，則在無擴展性設計改變之情況下修改記憶體空間將是不可行的。對於記憶體空間由一協會(諸如聯合電子裝置工程委員會(Joint Electron Device Engineering Council，JEDEC))界定之情況而言尤其如此。當使用者之應用程式需要的可尋址記憶體空間大於當前電子系統經設計以支援之記憶體空間時，問題出現了。
在開發記憶體子系統時，總是考慮記憶體密度、功率耗 散(或熱耗散)、速度及成本。一般而言，此等屬性並不是彼此互不相關，意謂著最佳化一個屬性可能會不利地影響另一屬性。舉例而言，增加記憶體密度通常會引起較高的功率耗散、較慢的操作速度以及較高的成本。
此外，記憶體子系統之規範可由與此等屬性相關聯之實體限制來引導。舉例而言，高熱耗散可能限制操作之速度，或記憶體模組之實體大小可能限制模組之密度。
此等屬性通常規定記憶體模組之設計參數，通常要求記憶體系統在記憶體子系統裝填有較多記憶體裝置以提供較高密度之記憶卡之情況下減緩操作速度。
在某些實施例中，提供一種記憶體模組。記憶體模組用以操作在具有系統記憶體控制器(system memory controller)的記憶體系統。記憶體系統包括在記憶體模組和系統記憶體控制器之間的控制線和資料線。記憶體模組包括至少一印刷電路板(printed circuit board)、控制電路(control circuit)、多個記憶體裝置以及多個資料傳輸電路。控制電路以機械方式耦接至至少一印刷電路板，控制電路經組態以自系統記憶體控制器通過控制線接收輸入控制信號，且回應於輸入控制信號產生第一組模組控制信號和第二組模組控制信號。多個記憶體裝置以機械方式耦接至至少一印刷電路板且在操作上耦接至控制電路，多個記憶體裝置經組態以回應於第一組模組控制信號來執行記憶體操作。多個資料傳輸電路中的每一者耦接至對應於資料線的集合，多個資料傳輸電路以 機械方式耦接至至少一印刷電路板且分散於記憶體模組之對應於資料線的個別集合的位置。每個資料傳輸電路經組態當從記憶體控制器隔離多個記憶體裝置的第二子集合時，回應於第二組模組控制信號而啟用在多個記憶體裝置的第一子集合和對應於資料線的集合之間的資料路徑的集合，多個記憶體裝置的第一子集合包含至少一第一記憶體裝置且多個記憶體裝置的第二子集合包含至少一第二記憶體裝置。
在某些實施例中，提供一種操作記憶體模組的方法。記憶體模組通過資料線的多個集合而耦接至電腦系統記憶體控制器。記憶體模組包括多個記憶體裝置，方法包括：從記憶體控制器接收位址/控制信號；回應於位址/控制信號以產生第一組模組控制信號及第二組模組控制信號；傳輸第一組模組控制信號至多個記憶體裝置；傳輸第二組模組控制信號至分散於記憶體模組的多個資料傳輸電路，每個資料傳輸電路對應於資料線的個別集合；以及在每個相應的資料傳輸電路，當從記憶體控制器隔離多個記憶體裝置的第二子集合時，回應於第二組模組控制信號而啟用在記憶體控制器和多個記憶體裝置的第一子集合之間的資料路徑的集合。多個記憶體裝置的第一子集合包含至少一第一記憶體裝置且多個記憶體裝置的第二子集合包含至少一第二記憶體裝置。
藉由在結合後續詳細的描述來考慮時參考附圖，可獲得對本發明之完整理解。為清楚及簡明之目的，在所有圖中，相同元件及組件始終帶有相同名稱及編號。
100、100'‧‧‧習知記憶體子系統
110、110'‧‧‧記憶體模組
112、112'‧‧‧記憶體裝置
120、120'‧‧‧系統記憶體控制器
130、130'‧‧‧暫存器
140、140'‧‧‧控制線
142、142'‧‧‧控制線
150、150'‧‧‧資料線
200、200'‧‧‧習知記憶體子系統
210、210'‧‧‧記憶體模組
212、212'‧‧‧記憶體裝置
220、220'‧‧‧系統記憶體控制器
230、230'‧‧‧暫存器
240、240'‧‧‧控制線
242、242'‧‧‧控制線
250、250'‧‧‧資料線
310‧‧‧習知兩級記憶體模組
310'‧‧‧習知四級記憶體模組
312、312'‧‧‧記憶體裝置
320、320'‧‧‧記憶體控制器
330、330'‧‧‧記憶體緩衝器
340、340'‧‧‧控制線
342、342'‧‧‧控制線
350、350'‧‧‧資料線
400、400'‧‧‧記憶體子系統/記憶體模組
402、402'‧‧‧記憶體模組
410、410'‧‧‧記憶體模組/印刷電路板
411、411'‧‧‧邊緣
412、412'‧‧‧記憶體裝置
412A、412B、412C、412D‧‧‧記憶體裝置
412A1、412A2、…、412An‧‧‧記憶體裝置
412B1、412B2、…、412Bn‧‧‧記憶體裝置
412C1、412C2、…、412Cn‧‧‧記憶體裝置
412D1、412D2、…、412Dn‧‧‧記憶體裝置
412'A1、412'A2、…、412'An‧‧‧記憶體裝置
412'B1、412'B2、…、412'Bn‧‧‧記憶體裝置
412'C1、412'C2、…、412'Cn‧‧‧記憶體裝置
412'D1、412'D2、…、412'Dn‧‧‧記憶體裝置
416、416'‧‧‧資料傳輸電路
4161、416'1‧‧‧第一資料傳輸電路
4162、416'2‧‧‧第二資料傳輸電路
416n‧‧‧第n資料傳輸電路
420、420'‧‧‧系統記憶體控制器
430、430'‧‧‧控制電路
432、432'‧‧‧線
440、440'‧‧‧位址及控制線/位址及控制信號
442、442'‧‧‧線
450、450'‧‧‧資料線
452、4521、4522‧‧‧資料線
502‧‧‧控制邏輯電路
503‧‧‧寫入緩衝器
504‧‧‧第一三態緩衝器
506‧‧‧第二三態緩衝器
508‧‧‧多工器
509‧‧‧讀取緩衝器
518‧‧‧資料線
601至608‧‧‧第一至第八時間週期
A、B、C、D‧‧‧級
Y1‧‧‧第一端子
Y2‧‧‧第二端子
圖1A為裝填有至少一JEDEC標準的兩級記憶體模組之習知記憶體子系統的示意性表示。
圖1B為裝填有至少一JEDEC標準的四級記憶體模組之習知記憶體子系統的示意性表示。
圖2A為裝填有至少一兩級記憶體模組之另一習知記憶體子系統的示意性表示。
圖2B為裝填有至少一四級記憶體模組之另一習知記憶體子系統的示意性表示。
圖2C及圖2D分別示意性地說明習知兩級記憶體模組及四級記憶體模組，其各自包括記憶體緩衝器。
圖3A為根據本發明實施例之實例記憶體子系統的示意性表示。
圖3B示意性地說明根據本文所描述之某些實施例的另一實例記憶體子系統。
圖3C示意性地說明根據本文所描述之某些實施例的記憶體模組之記憶體裝置、資料傳輸電路以及控制電路的實例佈局。
圖3D為根據本文所描述之某些實施例的實例記憶體子系統的照片。
圖4A示意性地說明包括位元寬度是與個別記憶體裝置之位元寬度相同的資料傳輸電路的實例記憶體子系統。
圖4B示意性地說明包括位元寬度是與個別記憶體裝置之位元寬度不同的資料傳輸電路的實例記憶體子系統。
圖5為與圖3A之記憶體子系統相容之資料傳輸電路的實例 實施例的示意性表示。
圖6為說明圖3A及圖5之記憶體系統之操作的實例時序圖。
一種用於增加記憶體空間之方法是基於位址解碼方案(address decoding scheme)。此方法在電子行業中被極為廣泛地用於設計特殊應用積體電路(Application-Specific Integrated Circuit，ASIC)及晶載系統(System-On-Chip，SOC)裝置以擴展系統記憶體。另一方法在對現存電子系統之軟體或硬體無擴展性更改之情況下增加可定址的記憶體空間。此方法將晶片選擇信號與位址信號組合，以增加實體上可定址的記憶體空間之數目(例如，以2倍、以4倍、以8倍或以其他倍數增加)。
此等方法具有若干缺點。舉例而言，由於此等方法藉由直接添加記憶體晶片來增加可定址的記憶體空間，因此給予系統控制器之輸出及記憶體裝置之輸出較重負載，從而導致較慢的系統。而且，增加記憶體裝置之數目導致較高的功率耗散。另外，由於在系統板保持不變時，每一記憶體模組上之記憶體裝置的數目之增加會更改記憶體模組之實體性質，因此總體(overall)信號(傳輸線)波特性偏離原始設計意圖或規範。此外，尤其在使用暫存式DIMM(registered DIMM，RDIMM)時，記憶體裝置之數目的增加轉變為資料路徑上而非控制路徑(例如，位址路徑)上之分散式RC負載的增加，進而在資料信號路徑與控制信號路徑之間引入不均勻的信號傳播延遲。如本文所使用，術語「控制線」及「控制路徑」包含位址線或路徑及命令線或路徑，且術語「控 制信號」包含位址信號及命令信號。
圖1A及圖1B說明增加記憶體裝置之數目的先前技術方法。具體而言，圖1A繪示習知記憶體子系統100，其具有至少一JEDEC標準的兩級記憶體模組110，諸如暫存式雙排記憶體模組(RDIMM)，為清楚起見僅繪示其中一者。每一級的記憶體模組110包括多個記憶體裝置112，諸如動態隨機存取記憶體(DRAM)裝置或同步DRAM(SDRAM)裝置。暫存器130接收來自系統記憶體控制器120的多條控制線140(繪示為單一實線)，且經由控制線142連接至每一級的記憶體模組110的記憶體裝置112。此記憶體子系統100將來自系統記憶體控制器120的資料線150(繪示為虛線)之陣列的每一資料線連接至每一記憶體模組110中之兩個級中的對應記憶體裝置112。因此，在寫入操作期間，系統記憶體控制器120經由資料線150而將所有記憶體裝置112視為其負載，且在讀取操作期間，每一記憶體裝置112經由資料線150而將多個其他記憶體裝置112以及系統記憶體控制器120視為其負載。
圖1B為另一習知記憶體子系統100'之示意圖，其具有至少一JEDEC標準的四級記憶體模組110'(為清楚起見僅繪示其中一者)，每一級包括多個記憶體裝置112'。暫存器130'接收來自系統記憶體控制器120'之多條控制線140'(繪示為單一實線)，且經由控制線142'而連接至每一級之記憶體模組110'的記憶體裝置112'。來自系統記憶體控制器120'之資料線150'(繪示為虛線)之陣列的每一資料線(例如，藉由四個扇出(fan-out))而連接至每一記憶體模組110'中之四個級中的對應記憶體裝置112'。因此， 如同圖1A所示之兩級記憶體模組110，在寫入操作的期間，系統記憶體控制器120'經由資料線150'而將所有記憶體裝置112'視為其負載，且在讀取操作期間，每一記憶體裝置112'經由資料線150'而將多個其他記憶體裝置112'以及系統記憶體控制器120'視為其負載。
對於習知兩級記憶體模組110及習知四級記憶體模組110'兩者，在寫入操作的期間由系統記憶體控制器120、120'所經歷之多個負載以及在讀取操作的期間由記憶體裝置112、112'所經歷之多個負載造成顯著的效能問題。舉例而言，對於同步操作，期望各種信號之時間延遲實質上彼此相等，使得記憶體模組110、110'之操作與電腦系統之系統匯流排同步。因此，記憶體模組110、110'之跡線(trace)長度經選擇以使得信號處於相同的時脈相位。舉例而言，自暫存器130、130'至記憶體裝置112、112'中之每一者的控制線142、142'的長度實質上彼此相等。然而，對於較快的時脈速度，跡線長度中之小誤差使此同步操作變得困難或不可能。因此，此等先前技術不僅降低了記憶體系統之速度，而且其亦需要硬體修改來最小化傳輸線波特性與原始設計規範之任何偏差。
圖2A及圖2B說明增加記憶體裝置之數目的另一先前技術方法。具體而言，圖2A繪示習知記憶體子系統200，其具有至少一兩級記憶體模組210，為清楚起見僅繪示其中一者。每一級之記憶體模組210包括多個記憶體裝置212，諸如動態隨機存取記憶體(DRAM)裝置或同步DRAM(SDRAM)裝置。暫存器230接收來自系統記憶體控制器220之多條控制線240(繪示為單一實 線)，且經由控制線242而連接至每一級之記憶體模組210的記憶體裝置212。此記憶體子系統200將來自系統記憶體控制器220之資料線250(繪示為虛線)之陣列的每一資料線連接至每一記憶體模組210中之兩個級中的對應記憶體裝置212。因此，在寫入操作期間，系統記憶體控制器220經由資料線250而將所有記憶體裝置212視為其負載，且在讀取操作期間，每一記憶體裝置212經由資料線250而將多個其他記憶體裝置212以及系統記憶體控制器220視為其負載。
圖2B為另一習知記憶體子系統200'的示意圖，其具有至少一四級記憶體模組210'(為清楚起見僅繪示其中一者)，每一級包括多個記憶體裝置212'。暫存器230'接收來自系統記憶體控制器220'之多條控制線240'(繪示為單一實線)，且經由控制線242'而連接至每一級之記憶體模組210'的記憶體裝置212'。來自系統記憶體控制器220'之資料線250'(繪示為虛線)之陣列的每一資料線(例如，藉由四個扇出)而連接至每一記憶體模組210'中之四個級中的對應記憶體裝置212'。因此，如同圖2A所示之兩級記憶體模組210，在寫入操作的期間，系統記憶體控制器220'經由資料線250'而將所有記憶體裝置212'視為其負載，且在讀取操作的期間，每一記憶體裝置212'經由資料線250'而將多個其他記憶體裝置212'以及系統記憶體控制器220'視為其負載。
對於記憶體模組210、210'，控制線242、242'具有「飛越(fly-by)」組態。在此組態中，控制信號是沿控制線242、242'(例如，呈單一路徑菊鏈(daisy-chain))而自暫存器230、230'發送至給定級之記憶體裝置212、212'。此等控制信號依序到達所 述級之每一記憶體裝置212、212'，其中控制信號首先到達具有最短控制線242、242'之記憶體裝置212、212'，隨後到達具有次最短控制線242、242'之記憶體裝置212、212'，依此類推。舉例而言，控制信號可在同一控制信號到達具有最短控制線242、242'之記憶體裝置212、212'之後較長一段時間到達具有最長控制線242、242'之記憶體裝置212、212'。對於同步操作，記憶體子系統200、200'具有資料線250、250'，其經組態以使得記憶體控制器220、220'與特定記憶體裝置212、212'之間的各種資料信號的時間延遲實質上經修整(tailored)以使得資料信號及控制信號到達特定記憶體裝置212、212'，使得記憶體模組210、210'之操作與電腦系統之系統匯流排同步。此等「飛越」組態已被描述為以「局部同步(local sync)」來操作，同時具有「全局異步(global async)」。
對於此等「飛越」組態，圖2A及2B之記憶體控制器220、220'較圖1A及1B之系統記憶體控制器120、120'複雜，因為記憶體控制器220、220'考慮各種記憶體裝置212、212'之間的時間延遲，且針對同步操作適當地調整此等信號之時序。然而在某些情形中，時脈週期時間近似等於或小於到達具有最長控制線242、242'之記憶體裝置212、212'的控制信號與到達具有最短控制線242、242'之記憶體裝置212、212'的控制信號之間的時間差(例如，約900皮秒)。在此等情形下，同步操作不可達成。因此，到達位於控制線242、242'之末端處之記憶體裝置212、212'的控制信號之間的時間差提供對記憶體模組210、210'可用以操作之時脈速度的限制。可大於一個時脈週期之此等時間差將限制記憶體模組之操作速度及效能。另外，如同圖1A及圖1B之記憶體子系統100、 100'，圖2A及圖2B之「飛越」記憶體子系統200、200'經受較大負載，其導致較慢的時脈速度。
一種針對「飛越」組態之新近建議是提供處置控制信號及資料信號兩者的記憶體緩衝器。圖2C及圖2D示意性地分別說明習知兩級記憶體模組310及四級記憶體模組310'，其各自包括記憶體緩衝器330、330'。控制線340、340'為控制信號提供自記憶體控制器320、320'至記憶體緩衝器330、330'的通道，且控制線342、342'為控制信號提供自記憶體緩衝器330、330'至記憶體裝置312、312'的通道。所述多條資料線350、350'(為了清楚起見而繪示為一條虛線)為資料信號提供自記憶體控制器320、320'至記憶體緩衝器330、330'的通道，且記憶體模組310、310'上之資料線(為了清楚起見而未圖示)為資料信號提供自記憶體控制器320、320'至記憶體裝置312、312'的通道。
圖2C及圖2D之組態設法將資料信號及控制信號兩者引向記憶體緩衝器330、330'。然而，此等組態具有顯著缺陷。為將資料信號發送至各種記憶體裝置312、312'，記憶體模組310、310'包含將記憶體緩衝器330、330'耦接至記憶體裝置312、312'的很大數目的資料線(為了清楚起見而未圖示)。舉例而言，在某些情況下，用於LRDIMM之記憶體緩衝器330、330'為628-接腳(pin)裝置，所述裝置是很大的。另外，修整此等許多資料線之時間延遲的後勤(logistics)是複雜的，或難以提供自記憶體緩衝器330、330'至記憶體裝置312、312'之資料信號的所要時序。而且，記憶體模組310、310'利用對記憶體控制器320、320'之顯著修改，因為記憶體緩衝器330、330'接管習知記憶體控制器對資料信號時序 的控制的某一部分。即使如此，圖2C及圖2D之記憶體模組310、310'亦只能在異步模式而非同步模式下操作，原因是與所要時脈頻率相比飛越時間較長。舉例而言，對於1奈秒之飛越延遲，若資料速率為1Gb/秒，則讀/寫轉回(turnaround)期間資料線上存在衝突的可能性。為對抗此等衝突，可減緩資料速率，或可插入「死(dead)」循環。作為單一單元之記憶體模組310、310'無法在同步模式下操作，而是如同局部同步、全局(DIMM層級)異步而操作。
圖3A示意性地說明根據本文所描述之某些實施例的具有負載減少式記憶體模組402的記憶體子系統400。圖3B示意性地說明根據本文所描述之某些實施例的具有負載減少式記憶體模組402'的另一記憶體子系統400'。圖3C示意性地說明根據本文所描述之某些實施例的記憶體模組402'之記憶體裝置412'、資料傳輸電路416'以及控制電路430'的實例佈局。圖3D是根據本文所描述之某些實施例的實例記憶體子系統的照片。在圖3A至圖3C中，控制線(例如，將系統記憶體控制器420、420'耦接至記憶體模組410、410'的位址及控制線440、440')繪示為虛線，資料線(例如，將系統記憶體控制器420、420'耦接至記憶體模組410、410'的資料線450、450')繪示為實線，且在圖3A及圖3B中，將輸入/輸出連接繪示為黑點。在某些實施例中，如圖3A至圖3C示意性地說明，將系統記憶體控制器420、420'耦接至記憶體模組410、410'(例如，耦接至控制電路430、430')的位址及控制線440、440'與將系統記憶體控制器420、420'耦接至記憶體模組410、410'(例如，耦接至資料傳輸電路416、416')的資料線450、450'分離。 在某些實施例中，與習知記憶體子系統相比，記憶體子系統400、400'經設計以(例如)遞送較高速度及較高記憶體密度，且具有較低熱耗散。在以下論述中，記憶體子系統400及對應組件(例如，記憶體模組402；記憶體裝置412A、412B、412C、412D；資料傳輸電路416；控制電路430)以及記憶體子系統400'及對應組件(例如，記憶體模組402'；記憶體裝置412'A1、412'A2、412'B1、412'B2、412'C1、412'C2、412'D1、412'D2；資料傳輸電路416'；控制電路430')之態樣應被理解為亦適用於某些其他實施例。
如圖3A及圖3B中示意性地說明，實例記憶體模組402、402'包括至少一印刷電路板410、410'，以及以機械方式耦接至所述至少一印刷電路板410、410'之多個記憶體裝置412、412'。記憶體模組402、402'更包括以機械方式耦接至所述至少一印刷電路板410、410'的控制電路430、430'。控制電路430、430'可組態以自系統記憶體控制器420、420'接收控制信號，且將模組控制信號傳輸至所述多個記憶體裝置412、412'。記憶體模組402、402'更包括多個資料傳輸電路416、416'，其以機械方式耦接至所述至少一印刷電路板410、410'，且分散於相對於所述至少一印刷電路板410、410'的對應位置處。所述多個資料傳輸電路416、416'可組態以在操作上耦接至系統記憶體控制器420、420'，且可組態以自控制電路430、430'接收模組控制信號。所述多個資料傳輸電路416、416'中的至少一第一資料傳輸電路在操作上耦接至所述多個記憶體裝置412、412'中的至少兩個記憶體裝置。所述多個資料傳輸電路416、416'中的至少一第二資料傳輸電路在操作上耦接至所述多個記憶體裝置412、412'中的至少兩個記憶體裝置。所述至少一第 一資料傳輸電路可組態以藉由選擇性地允許或禁止系統記憶體控制器420、420'與在操作上耦接至所述至少一第一資料傳輸電路之所述至少兩個記憶體裝置中之至少一選定記憶體裝置之間的資料傳輸，以回應於模組控制信號。所述至少一第二資料傳輸電路可組態以藉由選擇性地允許或禁止系統記憶體控制器420、420'與在操作上耦接至所述至少一第二資料傳輸電路之所述至少兩個記憶體裝置中之至少一選定記憶體裝置之間的資料傳輸，以回應模於組控制信號。
如圖3A及圖3B所示，記憶體子系統400、400'可組態以在操作上耦接至此項技術中熟知類型的系統記憶體控制器420、420'(例如，Intel Nehalem EP,EX晶片組、AMD Opteron晶片組)。記憶體子系統400、400'通常包括一個或多個記憶體模組402、402'，諸如DIMM或RDIMM，為了清楚起見僅繪示其中一者的額外細節。各種類型之記憶體模組402、402'與本文所描述之實施例相容。舉例而言，具有512MB、1GB、2GB、4GB、8GB之記憶體容量以及其他容量之記憶體模組與本文所描述之實施例相容。另外，具有4個位元組、8個位元組、9個位元組、16個位元組、32個位元組或32個位元、64個位元、72個位元、128個位元、256個位元之寬度以及其他寬度(以位元組或以位元為單位)的記憶體模組與本文所描述之實施例相容。此外，與本文所描述之實施例相容的記憶體模組402、402'包含(但不限於)單排記憶體模組(single in-line memory module，SIMM)、雙排記憶體模組(DIMM)、小型DIMM(small-outline DIMM，SO-DIMM)、無緩衝DIMM(unbuffered DIMM，UDIMM)、暫存式DIMM(RDIMM)、 全緩衝DIMM(fully-buffered DIMM，FBDIMM)、迷你DIMM以及微DIMM。
所述一個或多個記憶體模組402、402'包括一個或多個印刷電路板(PCB)410、410'，其可以垂直堆疊(如圖所示)或以背靠背陣列(back-to-back array)配置。某些實施例中之每一記憶體模組402、402'包括單一PCB 410、410'，而在某些其他實施例中，記憶體模組402中之一或多者中的每一者包括多個PCB 410、410'。在一些實施例中，PCB 410、410'可安裝於電腦系統之模組槽(未圖示)中。某些此等實施例之PCB 410、410'具有至少一邊緣連接器(未圖示)，其包括多個電性觸點，所述電性觸點定位於PCB 410、410'之邊緣上，且經組態以可釋放地耦接至電腦系統插口之對應觸點，以提供系統記憶體控制器420、420'與PCB 410、410'上之記憶體模組402、401'之各種組件之間的導電性。
至少一記憶體模組402、402'包括多個記憶體裝置412、412'(諸如DRAM或SDRAM)。記憶體模組402、402'之記憶體裝置412、412'可有利地以多個列或級(rank)而配置。與本文所描述之實施例相容之記憶體裝置412、412'包含(但不限於)隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)以及雙資料速率DRAM(例如，DDR、DDR2、DDR3等)。另外，具有4、8、16、32之位元寬度以及其他位元寬度之記憶體裝置412、412'與本文所描述之實施例相容。與本文所描述之實施例相容之記憶體裝置412、412'所具有之封裝包含(但不限於)薄小型封裝(thin small-outline package，TSOP)、球狀晶格陣列(ball-grid-array，BGA)、精細間距BGA(fine-pitch BGA， FBGA)、微BGA(μBGA)、迷你BGA(mBGA)以及晶片尺度封裝(chip-scale packaging，CSP)。
在某些實施例中，記憶體模組402、402'之記憶體裝置412、412'以四個級而配置，但可使用每記憶體模組402、402'具有四個以下的級(例如，一個級、兩個級、三個級)或四個以上的級(例如，6個級、8個級)的實施例。在某些實施例中，每一級包括八個或九個記憶體模組，而在某些其他實施例中，亦可使用每級有其他數目之記憶體模組。在某些實施例中，如圖3A示意性地繪示，記憶體裝置412以四個級配置，表示為A、B、C及D，且每一級包括n個記憶體裝置。為了本發明，在圖3A之記憶體子系統400中，級A包括記憶體裝置412A1、412A2、…、412An；級B包括記憶體裝置412B1、412B2、…、412Bn；級C包括記憶體裝置412C1、412C2、…、412Cn；且級D包括記憶體裝置412D1、412D2、…、412Dn。為了本發明，在圖3B之記憶體子系統400'中，級A包括記憶體裝置412'A1、412'A2、…、412'An；級B包括記憶體裝置412'B1、412'B2、…、412'Bn；級C包括記憶體裝置412'C1、412'C2、…、412'Cn；且級D包括記憶體裝置412'D1、412'D2、…、412'Dn。
在某些實施例中，至少一記憶體模組402、402'包括一個或多個電性組件(未圖示)，其可安裝於PCB 410、410'上、PCB 410、410'內或PCB 410、410'上及PCB 410、410'內，且在操作上彼此耦接且耦接至所述多個記憶體裝置412、412'。舉例而言，電性組件可表面安裝、通孔安裝、嵌入或埋入PCB 410、410'之層之間，或以其他方式連接至PCB 410、410'。此等電性組件可包含(但 不限於)電導管、電阻器、電容器、電感器、電晶體、緩衝器、暫存器、邏輯元件或其他電路元件。在某些實施例中，此等電性組件中之至少一些電性組件是離散的，而在某些其他實施例中，此等電性組件中之至少一些電性組件是一或多個積體電路的組成部分。
在某些實施例中，至少一記憶體模組402、402'包括控制電路430、430'，其經組態以在操作上耦接至系統記憶體控制器420、420'，且(例如，經由線442、442')而耦接至記憶體模組402、402'之記憶體裝置412、412'。在某些實施例中，控制電路430、430'可包含一個或多個功能裝置，諸如可程式化邏輯裝置(programmable-logic device，PLD)、特殊應用積體電路(ASIC)、現場可程式化閘陣列(field-programmable gate array，FPGA)、定製設計的半導體裝置(custom-designed semiconductor device)或複雜的可程式化邏輯裝置(complex programmable-logic device，CPLD)。在某些實施例中，控制電路430、430'可包括一個或多個定製裝置。在某些實施例中，控制電路430、430'可包括各種離散式電性元件；而在其他實施例中，控制電路430、430'可包括一個或多個積體電路。
某些實施例之控制電路430、430'可組態以在操作上耦接至位址及控制線440、440'，以自系統記憶體控制器420、420'接收控制信號(例如，排(bank)位址信號、列位址信號、行位址信號、位址選通信號以及級位址或晶片選擇信號)。某些實施例之控制電路430、430'以與習知RDIMM之位址暫存器功能上相當之方式暫存來自位址及控制線440、440'之信號。暫存之位址及控制 線440、440'亦在操作上耦接至記憶體裝置412、412'。另外，控制電路430、430'為資料傳輸電路416、416'供應控制信號(例如，經由線432、432')，如下文更全面地描述。控制信號指示(例如)資料流之方向，亦即，通往或來自記憶體裝置412、412'。控制電路430、430'可基於位址解碼而產生額外的晶片選擇信號或輸出多個啟用信號。可充當控制電路430、430'之電路的實例由美國專利第7,289,386號及第7,532,537號更詳細地描述，所述美國專利中之每一者以全文引用之方式併入本文中。
在某些實施例中，至少一記憶體模組402、402'包括多個資料傳輸電路416、416'，其安裝於一個或多個PCB 410、410'上、一個或多個PCB 410、410'內或者一個或多個PCB 410、410'上及一個或多個PCB 410、410'內。所述多個資料傳輸電路416、416'(例如，經由線432、432')在操作上耦接至控制電路430、430'，且經組態以在操作上將記憶體模組402、402'耦接至電腦系統後，(例如，經由資料線450、450')在操作上耦接至系統記憶體控制器420、420'。在某些實施例中，此等資料傳輸電路416、416'可被稱為「負載減少電路」或「負載減少式切換電路」。如本文所使用，術語「負載減少」或「負載減少式切換」是指當在操作上耦接至記憶體模組402、402'時，使用資料傳輸電路416、416'來減少系統記憶體控制器420、420'所經歷之負載。在某些實施例中，如圖3A示意性地說明，記憶體模組402包括n個資料傳輸電路416，其中n為記憶體模組410之每級之記憶體裝置的數目。舉例而言，如圖3A示意性地繪示，記憶體模組410之記憶體裝置412各自以n個記憶體裝置之四個級而配置，且記憶體模組410包括 至少一第一資料傳輸電路4161及一第二資料傳輸電路4162。某些此等實施例之第一資料傳輸電路4161在操作上耦接至每一級之至少一記憶體裝置412(例如，記憶體裝置412A1、412B1、412C1、412D1)。某些此等實施例之第二資料傳輸電路4162在操作上耦接至每一級之至少一記憶體裝置412(例如，記憶體裝置412A2、412B2、412C2、412D2)。在某些實施例中，如圖3B示意性地說明，記憶體模組402'包括n/2個資料傳輸電路416'，其中n為記憶體模組410'之每級之記憶體裝置的數目。舉例而言，如圖3B示意性地繪示，記憶體模組410'之記憶體裝置412'各自以n個記憶體裝置之四個級而配置，且記憶體模組410'包括至少一第一資料傳輸電路416'1及一第二資料傳輸電路416'2。某些此等實施例之第一資料傳輸電路416'1在操作上耦接至每一級之至少兩個記憶體裝置412'(例如，記憶體裝置412'A1、412'A2、412'B1、412'B2、412'C1、412'C2、412'D1、412'D2)。某些此等實施例之第二資料傳輸電路416'2在操作上耦接至每一級之至少兩個記憶體裝置412'(例如，記憶體裝置412'A3、412'A4、412'B3、412'B4、412'C3、412'C4、412'D3、412'D4)。
在某些實施例中，至少一資料傳輸電路416、416'在兩個或兩個以上記憶體裝置412、412'之間選擇性地切換，以便將至少一選定記憶體裝置412、412'在操作上耦接至系統記憶體控制器420、420'(例如，資料傳輸電路416、416'可組態以藉由選擇性地允許或禁止系統記憶體控制器420、420'與至少一選定記憶體裝置412、412'之間的資料傳輸，以回應於模組控制信號)。在某些此等實施例中，所述至少一資料傳輸電路416、416'選擇性地將兩個選 定記憶體裝置在操作上耦接至系統記憶體控制器420、420'。舉例而言，如圖3A示意性地繪示，第一資料傳輸電路4161可組態以藉由選擇性地允許或禁止系統記憶體控制器420與選定記憶體裝置412A1及412C1或選定記憶體裝置412B1及412D1之間的資料傳輸，以回應於模組控制信號，且第二資料傳輸電路4162可組態以藉由選擇性地允許或禁止系統記憶體控制器420與選定記憶體裝置412A2及412C2或選定記憶體裝置412B2及412D2之間的資料傳輸，以回應於模組控制信號。相反地，在不具有資料傳輸電路416之習知記憶體模組中，所述兩個或兩個以上記憶體裝置412(例如，記憶體裝置412A1、412B1、412C1、412D1)同時在操作上耦接至系統記憶體控制器420。某些實施例之資料傳輸電路416在系統記憶體控制器420與對應於資料傳輸電路416之記憶體裝置412之間雙向緩衝資料信號。對於另一實例，如圖3B示意性地繪示，第一資料傳輸電路416'1可組態以藉由選擇性地允許或禁止系統記憶體控制器420'與選定記憶體裝置412'A1及412'C1或選定記憶體裝置412'B1及412'D1之間以及與選定記憶體裝置412'A2及412'C2或選定記憶體裝置412'B2及412'D2之間的資料傳輸，以回應於模組控制信號，且第二資料傳輸電路416'2可組態以藉由選擇性地允許或禁止系統記憶體控制器420'與選定記憶體裝置412'A3及412'C3或選定記憶體裝置412'B3及412'D3之間以及與選定記憶體裝置412'A4及412'C4或選定記憶體裝置412'B4及412'D4之間的資料傳輸，以回應於模組控制信號。
在某些實施例中，資料傳輸電路416、416'中之兩者或兩者以上在彼此分離的對應位置處以機械方式耦接於至少PCB 410、410'。舉例而言，如圖3A示意性地說明，第一資料傳輸電路4161及第二資料傳輸電路4162位於彼此分離的對應位置(例如，含有第一資料傳輸電路4161之封裝位於與含有第二資料傳輸電路4162之封裝的位置間隔開的位置)。對於另一實例，如圖3B示意性地說明，第一資料傳輸電路416'1及第二資料傳輸電路416'2位於彼此分離的對應位置(例如，含有第一資料傳輸電路416'1之封裝位於與含有第二資料傳輸電路416'2之封裝的位置間隔開的位置)。在某些此等實施例中，資料傳輸電路416、416'中之兩者或兩者以上分散於記憶體模組402、402'之PCB 410、410'之表面上。在某些實施例中，兩個或兩個以上資料傳輸電路416、416'(例如，圖3A之第一資料傳輸電路4161及第二資料傳輸電路4162，或圖3B之第一資料傳輸電路416'1及第二資料傳輸電路416'2)之對應位置是沿著至少一PCB 410、410'之邊緣411、411'，使得資料傳輸電路416、416'實質上位於邊緣411、411'與至少兩個記憶體裝置412、412'中資料傳輸電路416、416'在操作上耦接至的至少一些記憶體裝置之間。舉例而言，如圖3A示意性地說明，第一資料傳輸電路4161實質上位於邊緣411與第一資料傳輸電路4161在操作上耦接至的記憶體裝置412A1、412B1、412C1、412D1之間，且第二資料傳輸電路4162實質上位於邊緣411與第二資料傳輸電路4161在操作上耦接至的記憶體裝置412A2、412B2、412C2、412D2之間。對於另一實例，如圖3B示意性地說明，第一資料傳輸電路416'1實質上位於邊緣411'與第一資料傳輸電路416'1在操作上耦接至的記憶體裝置412'A1、412'A2、412'B1、412'B2、412'C1、412'C2、412'D1、412'D2之間，且第二資料傳輸電路416'2實質上位於邊緣 411'與第二資料傳輸電路416'2在操作上耦接至的記憶體裝置412'A3、412'A4、412'B3、412'B4、412'C3、412'C4、412'D3、412'D4之間。
圖3C及圖3D說明根據本文所描述之某些實施例的資料傳輸電路416'的定位。在某些實施例中，資料傳輸電路416'中之至少一者的位置大體上與資料傳輸電路416'在操作上耦接至的記憶體裝置412'中之一或多者對準。舉例而言，資料傳輸電路416'中之一或多者及其在操作上耦接至的記憶體裝置412'可大體上沿實質上垂直於PCB 410'之邊緣411'的線而定位。在某些實施例中，資料傳輸電路416'中之至少一者的位置大體上偏離由資料傳輸電路416'在操作上耦接至的記憶體裝置412'中之一或多者的位置所界定的線。舉例而言，如圖3C及圖3D所示，在操作上耦接至資料傳輸電路416'之記憶體裝置412'可沿實質上垂直於PCB 410'之邊緣411'的線而定位，且資料傳輸電路416'可在大體上沿PCB 410'之邊緣411'的方向上大體上偏離此線。在某些此等實施例中，資料傳輸電路416'之寬度及幅寬足夠小(例如，2.5mm乘7.5mm)，以便配合於邊緣411'與對應的記憶體裝置412'之間，同時維持記憶體模組400'之所要大小。各資料傳輸電路416'之其他位置及大小亦與本文所描述之某些實施例相容。舉例而言，在某些實施例中，資料傳輸電路416、416'中之一個或多個資料傳輸電路可定位於兩個或兩個以上記憶體裝置412、412'之間，或可與PCB 410、410'之邊緣411、411'間隔開，其中一個或多個記憶體裝置412、412'位於邊緣411、411'與所述一個或多個資料傳輸電路416、416'之間。
在某些實施例中，資料傳輸電路416包括或充當位元組方式的緩衝器。在某些此等實施例中，所述一個或多個資料傳輸電路416中之每一者與資料傳輸電路416在操作上耦接至的每級之相關聯記憶體裝置412具有相同的位元寬度。舉例而言，如圖4A(大體上對應於圖3A)示意性地說明，資料傳輸電路416可在操作上耦接至每級之單一記憶體裝置412，且資料傳輸電路416及資料傳輸電路416在操作上耦接至的每級之記憶體裝置412此兩者可各自具有相同的位元寬度(例如，4個位元、8個位元或16個位元)。圖4A之資料傳輸電路416具有8個位元之位元寬度，且自系統記憶體控制器420接收資料位元0至7，並回應於來自控制電路430之模組控制信號而將資料位元0至7選擇性地傳輸至選定記憶體裝置412A、412B、412C、412D。類似地，某些實施例之資料傳輸電路416'可回應於來自控制電路430'之模組控制信號而充當用於資料傳輸電路416'在操作上耦接至的相關聯記憶體裝置412'A、412'B、412'C、412'D的位元組方式的緩衝器。
在某些其他實施例中，記憶體裝置412中之一或多者的位元寬度可不同於其連接至的一或多個資料傳輸電路416的位元寬度。舉例而言，如圖4B(大體上對應於圖3B)示意性地說明，資料傳輸電路416可具有第一位元寬度(例如，8個位元之位元寬度)，且記憶體裝置412可具有小於第一位元寬度之第二位元寬度(例如，第一位元寬度之一半，或4個位元之位元寬度)，其中每一資料傳輸電路416在操作上耦接至每級之多個記憶體裝置412(例如，每一級中之兩個記憶體裝置412)。在某些此等實施例中，連接至電路416之每級之多個記憶體裝置412的總位元寬度等於 電路416之位元寬度(例如，4個位元、8個位元或16個位元)。圖4B之資料傳輸電路416具有8個位元之總位元寬度，且自系統記憶體控制器420接收資料位元0至7，並回應於來自控制電路430之模組控制信號而將資料位元0至3選擇性地傳輸至第一記憶體裝置412A1、412B1、412C1、412D1，且將資料位元4至7選擇性地傳輸至第二記憶體裝置412A2、412B2、412C2、412D2。類似地，某些實施例之資料傳輸電路416'可回應於來自控制電路430'之模組控制信號而以與資料傳輸電路416'在操作上耦接至的相關聯記憶體裝置412'A1、412'A2、412'B1、412'B2、412'C1、412'C2、412'D1、412'D2之位元寬度不同的位元寬度起作用。
在某些實施例中，藉由使資料傳輸電路416包括或充當「位元組方式」的緩衝器(例如，圖4A及圖4B之實例所示)，使資料信號與同步時脈同步。另外，對於記憶體模組400經歷一個或多個特性(例如，溫度、電壓、製造參數)之變化的某些此等實施例，記憶體模組400可經設計以使與不利用位元組方式的緩衝之其他組態相比組件數目較小的電路(例如，具有8位元記憶體裝置之四個級，且具有兩個4位元緩衝器)最佳化。在某些實施例中，資料傳輸電路416用於位元分片(bit slicing)，其中以區段(sections)來界定資料。舉例而言，可以寬度為16位元之區段(例如，[15：0]、[31：16]、[47：32]、[63：48])來界定或分片該資料，而不是將資料界定為寬度為64位元(例如，[63：0])。在某些此等實施例中，並非所有位元均分組在一起，且並非所有位元均產生相同行為(例如，邏輯寬度及/或時間寬度)。
根據本發明之實施例，資料傳輸電路416中之一或多者 在操作上耦接至資料線452之連接至級A、B、C、D之每一者中之一個或多個記憶體裝置412的對應之一條或多條資料線。舉例而言，在某些實施例中，每一資料傳輸電路416連接至一個或多個連接至每一級中之一個對應記憶體裝置(例如，記憶體裝置204A、204B、204C及204D，如圖3A所示)的資料線452(資料線452包含資料線4521、4522)。每一資料線450、452因此經由資料傳輸電路416而將來自系統記憶體控制器420之資料攜載至連接至資料傳輸電路416之記憶體裝置204A、204B、204C、204D。某些實施例之資料傳輸電路416可用以朝向及自系統記憶體控制器420及記憶體裝置412而驅動每一資料位元，而非記憶體控制器420及記憶體裝置412直接朝向及自系統記憶體控制器420及記憶體裝置412而驅動每一資料位元。具體而言，如下文更詳細地描述，某些實施例之每一資料傳輸電路416之一側在操作上耦接至每一級中之記憶體裝置412(例如，經由資料線452)，同時資料傳輸電路416之另一側在操作上耦接至系統記憶體控制器420之對應資料線450。
為了減少系統記憶體控制器420(例如，在寫入操作期間)所經歷之記憶體裝置負載，某些實施例之資料傳輸電路416有利地組態為被系統記憶體控制器420辨識為單一記憶體負載。在某些實施例中藉由以下方式來合意地達成此有利結果：使用資料傳輸電路416僅將經啟用之記憶體裝置412(例如，將寫入資料之一個、兩個或多個記憶體裝置412)電性耦接至系統記憶體控制器420，且使其他記憶體裝置412(即，將不寫入資料之一個、兩個或多個記憶體裝置412)與系統記憶體控制器420電性隔離。因 此，在資料將被寫入至記憶體模組400之一級中之單一記憶體裝置412的寫入操作期間，來自系統記憶體控制器420之每一資料位元經歷來自記憶體模組400之單一負載(由資料傳輸電路416中之一者呈現)，而非同時經歷資料傳輸電路416在操作上耦接至的所有四個記憶體裝置412A、412B、412C、412D的負載。在圖3A之實例中，在資料將被寫入至兩個級中之兩個記憶體裝置412(例如，記憶體裝置412A及412C或記憶體裝置412B及412D)的寫入操作期間，來自系統記憶體控制器420之每一資料位元經歷來自記憶體模組402之單一負載(由資料傳輸電路416中之一者呈現)，而非同時經歷資料傳輸電路416在操作上耦接至的所有四個記憶體裝置412A、412B、412C、412D的負載。與標準JEDEC四級DIMM組態(見圖2A及圖2B)相比，某些實施例之記憶體系統402可使系統記憶體控制器420上之負載減少四倍。
圖5示意性地說明與本文所描述之某些實施例相容的實例資料傳輸電路416。在一個實施例中，資料傳輸電路416包含用以控制資料傳輸電路416之各種組件的控制邏輯電路502，其可包含一個或多個緩衝器、一個或多個開關以及一個或多個多工器及其他組件。圖5說明之實施例的寬度為1位元，且使單一資料線518在系統記憶體控制器420與記憶體裝置412之間切換。在其他實施例中，資料傳輸電路416的寬度可為多個位元，例如8個位元，且切換對應數目的資料線518。在多位元寬度的實施例中，控制邏輯電路502可在多個位元上共用。
作為使記憶體裝置412與系統記憶體控制器420隔離的一部分，在一個實施例中，資料傳輸電路416允許「驅動」寫入 資料及「合併」讀取資料。在圖5所示之操作實施例中，在寫入操作中，經由資料線518進入資料傳輸電路416的資料較佳在經過寫入緩衝器503之後，被驅動至標記為路徑A及路徑B的兩個資料路徑上。記憶體裝置412之級同樣被劃分為兩個群組，其中一個群組與路徑A相關聯，且一個群組與路徑B相關聯。如圖3A所示，級A及級C在第一群組中，且級B及級D在第二群組中。因此，級A及級C之記憶體裝置412A、412C藉由兩個資料路徑中之第一者而連接至資料傳輸電路416，且級B及級D之記憶體裝置412B、412D藉由兩個資料路徑中之第二者而連接至資料傳輸電路416。在其他實施例中，寫入資料之驅動以及讀取資料之合併可在兩個以上的資料路徑上執行。
就像已知一樣，行位址選通(Column Address Strobe，CAS)潛伏期(latency)為系統記憶體控制器420通知記憶體模組402存取一選定級或列中之特定行的時刻與針對或來自特定行之資料位於該選定級或列之輸出接腳上的時刻之間所逝去的延遲時間。所述潛伏期可由記憶體模組用來控制資料傳輸電路416之操作。在潛伏期的期間，位址及控制信號自系統記憶體控制器420傳遞至控制電路430，控制電路430產生(例如，經由線432)發送至控制邏輯電路502的控制，控制邏輯電路502隨後控制資料傳輸電路416之組件的操作。
對於寫入操作，在CAS潛伏期的期間，控制電路430在一個實施例中將多個啟用控制信號提供至每一資料傳輸電路416之控制邏輯電路502，藉此使控制邏輯電路502選擇路徑A或路徑B來引導資料。因此，當控制邏輯電路502接收到(例如)「啟 用A」信號時，路徑A中之第一三態緩衝器(tri-state buffer)504被啟用，且在其輸出上主動地驅動資料值，而路徑B中之第二三態緩衝器506被停用，其輸出處於高阻抗條件。在此狀態下，資料傳輸電路416允許將資料沿路徑A引導至第一端子Y1，第一端子Y1連接至第一群組之記憶體裝置412(例如，級A及級C中之彼等記憶體裝置)，且僅與所述記憶體裝置412通信。類似地，若接收到「啟用B」信號，則第一三態緩衝器504斷開路徑A，且第二三態506閉合路徑B，從而將資料引導至第二端子Y2，第二端子Y2連接至第二群組之記憶體裝置412(例如，級B及級D中之彼等記憶體裝置)，且僅與所述記憶體裝置412通信。
對於讀取操作，資料傳輸電路416作為多工電路而操作。在圖5所說明之實施例中，舉例而言，自一個級之記憶體裝置412讀取之資料信號是在資料傳輸電路416之第一端子Y1或第二端子Y2處被接收。多個資料信號被饋送至多工器508，多工器508選擇其中一者以路由至(route to)多工器508之輸出。控制邏輯電路502產生選擇信號以選擇適當的資料信號，且較佳是在選定的資料信號經過讀取緩衝器509之後，將選定的資料信號沿單一資料線518傳輸至系統記憶體控制器420。讀取緩衝器509可為在讀取操作期間由控制邏輯電路502啟用之三態緩衝器。在另一實施例中，多工器508及讀取緩衝器509可組合於一個組件中。在又一實施例中，多工器508及讀取緩衝器509之操作可被劃分於兩個三態緩衝器上，一個三態緩衝器用以啟用自Y1至資料線518的值，且另一三態緩衝器用以啟用自Y2至資料線518的值。
資料傳輸電路416在資料線518上呈現來自寫入緩衝器 503及讀取緩衝器509之負載。寫入緩衝器503與記憶體裝置412中之一者上的輸入緩衝器相當，且讀取緩衝器509與記憶體裝置412中之一者上的輸出緩衝器相當。因此，資料傳輸電路416向系統記憶體控制器420呈現實質上與記憶體裝置412中之一者將呈現之負載相同的負載。類似地，資料傳輸電路416在第一端子Y1及第二端子Y2上呈現來自多工器508以及第一三態緩衝器504(在第一端子Y1上)及第二三態緩衝器506(在第二端子Y2上)的負載。多工器508在負載方面與系統記憶體控制器420上之輸入緩衝器相當，且第一三態緩衝器504及第二三態緩衝器506各自與系統記憶體控制器420上之輸出緩衝器相當。因此，資料傳輸電路416向記憶體裝置412呈現實質上與系統記憶體控制器420將呈現之負載相同的負載。
另外，資料傳輸電路416進行操作以改善在系統記憶體控制器420與記憶體裝置412之間傳遞的資料信號之品質。在無資料傳輸電路416之情況下，資料信號之波形可實質上降級或在來源與儲集器(sink)之間自所要形狀而發生失真。舉例而言，信號品質可能因有損耗的傳輸線特性、傳輸線段之特性之間的失配(mismatch)、信號串擾(crosstalk)或電性雜訊而降級。然而，在讀取方向上，讀取緩衝器509再生來自記憶體裝置412之信號，藉此而恢復所要之信號波形形狀。類似地，在寫入方向上，第一三態緩衝器504及第二三態緩衝器506再生來自系統記憶體控制器420之信號，藉此而恢復所要之信號波形形狀。
再次參見圖3A，當系統記憶體控制器420執行讀取或寫入操作時，每一特定操作是針對特定記憶體模組402之級A、B、 C及D中之特定一者。記憶體模組402中之被特定針對之一者上的資料傳輸電路416充當雙向中繼器/多工器，使得其在自系統記憶體控制器420連接至記憶體裝置412時驅動資料信號。其餘的記憶體模組402上之其他資料傳輸電路416對特定操作停用。舉例而言，在資料線518上進入資料傳輸電路416中之資料信號取決於哪些記憶體裝置是活動的且被啟用，而被驅動至記憶體裝置412A及412C或412B及412C。資料傳輸電路416隨後將信號自記憶體裝置412A、412B、412C、412D多工至系統記憶體控制器420。資料傳輸電路416可各自控制(例如)半位元組(nibble)寬度的資料路徑或位元組寬度的資料路徑。如上文所論述，與每一記憶體模組402相關聯之資料傳輸電路416可操作以合併資料讀取信號並驅動資料寫入信號，從而啟用系統記憶體控制器420與所針對或選定之記憶體裝置412之間的適當資料路徑。因此，當存在四個四級記憶體模組時，系統記憶體控制器420經歷(see)四個負載減少式切換電路負載，而非十六個記憶體裝置負載。與例如上文參見圖1A、圖1B及圖2A至圖2D而描述之習知系統相比，系統記憶體控制器420上減少之負載增強了效能且降低了記憶體系統之功率要求。
可參見圖6進一步理解使用資料傳輸電路416之記憶體模組的操作，圖6為記憶體模組402之信號的說明性時序圖。所述時序圖包含第一至第八時間週期601至608。當記憶體裝置412為同步記憶體時，時間週期601至608中之每一者可對應於記憶體裝置412之一個時脈週期。
第一、第二及第三時間週期601至603說明資料自記憶 體控制器401傳遞至記憶體模組402的寫入操作。第四時間週期604為寫入操作與後續的讀取操作之間的轉移(transition)。時序圖繪示對連接至資料傳輸電路416之第一端子Y1的第一群組之記憶體裝置412A、412C的寫入操作，以及對連接至資料傳輸電路416之第二端子Y2的第二群組之記憶體裝置412B、412D的寫入操作。回憶上文所述的CAS潛伏期，每一寫入操作以管線式方式而在兩個時間週期上延續。
對第一群組之記憶體裝置412A、412C之寫入是在位址及控制信號440自系統記憶體控制器420傳遞至模組控制器430時出現於第一時間週期601中。控制電路430評估位址及控制信號440，以確定資料將被寫入至第一群組中之記憶體裝置412A、412C。在第二時間週期602期間，控制電路430將控制信號供應至控制邏輯電路502，以啟用第一三態緩衝器504並使第二三態緩衝器506及該讀取緩衝器509停用。因此，在第二時間週期602期間，資料位元自資料線518傳遞至第一端子Y1，且繼續傳遞至記憶體裝置412A、412C。
類似地，對第二群組之記憶體裝置412A、412C之寫入是在位址及控制信號440自系統記憶體控制器420傳遞至控制電路430時出現於第二時間週期602中。控制電路430評估位址及控制信號440，以確定資料將被寫入至第二群組中之記憶體裝置412B、412D。在第三時間週期603期間，控制電路430將控制信號供應至控制邏輯電路502，以啟用第二三態緩衝器506並使第一三態緩衝器504及該讀取緩衝器509停用。因此，在第三時間週期603期間，資料位元自資料線518傳遞至第二端子Y2，且繼續 傳遞至記憶體裝置412B、412D。
第五、第六、第七及第八時間週期605至608說明資料自記憶體模組402傳遞至系統記憶體控制器420的讀取操作。時序圖繪示自連接至資料傳輸電路416之第一端子Y1之第一群組的記憶體裝置412A、412C的讀取操作，以及自連接至資料傳輸電路416之第二端子Y2之第二群組的記憶體裝置412B、412D的讀取操作。回憶上文所述的CAS潛伏期，每一讀取操作以管線式方式在兩個時間週期上延續。
自第一群組之記憶體裝置412A、412C之讀取是在位址及控制信號440自系統記憶體控制器420傳遞至控制電路430時出現於第五時間週期605中。控制電路430評估位址及控制信號440，以確定資料將自第一群組中之記憶體裝置412A、412C被讀取。在第六時間週期606期間，控制電路430將控制信號供應至控制邏輯電路502，以致使多工器508選擇來自第一端子Y1之資料，以啟用該讀取緩衝器509並停用第一三態緩衝器504及第二三態緩衝器506。因此，在第六時間週期606期間，資料位元經由第一端子Y1而自記憶體裝置412A、412C傳遞至資料線518，且繼續傳遞至系統記憶體控制器420。
自第二群組之記憶體裝置412B、412D之讀取是在位址及控制信號440自系統記憶體控制器420傳遞至控制電路430時出現於第七時間週期607中。控制電路430評估位址及控制信號440，以確定資料將自第二群組中之記憶體裝置412B、412D被讀取。在第八時間週期608期間，控制電路430將控制信號供應至控制邏輯電路502，以致使多工器508選擇來自第二端子Y2的資 料，以啟用該讀取緩衝器509並停用第一三態緩衝器504及第二三態緩衝器506。因此，在第八時間週期606期間，資料位元經由第二端子Y2而自記憶體裝置412B、412D傳遞至資料線518，且繼續傳遞至系統記憶體控制器420。
上文已描述了各種實施例。儘管已參考此等特定實施例描述了本發明，但描述內容意在說明本發明，而無意具有限制性。在不脫離如所附申請專利範圍中所界定之本發明之真實精神及範疇的情況下，熟習此項技術者可想到各種修改及應用。
400‧‧‧記憶體子系統/記憶體模組
402‧‧‧記憶體模組
410‧‧‧記憶體模組/印刷電路板
411‧‧‧邊緣
412A1、412A2、…、412An‧‧‧記憶體裝置
412B1、412B2、…、412Bn‧‧‧記憶體裝置
412C1、412C2、…、412Cn‧‧‧記憶體裝置
412D1、412D2、…、412Dn‧‧‧記憶體裝置
4161‧‧‧第一資料傳輸電路
4162‧‧‧第二資料傳輸電路
416n‧‧‧第n資料傳輸電路
420‧‧‧系統記憶體控制器
430‧‧‧控制電路
432‧‧‧線
440‧‧‧位址及控制線/位址及控制信號
442‧‧‧線
450‧‧‧資料線
4521、4522‧‧‧資料線
A、B、C、D‧‧‧級

Claims (15)

  1. 一種記憶體模組，用以操作在具有系統記憶體控制器的記憶體系統，所述記憶體系統包括在所述記憶體模組和所述系統記憶體控制器之間的控制線和資料線，所述記憶體模組包括：至少一印刷電路板；控制電路，其以機械方式耦接至所述至少一印刷電路板，所述控制電路經組態以自所述系統記憶體控制器通過所述控制線接收輸入控制信號，且回應於所述輸入控制信號產生第一組模組控制信號和第二組模組控制信號；多個記憶體裝置，其以機械方式耦接至所述至少一印刷電路板且在操作上耦接至所述控制電路，所述多個記憶體裝置經組態以回應於所述第一組模組控制信號來執行記憶體操作；以及多個資料傳輸電路，所述多個資料傳輸電路中的每一者耦接至對應於所述資料線的集合，所述多個資料傳輸電路以機械方式耦接至所述至少一印刷電路板且分散於所述記憶體模組之對應於所述資料線的個別集合的位置；其中，每個資料傳輸電路經組態當從所述記憶體控制器隔離所述多個記憶體裝置的第二子集合時，回應於所述第二組模組控制信號而啟用在所述多個記憶體裝置的第一子集合和對應於所述資料線的集合之間的資料路徑的集合，所述多個記憶體裝置的第一子集合包含至少一第一記憶體裝置且所述多個記憶體裝置的第二子集合包含至少一第二記憶體裝置。
  2. 如申請專利範圍第1項所述的記憶體模組，其中所述第二組模組控制信號包含一個或一個以上的啟用信號以啟用所述資料 路徑的集合。
  3. 如申請專利範圍第1項所述的記憶體模組，其中在寫入操作的期間，每個資料傳輸電路呈現所述記憶體控制器的已減少負載，使得所述記憶體控制器從所述記憶體模組在每一條資料線上經歷單一記憶體裝置負載。
  4. 如申請專利範圍第1項所述的記憶體模組，其中每個資料傳輸電路包括寫入緩衝器，以接收來自所述記憶控制器的寫入資料，且在所述寫入操作的期間，回應所述第二組模組控制信號，驅動所述寫入資料至所述多個記體憶裝置中的經選擇的子集合。
  5. 如申請專利範圍第2項所述的記憶體模組，其中在讀取操作的期間，每個資料傳輸電路進行選擇以回應所述第二組模組控制信號，並且驅動讀取資料至所述記憶體控制器，其中所述多個記憶體裝置的個別子集合用以接收所述讀取資料。
  6. 如申請專利範圍第1項所述的記憶體模組，其中所述多個記憶體裝置組織為多個級，其中所述多個資料傳輸電路是關聯於所述多個記憶體裝置的個別集合，且其中所述多個記憶體裝置的每個集合包括來自每個級的至少一記憶體裝置以及所述多個記憶體裝置的至少兩個子集合。
  7. 如申請專利範圍第1項所述的記憶體模組，其中所述至少一印刷電路板包含第一組模組信號線以及第二組模組信號線，其中所述多個記憶體裝置從所述模組控制器通過所述第一組模組信號線接收第一組模組控制信號，且其中所述多個資料傳輸電路從所述模組控制器通過所述第二組模組信號線接收第二組模組控制信號。
  8. 如申請專利範圍第1項所述的記憶體模組，其中所述資料線的每個集合以多位元資料信號的方式來傳輸一組位元。
  9. 如申請專利範圍第1項所述的記憶體模組，其中每個資料傳輸電路具有的位元寬度相同於一個記憶體裝置的位元寬度。
  10. 如申請專利範圍第1項所述的記憶體模組，其中每個資料傳輸電路具有的位元寬度大於一個記憶體裝置的位元寬度。
  11. 如申請專利範圍第1項所述的記憶體模組，其中所述多個記憶體裝置中的每個記憶體裝置從由動態隨機存取記憶體、同步動態隨機存取記憶體以及雙資料速率動態隨機存取記憶體所組成的子集合中選擇。
  12. 如申請專利範圍第1項所述的記憶體模組，其中所述資料路徑的集合中的每一者包括第一三態緩衝器，所述第一三態緩衝器藉由所述模組控制信號中的至少一者所控制。
  13. 一種操作記憶體模組的方法，其中所述記憶體模組通過資料線的多個集合而耦接至電腦系統記憶體控制器，所述記憶體模組包括多個記憶體裝置，所述方法包括：從所述記憶體控制器接收位址/控制信號；回應於所述位址/控制信號以產生第一組模組控制信號及第二組模組控制信號；傳輸所述第一組模組控制信號至所述多個記憶體裝置；傳輸所述第二組模組控制信號至分散於所述記憶體模組的多個資料傳輸電路，每個資料傳輸電路對應於資料線的個別集合；以及在每個相應的資料傳輸電路，當從所述記憶體控制器隔離所 述多個記憶體裝置的第二子集合時，回應於所述第二組模組控制信號而啟用在所述記憶體控制器和所述多個記憶體裝置的第一子集合之間的資料路徑的集合，所述多個記憶體裝置的第一子集合包含至少一第一記憶體裝置且所述多個記憶體裝置的第二子集合包含至少一第二記憶體裝置。
  14. 如申請專利範圍第13項所述的方法，其中所述多個記憶體裝置組織為多個級，其中所述多個資料傳輸電路是關聯於所述多個記憶體裝置的個別集合，且其中所述多個記憶體裝置的每個集合包括來自每個級的至少一記憶體裝置以及所述多個記憶體裝置的至少兩個子集合。
  15. 如申請專利範圍第13項所述的方法，其中所述資料線的每個集合以多位元資料信號的方式來傳輸一組位元。
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