TW201407755A - 非揮發性半導體記憶體裝置及製造其之方法 - Google Patents
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Abstract
根據一項實施例，一種裝置包含：一第一鰭片結構Fin，其具有沿垂直於一半導體基板(10)之一表面之一第一方向堆疊且沿平行於該半導體基板(10)之該表面之一第二方向延伸之第一至第n半導體層(12-1、12-2、12-3、12-4)(n係等於或大於2之一自然數)；第一至第n記憶體胞(16-FG，...)，其分別提供於該等第一至第n半導體層(12-1、12-2、12-3、12-4)沿垂直於該等第一及第二方向之一第三方向之表面上；及第一至第n選擇電晶體(16-SG，...)，其分別串聯連接至該等第一至第n記憶體胞(16-FG，...)。
Description
本文中所闡述之實施例一般而言係關於一種非揮發性半導體記憶體裝置及一種製造該非揮發性半導體記憶體裝置之方法。
一NAND類型快閃記憶體(其係一非揮發性半導體記憶體裝置)被廣泛地用作一大容量資料儲存裝置。當前，預期，進一步最小化將隨每位元成本之減小而改進且容量之增加藉由使記憶體元件最小化而改進。然而，對於一快閃記憶體之進一步最小化，存在諸多待解決之問題，諸如微影技術之發展及對短通道效應、元件間干擾及元件間變化之抑制。出於此原因，存在僅藉由發展一簡單平面中之最小化技術而變得難以不斷進一步改良儲存器密度之一高可能性。
因此，近年來，為增加記憶體胞之整合密度，已做出自一習用二維(平面)記憶體結構至一個三維(立體)記憶體結構之轉變之發展，且已提出多種三維非揮發性半導體記憶體裝置。在彼等結構當中，一垂直閘極(VG)類型半導體記憶體結構之特徵在於一堆疊式作用區(AA)且可共同地形成一閘極觸點(GC)，此乃因包含周邊元件之一佈局實質上等於一平面結構。
然而，當採用一NAND類型記憶體胞陣列結構時，一記憶體串包含一記憶體胞及一選擇電晶體。此外，通常，與具有一浮動閘極電極
(FG)之一記憶體胞不同，一選擇電晶體經形成呈不具有一浮動閘極電極(FG)之一金屬-絕緣體-半導體(MIS)類型以使得其一臨限值不變化。
為實現此一選擇電晶體，在習用技術中，雖然一選擇電晶體及一記憶體胞具有相同結構，但藉由採用在一電極間絕緣層中提供一孔之一程序而相互縮短對應於一浮動閘極電極(FG)之一部分及對應於選擇電晶體中之一控制閘極電極(CG)之一部分。因此，可實現一MIS類型選擇電晶體。
然而，在一垂直閘極類型半導體記憶體結構中極難以採用此技術。此乃因在此一個三維結構中，沿平行於一半導體基板之表面之一方向對準一浮動閘極電極及一控制閘極電極。因此，在此一個三維非揮發性半導體記憶體裝置中，當強迫地形成不具有一浮動閘極電極之一MIS類型選擇電晶體時，由於未對準或諸如此類而發生一選擇電晶體之特性降級及故障。
10‧‧‧半導體基板
11‧‧‧絕緣層
12-1‧‧‧第一半導體層(作用區)
12-2‧‧‧第二半導體層(作用區)
12-3‧‧‧第三半導體層(作用區)
12-4‧‧‧第四半導體層(作用區)/最上部第四半導體層
13‧‧‧絕緣層(舉例而言，氧化矽層)/最上部絕緣層
14‧‧‧絕緣層(舉例而言，氮化矽層)/最上部絕緣層
15‧‧‧閘極絕緣層(穿隧氧化物層)/閘極絕緣層(舉例而言，氧化矽層)/閘極氧化物膜
16‧‧‧第一導電層
16-FG‧‧‧浮動閘極電極/第一至第n記憶體胞
16-SG‧‧‧選擇閘極電極/第一至第n選擇電晶體
17‧‧‧電極間絕緣層/層間絕緣層(舉例而言，SiO2/Si3N4/SiO2)/電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)/層間絕緣層(舉例而言，SiO2)/第二絕緣層
18‧‧‧第二導電層/第二導電層(舉例而言，多晶矽層)
18a‧‧‧第二導電層(舉例而言，多晶矽層)/第二導電層
18b‧‧‧第二導電層(舉例而言，金屬層)/第二導電層
18-CG‧‧‧控制閘極電極
18-SG‧‧‧選擇閘極電極
19‧‧‧遮罩層(抗蝕劑層)
20‧‧‧遮罩層(抗蝕劑層)
21‧‧‧鈍化絕緣層(舉例而言，氧化矽層)
23‧‧‧遮罩層(抗蝕劑層)
24‧‧‧遮罩層(抗蝕劑層)
31‧‧‧樑結構
32‧‧‧接觸插塞(共同電極)
A‧‧‧箭頭
AA‧‧‧堆疊式作用區/作用區
AGT‧‧‧輔助閘極電晶體
b-b‧‧‧線
BK‧‧‧區塊
BL‧‧‧位元線
CG‧‧‧控制閘極電極
d‧‧‧縮小量
FG‧‧‧浮動閘極電極
Fin‧‧‧鰭片結構
HM‧‧‧平面佈局
LST‧‧‧層選擇電晶體/第一層選擇電晶體/第二層選擇電晶體/第三層選擇電晶體/第四層選擇電晶體
MC‧‧‧記憶體胞
S1‧‧‧第一記憶體串
S2‧‧‧第二記憶體串
S3‧‧‧第三記憶體串
S4‧‧‧第四記憶體串
SGT‧‧‧選擇電晶體/區塊選擇電晶體
SL‧‧‧共同源極線
t‧‧‧寬度
Wi‧‧‧寬度
Wmc‧‧‧寬度
Wst‧‧‧寬度
y1‧‧‧蝕刻量
III-III‧‧‧線
IV-IV‧‧‧線
V-V‧‧‧線
XLIV-XLIV‧‧‧線
XLVI-XLVI‧‧‧線
XLV-XLV‧‧‧線
XXIII-XXIII‧‧‧線
XXII-XXII‧‧‧線
XXIV-XXIV‧‧‧線
圖1係圖解說明一第一實施例之一透視圖；圖2係沿圖1中之箭頭A截取之一側視圖；圖3係沿圖2中之線III-III截取之一剖面圖；圖4係沿圖2中之線IV-IV截取之一剖面圖；圖5係沿圖2中之線V-V截取之一剖面圖；圖6至圖9係圖解說明一製造方法之一程序之視圖；圖10(a)、圖10(b)至圖14(a)、圖14(b)係圖解說明一製造方法之一程序之視圖；圖15係圖解說明一製造方法之一程序之一視圖；圖16(a)、圖16(b)至圖18(a)、圖18(b)係圖解說明一製造方法之一程序之視圖；圖19係圖解說明一製造方法之一程序之一視圖；
圖20係圖解說明一第二實施例之一透視圖；圖21係沿圖20中之箭頭A截取之一側視圖；圖22係沿圖21中之線XXII-XXII截取之一剖面圖；圖23係沿圖21中之線XXIII-XXIII截取之一剖面圖；圖24係沿圖21中之線XXIV-XXIV截取之一剖面圖；圖25(a)至圖25(c)係圖解說明一鰭片寬度之一比較性實例之一視圖；圖26至圖27係圖解說明一製造方法之一程序之視圖；圖28(a)、圖28(b)至圖36(a)、圖36(b)係圖解說明一製造方法之一程序之視圖；圖37係圖解說明一製造方法之一程序之一視圖；圖38(a)、圖38(b)至圖40(a)、圖40(b)係圖解說明一製造方法之一程序之視圖；圖41係圖解說明一製造方法之一程序之一視圖；圖42係圖解說明一第三實施例之一透視圖；圖43係沿圖42中之箭頭A截取之一側視圖；圖44係沿圖43中之線XLIV-XLIV截取之一剖面圖；圖45係沿圖43中之線XLV-XLV截取之一剖面圖；圖46係沿圖43中之線XLVI-XLVI截取之一剖面圖；圖47(a)、圖47(b)至圖51(a)、圖51(b)係圖解說明一製造方法之一程序之視圖；圖52係圖解說明一製造方法之一程序之一視圖；圖53(a)、圖53(b)係作為一比較性實例圖解說明一選擇電晶體製造方法之一視圖；及圖54係作為一應用實例圖解說明一VLB之一透視圖。
一般而言，根據一項實施例，一非揮發性半導體記憶體裝置包括：一半導體基板；一第一鰭片結構，其具有沿垂直於該半導體基板之一表面之一第一方向堆疊且沿平行於該半導體基板之該表面之一第二方向延伸之第一至第n半導體層(n係等於或大於2之一自然數)；第一至第n記憶體胞，其分別提供於該等第一至第n半導體層沿垂直於該等第一及第二方向之一第三方向之表面上；及第一至第n選擇電晶體，其分別串聯連接至該等第一至第n記憶體胞，其中該等第一至第n記憶體胞包括一第一閘極結構，該第一閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：一第一絕緣層、具有一第一導電層之一浮動閘極電極、一第二絕緣層及具有一第二導電層之一控制閘極電極，該等第一至第n選擇電晶體包括一第二閘極結構，該第二閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：該第一絕緣層及具有該第一導電層之一選擇閘極電極，該等第一至第n記憶體胞之該等浮動閘極電極之該等第一導電層彼此獨立，該等第一至第n記憶體胞之該等控制閘極電極之該等第二導電層沿該第一方向彼此連接，且該等第一至第n選擇電晶體之該等選擇閘極電極之該等第一導電層沿該第一方向彼此連接。
在下文中，將參考圖式闡述實施例。
此外，貫穿該等實施例，相同符號將表示相同組態，且將省略冗餘說明。此外，各別圖式係促成說明及理解本發明之示意圖，且其形狀、大小及比率可不同於實際裝置之彼等形狀、大小及比率；然而，考量以下說明及習知技術，可適當地修改其設計。
以下實施例係關於包含具有堆疊於一半導體基板上之半導體層(作用區)之一鰭片結構之一個三維非揮發性半導體記憶體裝置。
舉例而言，該非揮發性半導體記憶體裝置之一記憶體胞包含一
閘極結構，其中一第一絕緣層(穿隧氧化物層)、一電荷儲存層、一第二絕緣層及一控制閘極電極按所述次序堆疊於構成一鰭片結構之半導體層之側表面上。
舉例而言，作為垂直閘極類型三維堆疊式記憶體中之一者，一垂直閘極階梯狀位元成本可縮放記憶體(VLB)對應於實施例與其相關之非揮發性半導體記憶體裝置。
將VLB分類成：一垂直閘極-浮動閘極類型(VG-FG類型)，其中一電荷儲存層係處於一電浮動狀態之一浮動閘極電極；及一垂直閘極-Si/氧化物/氮化物/氧化物/Si類型(VG-SONGS類型)，其中一電荷儲存層係陷獲一電荷之一電荷陷阱絕緣層。該等實施例與兩種類型之VLB兩者皆相關。
在上文之三維非揮發性半導體記憶體裝置中，選擇電晶體用於選擇一區塊(記憶體串)、一半導體層及一鰭片結構。舉例而言，在VLB中，一區塊選擇電晶體用於選擇一區塊(記憶體串)，一層選擇電晶體用於選擇一半導體層，及一輔助閘極電晶體用於選擇一鰭片結構。
實施例係關於選擇電晶體之結構及其製造方法。
舉例而言，根據一實施例之一非揮發性半導體記憶體裝置包含一鰭片結構，該鰭片結構具有沿垂直於一半導體基板之一表面之一第一方向堆疊且沿平行於該半導體基板之該表面之一第二方向延伸之第一至第n半導體層(n係等於或大於2之一自然數)。
第一至第n記憶體胞分別提供於該鰭片結構內側之該等第一至第n半導體層沿垂直於該等第一及第二方向之一第三方向之一表面上。此外，第一至第n選擇電晶體串聯連接至該等第一至第n記憶體胞。
由於該等第一至第n選擇電晶體之位置根據選擇電晶體之類型(區塊選擇電晶體、層選擇電晶體及輔助閘極電晶體)而不同，因此本文
中省略其一說明且稍後將闡述其細節。
該等第一至第n記憶體胞包含一閘極結構，其中一第一絕緣層、一電荷儲存層、一第二絕緣層及一控制閘極電極按所述次序安置於該等第一至第n半導體層沿該第三方向之該表面上。
當該電荷儲存層係處於一電浮動狀態之一浮動閘極電極時，該浮動閘極電極獨立於該等第一至第n記憶體胞中之每一者，且該控制閘極電極藉由沿該第一方向延伸而被該等第一至第n記憶體胞所共享。
當該電荷儲存層係陷獲一電荷之一電荷陷阱絕緣層時，該電荷儲存層可獨立於該等第一至第n記憶體胞中之每一者或可連接至該等第一至第n記憶體胞中之每一者。此外，在此情形中，該控制閘極電極藉由沿該第一方向延伸而被該等第一至第n記憶體胞所共享。
在此情形中，該等第一至第n選擇電晶體具有以下兩種閘極結構中之一者。
--閘極結構，其中閘極絕緣層(第一絕緣層)及具有第一導電層之選擇閘極電極按所述次序而安置--
該第一結構適用於其中該記憶體胞具有一浮動閘極電極(舉例而言，一VG-FG類型)之情形。
亦即，在此結構中，該等第一至第n選擇電晶體之該閘極絕緣層包含與該等第一至第n記憶體胞之該閘極絕緣層相同之材料(第一絕緣層)，及該等第一至第n選擇電晶體之該選擇閘極電極包含與該等第一至第n記憶體胞之該電荷儲存層(浮動閘極電極)相同之材料(第一導電層)。
此外，構成該選擇閘極電極之該第一導電層藉由沿該第一方向延伸而被該等第一至第n選擇電晶體所共享。
--閘極結構，其中閘極絕緣層(第二絕緣層)及具有第二導電層之選擇閘極電極按所述次序而安置--
該第二結構適用於其中該記憶體胞具有一浮動閘極電極(舉例而言，一VG-FG類型)之情形及其中該記憶體胞具有一電荷陷阱絕緣層(舉例而言，一VG-SONOS類型)之情形兩者。
亦即，在此結構中，該等第一至第n選擇電晶體之該閘極絕緣層包含與該等第一至第n記憶體胞之該電極間絕緣層或該區塊絕緣層相同之材料(第二絕緣層)，及該等第一至第n選擇電晶體之該選擇閘極電極包含與該等第一至第n記憶體胞之該控制閘極電極相同之材料(第二導電層)。
此外，構成該選擇閘極電極之該第二導電層藉由沿該第一方向延伸而被該等第一至第n選擇電晶體所共享。
根據該上述結構，由於該等第一至第n選擇電晶體具有不同於該等第一至第n記憶體胞之結構之一MIS結構，因此習用技術中必要之形成一孔之一程序變得不必要。因此，甚至當因記憶體胞之高整合度及最小化而發生第一至第n半導體層之數目之一增加、該等第一至第n記憶體胞之該浮動閘極電極之高度(沿該第三方向之寬度)之一減小及鰭片之間的空間之一減小時，亦可易於獲得上文所闡述兩種結構。
因此，由於可防止該等第一至第n選擇電晶體之特性降級及故障，因此可同時實現該三維非揮發性半導體記憶體裝置之該高整合度及高可靠性。
此實施例適用於其中一記憶體胞結構為一浮動閘極類型之情形。
亦即，此實施例係關於當記憶體胞包含第一絕緣層(閘極絕緣
層)、第一導電層(浮動閘極電極)、第二絕緣層及第二導電層(控制閘極電極)時，其中選擇電晶體包含第一絕緣層(閘極絕緣層)及第一導電層(選擇閘極電極)之一結構(第二結構)。
圖1圖解說明一VG-FG類型VLB之一結構。圖2係沿箭頭A截取之圖1之結構之一側視圖；圖3係沿圖2中之線III-III截取之一剖面圖；圖4係沿圖2中之線IV-IV截取之一剖面圖；及圖5係沿圖2中之線V-V截取之一剖面圖。
在此實施例中，將闡述VG-FG類型VLB之一記憶體胞陣列之主要部分。將以一應用實例闡述VG-FG類型VLB之整個記憶體胞陣列。
舉例而言，半導體基板10係一矽基板。舉例而言，絕緣層11係稱為埋入式氧化物(BOX)之一個氧化矽層且用作一元件隔離絕緣層。
在絕緣層11上，沿垂直於半導體基板10之一表面之一第一方向堆疊第一、第二、第三及第四半導體層(作用區)12-1、12-2、12-3及12-4。第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿平行於半導體基板10之該表面之一第二方向延伸且彼此絕緣。
在此實施例中，堆疊四個半導體層；然而，本發明不限於其且可堆疊兩個或兩個以上半導體層。此外，當堆疊式半導體層之數目增加時，其係更佳的，此乃因作為一半導體記憶體之記憶體容量增加。
第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4藉由絕緣層(舉例而言，氧化矽層)13而彼此絕緣。
絕緣層(舉例而言，氮化矽層)14安置為最上部第四半導體層12-4上之絕緣層13上之一硬遮罩層。
第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4以及絕緣層13及14構成一鰭片結構Fin。第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4較佳地處於一單晶狀態，但可處於一多晶
狀態或一非晶狀態。
第一、第二、第三及第四記憶體串S1、S2、S3及S4分別使用第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4作為通道。第一、第二、第三及第四記憶體串S1、S2、S3及S4中之每一者皆包含沿該第二方向串聯連接之記憶體胞MC及串聯連接至記憶體胞MC之選擇電晶體SGT。
構成第一、第二、第三及第四記憶體串S1、S2、S3及S4之記憶體胞MC包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4分別沿垂直於第一及第二方向之一第三方向之表面上之閘極絕緣層(穿隧氧化物層)15、浮動閘極電極16-FG、電極間絕緣層17及控制閘極電極18-CG。
浮動閘極電極16-FG包含一第一導電層(舉例而言，導電多晶矽層)。構成浮動閘極電極16-FG之第一導電層獨立於構成第一、第二、第三及第四記憶體串S1、S2、S3及S4之記憶體胞MC中之每一者。
控制閘極電極18-CG包含一第二導電層(舉例而言，導電多晶矽層)。構成控制閘極電極18-CG之第二導電層藉由沿第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面以第一方向進行延伸而被第一、第二、第三及第四記憶體串S1、S2、S3及S4所共享。
為增加記憶體胞MC之耦合比率，控制閘極電極18-CG覆蓋浮動閘極電極16-FG沿第一方向之側表面及浮動閘極電極16-FG沿第三方向之側表面。
此外，控制閘極電極18-CG完全填充沿第三方向對準之兩個鰭片結構Fin之間的(僅在兩個鰭片結構Fin內側之記憶體胞MC之間的)空間。當自半導體基板10之頂部觀看時，控制閘極電極18-CG作為一整體沿第三方向延伸。
構成第一、第二、第三及第四記憶體串S1、S2、S3及S4之選擇電晶體SGT包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4分別沿垂直於第一及第二方向之第三方向之表面上之閘極絕緣層15及選擇閘極電極18-SG。
選擇閘極電極18-SG包含一第一導電層(舉例而言，導電多晶矽層)。構成選擇閘極電極18-SG之第一導電層藉由沿第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面以第一方向進行延伸而被第一、第二、第三及第四記憶體串S1、S2、S3及S4所共享。
此外，選擇閘極電極18-SG包含提供於構成選擇閘極電極18-SG之第一導電層沿第一方向之表面(頂部表面)上之一第二導電層(舉例而言，導電多晶矽層)。
選擇閘極電極16-SG完全填充沿第三方向對準之兩個鰭片結構Fin之間的(僅在兩個鰭片結構Fin內側之記憶體胞MC之間的)空間。當自半導體基板10之頂部觀看時，選擇閘極電極16-SG及18-SG作為一整體沿第三方向延伸。
在此實施例中，在其中提供選擇電晶體SGT之區域內側第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度實質上等於在其中提供記憶體胞MC之區域內側第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度。
此外，在其中提供選擇電晶體SGT及記憶體胞MC之區域內側第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度寬於在其他區域內側第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度。
亦即，在除其中提供選擇電晶體SGT及記憶體胞MC之區域之外的區域內側第一、第二、第三及第四半導體層12-1、12-2、12-3及12-
4沿第三方向之寬度實質上等於作為一硬遮罩層之絕緣層14沿第三方向之寬度t。
在此實施例中，堆疊對應於四個半導體層之四個記憶體串；然而，本發明不限於其且可堆疊對應於兩個或兩個以上半導體層之兩個或兩個以上記憶體串。
根據上述結構，由於可與記憶體胞MC之閘極絕緣層(穿隧氧化物層)15及浮動閘極電極16-FG同時形成閘極絕緣層15及選擇電晶體SGT之選擇閘極電極16-SG，因此習用技術中必要之形成一孔之一程序變得不必要。因此，由於可防止選擇電晶體SGT之特性降級及故障，因此可同時實現三維非揮發性半導體記憶體裝置之高整合度及高可靠性。
作為構成上文所闡述VG-FG類型VLB之材料，可根據一半導體記憶體之各別產生而適當地選擇最佳材料；然而，下文中將作為一實例闡述最常使用之材料。
舉例而言，半導體基板10係一單晶矽基板。
此外，舉例而言，絕緣層11係一個氧化矽層。當接觸第一半導體層12-1之一部分係一個氧化物層時，絕緣層11可具有包含一不同絕緣層之一多層結構。同樣地，舉例而言，絕緣層13係一個氧化矽層。當接觸第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之一部分係一個氧化物層時，絕緣層13可具有包含一不同絕緣層之一多層結構。
舉例而言，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4中之每一者皆係一矽(Si)層。第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4較佳係單晶，但可係多晶或非晶。
舉例而言，構成鰭片結構Fin之最上部絕緣層14係一個氮化矽
層。為充當一硬遮罩層，絕緣層14由不同於絕緣層11及13之材料之具有一蝕刻選擇性之一材料形成。
舉例而言，構成記憶體胞MC之閘極絕緣層(穿隧氧化物層)15係一個氧化矽層。閘極絕緣層15可係氮氧化矽、氧化矽及氮化矽之一堆疊式結構。此外，閘極絕緣層15可包含矽奈米粒子、金屬離子或諸如此類。
浮動閘極電極16-FG及選擇閘極電極16-SG可選自多晶矽(未經摻雜或經摻雜)、非晶矽(未經摻雜或經摻雜)、金屬及諸如此類。浮動閘極電極16-FG及選擇閘極電極16-SG可具有包含不同材料之一堆疊式結構。
此外，浮動閘極電極16-FG及選擇閘極電極16-SG可包含矽奈米粒子、金屬離子或諸如此類。
舉例而言，構成記憶體胞MC之電極間絕緣層17包含在一寫入/抹除操作中支援改良一耦合比率及防止一洩漏電流兩者之一材料。
舉例而言，電極間絕緣層17可選自由以下各項組成之群組：氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、氧化鉿(HfO2)、鋁酸鉿(HfAlO3)、氮氧化鉿(HfON)、氮鋁酸鉿(HfAlON)、矽酸鉿(HfSiO)、氮矽酸鉿(HfSiON)、氧化鑭(La2O3)、鋁酸鑭(LaAlO3)及矽酸鋁鑭(LaAlSiO)。
電極間絕緣層17可包含藉由改變構成上文所闡述材料之元素之一組成比而獲得之一材料，或可包含藉由在上文所闡述材料中混合矽奈米粒子或金屬離子而獲得之一材料。
舉例而言，控制閘極電極18-CG及選擇閘極電極18-SG包含一導電多晶矽層及一金屬矽化物層(諸如矽化鎳(NiSi))中之一者。
舉例而言，控制閘極電極18-CG及選擇閘極電極18-SG可包含金屬化合物，諸如氮化鉭(TaN)、碳化鉭(TaC)及氮化鈦(TiN)，或Ni、
V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及具有一金屬導電性質之其矽化物。
此外，覆蓋圖1至圖5中所圖解說明之結構之一層間絕緣層可包含具有與具有3.9之一介電常數之一個氧化矽層之位準約相同之位準之一介電常數之一材料。TEOS可用作層間絕緣層之一實例。另一選擇為，舉例而言，藉由加熱處理來點火聚矽氮烷溶劑而形成之一個氧化矽層可用作層間絕緣層。
構成浮動閘極電極16-FG、控制閘極電極18-CG及選擇閘極電極16-SG及18-SG之材料可使用任何材料，惟可採用以下程序即可。
圖6至圖19圖解說明製造圖1至圖5中所圖解說明之VG-FG類型VLB之一方法。
首先，如圖6中所圖解說明，舉例而言，將具有一平面定向100及10Ωcm至20Ωcm之一特定電阻之一p型或n型矽基板準備為半導體基板10。作為氧化矽層之絕緣層11及13以及作為多晶矽層之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4替代地形成於半導體基板10上。隨後，絕緣層14形成為最上部絕緣層13上之一硬遮罩層(舉例而言，氮化矽層)。
此外，藉由光刻程序(PEP)在絕緣層14上形成一抗蝕劑圖案。然後，藉由使用抗蝕劑圖案作為一遮罩，藉由反應性離子蝕刻(RIE)而順序地蝕刻絕緣層14、絕緣層13、第四半導體層12-4、絕緣層13、第三半導體層12-3、絕緣層13、第二半導體層12-2、絕緣層13及第一半導體層12-1。此時，亦蝕刻絕緣層11作為一元件隔離絕緣層之一部分。
因此，形成一鰭片結構Fin。此後，移除抗蝕劑圖案。
接下來，如圖7中所圖解說明，舉例而言，藉由使用膽鹼之濕式
蝕刻、化學乾式蝕刻(CDE)或使用氯氣之乾式蝕刻來凹陷蝕刻構成鰭片結構Fin之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面。因此，一凹陷部分形成於鰭片結構Fin沿第三方向之表面上。
亦即，藉由此蝕刻，自絕緣層13沿第三方向之表面向內凹陷第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面，且因此，縮小第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度。
接下來，如圖8中所圖解說明，舉例而言，藉由槽式平面天線(SPA)電漿產生技術，閘極絕緣層(舉例而言，氧化矽層)15形成於鰭片結構Fin沿第三方向之凹陷部分內側，亦即，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面上。
閘極絕緣層15充當一記憶體胞之一穿隧氧化物層或一選擇電晶體之一閘極絕緣層。
接下來，如圖9中所圖解說明，舉例而言，藉由CVD，由作為一多晶矽層之第一導電層16覆蓋鰭片結構Fin之整個表面。第一導電層16完全填充沿第三方向對準之兩個鰭片結構Fin之間的空間。
此外，舉例而言，藉由使用化學機械拋光(CMP)，拋光第一導電層16之頂部表面以平坦化第一導電層16之頂部表面。此時，可採用絕緣層14之頂部表面作為CMP之一終點。
由於其中形成一記憶體胞之一區域不同於其中形成一選擇電晶體之一區域，因此，將分別參考不同圖式闡述後續程序。
首先，如圖10B中所圖解說明，舉例而言，藉由PEP，形成遮罩層(抗蝕劑層)19以覆蓋其中形成一選擇電晶體之一區域。
藉由上述程序，已在其中形成一選擇電晶體之區域中形成包含閘極絕緣層15及作為選擇閘極電極16-SG之第一導電層16之一MIS結
構。選擇閘極電極16-SG完全填充兩個鰭片結構Fin之間的空間。
此後，藉由使用遮罩層19作為一遮罩，藉由RIE來蝕刻第一導電層16。因此，如圖10A中所圖解說明，浮動閘極電極16-FG形成於其中形成一記憶體胞之區域中之鰭片結構Fin之凹陷部分內側。
亦即，在其中形成一記憶體胞之區域中，浮動閘極電極16-FG沿垂直方向(第一方向)彼此分離。
然而，此時，鰭片結構Fin之凹陷部分內側之浮動閘極電極16-FG處於沿垂直於頁面平面之第二方向延伸之狀態，且處於在一個半導體層(記憶體串)中彼此連接之狀態。
接下來，如圖11A中所圖解說明，舉例而言，藉由濕式蝕刻或使用HF/NH3氣體之各項同性乾式蝕刻來凹陷蝕刻絕緣層13沿第三方向之表面。
較佳地，可設定絕緣層13之蝕刻量y1以使得絕緣層13沿第三方向之表面在蝕刻之後安置於浮動閘極電極16-FG沿第三方向之兩個側表面(閘極絕緣層15之側上之表面及與閘極絕緣層15相對之表面)之間。
此將防止稍後形成之控制閘極電極過度接近第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之邊緣部分，以便覆蓋浮動閘極電極之三個表面。
當控制閘極電極經設定以覆蓋浮動閘極電極之三個表面時，可改良一記憶體胞之耦合比率，此乃因控制閘極電極及浮動閘極電極之面向區增加。
此外，如圖11B中所圖解說明，在此步驟中，其中形成一選擇電晶體之一區域自圖10B之步驟無改變，此乃因該區域被遮罩層19覆蓋。此後，移除遮罩層19。
然而，在於此程序中不移除遮罩層19之情況下，在形成一第二
導電層作為稍後將闡述之一控制閘極電極及一電極間絕緣層之後，可與其一起移除遮罩層19。
在此情形中，由於可藉由剝離技術與遮罩層19同時移除其中形成一選擇電晶體之區域內側之電極間絕緣層，因此可省略稍後所闡述CMP或PEP，且可藉由減少步驟之數目來減小製造成本。
接下來，如圖12A中所圖解說明，在其中形成一記憶體胞之區域中，舉例而言，藉由各項同性蝕刻來蝕刻作為一硬遮罩層之絕緣層14以縮小絕緣層14沿第三方向之寬度。
執行此步驟以使得一個記憶體串(沿第二方向延伸之一層)內側之浮動閘極電極16-FG在稍後將闡述之一控制閘極之圖案化中在每一記憶體胞中彼此安全地分離。
絕緣層14藉由此步驟之縮小量d經設定為足以在一控制閘極電極之圖案化中在每一記憶體胞中將一個記憶體串內側之浮動閘極電極16-FG彼此分離之一量(理論值)。
特定而言，設定縮小量d以使得絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15與浮動閘極電極16-FG之界面內側。更較佳地，絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之界面外側及閘極氧化物膜15與浮動閘極電極16-FG之間的界面內側。
此時，如圖12B中所圖解說明，在其中形成一選擇電晶體之區域中蝕刻作為一硬遮罩層之絕緣層14之頂部表面。
接下來，如圖13A中所圖解說明，舉例而言，藉由CVD，在其中形成一記憶體胞之區域中形成覆蓋鰭片結構Fin之整個表面之層間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。隨後，形成第二導電層(舉例而言，多晶矽層)18a以覆蓋鰭片結構Fin並完全填充鰭片結構Fin之間的空間。
此時，如圖13B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成電極間絕緣層17及第二導電層18a。
因此，如圖14A及圖14B中所圖解說明，藉由CMP來拋光第二導電層18a之頂部表面及電極間絕緣層17之一部分。此時，當採用作為一硬遮罩層之絕緣層14之頂部表面作為CMP之一終點時，移除全部電極間絕緣層17且在其中形成一選擇電晶體之區域中曝露作為選擇閘極電極16-SG之第一導電層16之頂部表面。
此後，舉例而言，藉由CVD，第二導電層(舉例而言，金屬層)18b形成於其中形成一記憶體胞陣列之區域中之第二導電層18a上及其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上。
此外，如需要，可藉由CMP來平坦化第二導電層18b之頂部表面(沿第一方向之表面)。在此情形中，可在於第二導電層18b上形成一絕緣層(諸如一個氧化矽層)之後執行CMP。
接下來，如圖15中所圖解說明，藉由PEP在第二導電層18b上形成一抗蝕劑圖案，且藉由使用抗蝕劑圖案作為一遮罩來圖案化控制閘極電極18-CG以及選擇閘極電極16-SG及18-SG。
圖案化中所使用之抗蝕劑圖案具有沿第三方向延伸之一線及空間圖案。因此，完全移除存在於未由抗蝕劑圖案覆蓋之一部分中之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除存在於未由抗蝕劑圖案覆蓋之部分中之浮動閘極電極16-FG。亦即，在一個記憶體串中，藉由此步驟將構成沿第二方向延伸之一層之浮動閘極電極16-FG在每一記憶體胞中彼此分離。
最後，儘管未圖解說明，但舉例而言，藉由CVD，在具有一線及空間圖案之選擇閘極電極18-SG及控制閘極電極18-CG之間填充層
間絕緣層(舉例而言，氧化矽層)。
藉由上述程序完成圖1至圖5之VG-FG類型VLB。
此外，在上文所闡述製造方法中，可用以下步驟來替換圖13至圖15中所圖解說明之步驟。
在圖12之步驟之後，舉例而言，如圖16A中所圖解說明，在其中形成一記憶體胞之區域中，舉例而言，藉由CVD來形成覆蓋鰭片結構Fin之整個表面之電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。
此時，如圖16B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成電極間絕緣層17。
因此，如圖17A中所圖解說明，藉由PEP，形成遮罩層(抗蝕劑層)20以覆蓋其中形成一記憶體胞之一區域。
然後，藉由使用遮罩層20作為一遮罩，藉由RIE來選擇性地移除存在於其中形成一選擇電晶體之區域內側之電極間絕緣層17。因此，如圖17B中所圖解說明，在其中形成一選擇電晶體之區域中曝露作為選擇閘極電極16-SG之第一導電層16之頂部表面。
此後，移除遮罩層20。
接下來，如圖18A中所圖解說明，在其中形成一記憶體胞之區域中，形成第二導電層(舉例而言，多晶矽層)18以覆蓋鰭片結構Fin並完全填充鰭片結構Fin之間的空間。此時，如圖18B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成第二導電層18。
此外，如需要，可藉由CMP來平坦化第二導電層18之頂部表面(沿第一方向之表面)。在此情形中，可在於第二導電層18上形成一絕緣層(諸如一個氧化矽層)之後執行CMP。
接下來，如圖19中所圖解說明，藉由PEP在第二導電層18上形成
一抗蝕劑圖案，且藉由使用抗蝕劑圖案作為一遮罩來圖案化控制閘極電極18-CG以及選擇閘極電極16-SG及18-SG。
圖案化中所使用之抗蝕劑圖案具有沿第三方向延伸之一線及空間圖案。因此，完全移除存在於未由抗蝕劑圖案覆蓋之一部分中之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除存在於未由抗蝕劑圖案覆蓋之部分中之浮動閘極電極16-FG。亦即，在一個記憶體串中，藉由此步驟將構成沿第二方向延伸之一層之浮動閘極電極16-FG在每一記憶體胞中彼此分離。
最後，儘管未圖解說明，但舉例而言，藉由CVD，在具有一線及空間圖案之選擇閘極電極18-SG及控制閘極電極18-CG之間填充層間絕緣層(舉例而言，氧化矽層)。
藉由上述程序完成圖1至圖5之VG-FG類型VLB。
第二實施例係第一實施例之一修改。
如與第一實施例相比，此實施例之特徵在於一半導體層(作用區)沿第三方向之寬度在其中形成一選擇電晶體之一區域中較寬。由於增加作用區之寬度，因此減小一選擇電晶體之一通道之電阻值，且可加速對一記憶體胞之一讀取/寫入操作。
圖20圖解說明一VG-FG類型VLB之一結構。圖21係沿箭頭A截取之圖20之結構之一側視圖；圖22係沿圖21中之線XXII-XXII截取之一剖面圖；圖23係沿圖21中之線XXIII-XXIII截取之一剖面圖；及圖24係沿圖21中之線XXIV-XXIV截取之一剖面圖。
在此實施例中，將闡述VG-FG類型VLB之一記憶體胞陣列之主要部分。將以一應用實例闡述VG-FG類型VLB之整個記憶體胞陣列。此外，在此實施例中，將由相同符號表示與在第一實施例中相同之部
分，且將省略冗餘說明。
作為一裝置隔離絕緣層之絕緣層11安置於半導體基板10上，且鰭片結構Fin安置於絕緣層11上。
鰭片結構Fin包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4(作用區)以及絕緣層13及14。
第一、第二、第三及第四記憶體串S1、S2、S3及S4分別使用第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4作為通道。
第一、第二、第三及第四記憶體串S1、S2、S3及S4中之每一者皆包含沿該第二方向串聯連接之記憶體胞MC及串聯連接至記憶體胞MC之選擇電晶體SGT。
構成第一、第二、第三及第四記憶體串S1、S2、S3及S4之記憶體胞MC包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4分別沿垂直於第一及第二方向之一第三方向之表面上之閘極絕緣層(穿隧氧化物層)15、浮動閘極電極16-FG、電極間絕緣層17及控制閘極電極18-CG。
由於記憶體胞MC之結構與在第一實施例中相同，因此本文中將省略其一說明。
選擇電晶體SGT包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿垂直於第一及第二方向之第三方向之表面上之閘極絕緣層15及選擇閘極電極18-SG。
選擇電晶體SGT之結構與在第一實施例中實質上相同。然而，在其中形成選擇電晶體SGT之一區域中，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之寬度寬於在第一實施例中之寬度。
舉例而言，如圖25A及圖25B中所圖解說明，構成鰭片結構Fin之一半導體層(作用區AA)沿第三方向之寬度在其中形成一記憶體胞之一
區域中係Wmc、在其中形成一選擇電晶體之一區域中係Wst及在其他區域中係Wi。在此實施例中，此三個寬度具有如下之一關係：Wst>Wmc>Wi。
然而，圖25A係鰭片結構Fin之一平面圖，及圖25B係沿圖25A中之線b-b截取之一剖面圖。此外，圖22至圖24之剖面圖分別對應於沿圖25A中之線XXII-XXII截取之一剖面圖、沿圖25A中之線XXIII-XXIII截取之一剖面圖及沿圖25A中之線XXIV-XXIV截取之一剖面圖。
此外，作為一比較性實例，圖25C圖解說明第一實施例中之半導體層(作用區AA)沿第三方向之寬度。
在第一實施例中，構成鰭片結構Fin之半導體層(作用區AA)沿第三方向之寬度在其中形成記憶體胞MC之一區域中與在其中形成選擇電晶體SGT之一區域中相等。
舉例而言，如圖25C中所圖解說明，構成鰭片結構Fin之一半導體層(作用區AA)沿第三方向之寬度在其中形成一記憶體胞之一區域中係Wmc、在其中形成一選擇電晶體之一區域中係Wst及在其他區域中係Wi。在此實例中，此三個寬度具有如下之一關係：Wst=Wmc、Wst>Wi且Wmc>Wi。
此外，在圖25A及圖25C中，HM表示作為一硬遮罩層之絕緣層14之一平面佈局。
在此實例中，堆疊對應於四個半導體層之四個記憶體串；然而，本發明不限於其且可堆疊對應於兩個或兩個以上半導體層之兩個或兩個以上記憶體串。
根據上述結構，由於可與記憶體胞MC之閘極絕緣層(穿隧氧化物層)15及浮動閘極電極16-FG同時形成閘極絕緣層15及選擇電晶體SGT之選擇閘極電極16-SG，因此習用技術中必要之形成一孔之一程序變
得不必要。因此，由於可防止選擇電晶體SGT之特性降級及故障，因此可同時實現三維非揮發性半導體記憶體裝置之高整合度及高可靠性。
此外，作為第二實施例之一獨特優點，由於在其中形成一選擇電晶體之區域中增加半導體層(作用區)沿第三方向之寬度，因此鰭片結構在製造程序期間幾乎崩潰。
由於鰭片結構因堆疊式半導體層之數目之一增加、整合度之一改良及諸如此類而變得越來越窄及越來越高，因此鰭片結構之崩潰變得越來越顯著。當採用此實施例時，可防止鰭片結構之崩潰，此乃因增加在鰭片結構沿第二方向之端(一記憶體串之端)處沿第三方向之寬度。
此外，根據此實施例，易於執行在一個記憶體串中之每一記憶體胞中分離浮動閘極電極之一程序(特定而言，分離一浮動閘極電極與一選擇閘極電極之一程序)。
此乃因可充分增加在其中形成一選擇電晶體之區域中半導體層沿第三方向之寬度Wst與在除其中形成一記憶體胞及一選擇電晶體之區域之外的區域(分離區域)中半導體層沿第三方向之寬度Wi之間的差(限度)。
如在第一實施例中，作為構成上文所闡述VG-FG類型VLB之材料，可根據一半導體記憶體之各別產生而適當地選擇最佳材料。由於在第一實施例中已闡述材料實例，因此本文中將省略其一說明。
圖26至圖41圖解說明製造圖20至圖25中所圖解說明之VG-FG類型VLB之一方法。
首先，如圖26中所圖解說明，舉例而言，將具有一平面定向100
及10Ωcm至20Ωcm之一特定電阻之一p型或n型矽基板準備為半導體基板10。作為氧化矽層之絕緣層11及13以及作為多晶矽層之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4替代地形成於半導體基板10上。隨後，絕緣層14形成為最上部絕緣層13上之一硬遮罩層(舉例而言，氮化矽層)。
此外，藉由PEP在絕緣層14上形成一抗蝕劑圖案。然後，藉由使用抗蝕劑圖案作為一遮罩，藉由RIE而順序地蝕刻絕緣層14、絕緣層13、第四半導體層12-4、絕緣層13、第三半導體層12-3、絕緣層13、第二半導體層12-2、絕緣層13及第一半導體層12-1。此時，亦蝕刻絕緣層11作為一元件隔離絕緣層之一部分。
因此，形成一鰭片結構Fin。此後，移除抗蝕劑圖案。
接下來，如圖27中所圖解說明，藉由CVD，形成鈍化絕緣層(舉例而言，氧化矽層)21以覆蓋整個鰭片結構Fin。
此外，如圖28A及圖28B中所圖解說明，雖然由一遮罩層(舉例而言，抗蝕劑層)覆蓋其中形成一選擇電晶體之區域，但執行濕式蝕刻以在其中形成一記憶體胞之區域中選擇性地移除鈍化絕緣層21。在其中形成一選擇電晶體之區域中，在蝕刻之後留下鈍化絕緣層21。此後，移除遮罩層。
接下來，如圖29A中所圖解說明，舉例而言，藉由使用膽鹼之濕式蝕刻、化學乾式蝕刻(CDE)或使用氯氣之乾式蝕刻來凹陷蝕刻構成鰭片結構Fin之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面。因此，一凹陷部分形成於鰭片結構Fin沿第三方向之表面上。
亦即，藉由此蝕刻，自絕緣層13沿第三方向之表面向內凹陷第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面，且因此，縮小第一、第二、第三及第四半導體層12-1、12-
2、12-3及12-4沿第三方向之寬度。
本文中，如圖29B中所圖解說明，在蝕刻期間，需要鈍化絕緣層21來鈍化其中形成一選擇電晶體之一區域，亦即，防止該區域藉由蝕刻(低蝕刻反應性)而被移除。
舉例而言，當藉由使用鹼性溶液之濕式蝕刻來形成凹陷部分時，一含氧材料可用作鈍化絕緣層21以便減小蝕刻反應性。
含氧材料之實例可包含氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、氧化鉿(HfO2)、鋁酸鉿(HfAlO3)、氮氧化鉿(HfON)、氮鋁酸鉿(HfAlON)、矽酸鉿(HfSiO)、氮矽酸鉿(HfSiON)、氧化鑭(La2O3)、鋁酸鑭(LaAlO3)及矽酸鋁鑭(LaAlSiO)。
此外，鈍化絕緣層21之厚度均勻且在蝕刻之前具有1nm或大於1nm之一厚度可係較佳的。
此後，移除鈍化絕緣層21。
在此實例中，闡述在此點處移除鈍化絕緣層21之一程序；然而，鈍化絕緣層21可被留下而不被移除。
接下來，如圖30A及圖30B中所圖解說明，舉例而言，藉由槽式平面天線(SPA)電漿產生技術，閘極絕緣層(舉例而言，氧化矽層)15形成於鰭片結構Fin沿第三方向之凹陷部分內側，亦即，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之表面上。
閘極絕緣層15充當一記憶體胞之一穿隧氧化物層或一選擇電晶體之一閘極絕緣層。
此外，當在圖29之步驟中未移除鈍化絕緣層21時，選擇電晶體之一閘極絕緣層具有鈍化絕緣層21及閘極絕緣層15之一堆疊式結構。
接下來，如圖31A及圖31B中所圖解說明，舉例而言，藉由CVD，由作為一多晶矽層之第一導電層16覆蓋鰭片結構Fin之整個表
面。第一導電層16完全填充沿第三方向對準之兩個鰭片結構Fin之間的空間。
此外，舉例而言，藉由使用CMP，拋光第一導電層16之頂部表面以平坦化第一導電層16之頂部表面。此時，可採用絕緣層14之頂部表面作為CMP之一終點。
接下來，如圖32B中所圖解說明，舉例而言，藉由PEP，形成遮罩層(抗蝕劑層)23以覆蓋其中形成一選擇電晶體之一區域。
藉由上述程序，已在其中形成一選擇電晶體之區域中形成包含閘極絕緣層15及作為選擇閘極電極16-SG之第一導電層16之一MIS結構。選擇閘極電極16-SG完全填充兩個鰭片結構Fin之間的空間。
此後，藉由使用遮罩層23作為一遮罩，藉由RIE來蝕刻第一導電層16。因此，如圖32A中所圖解說明，浮動閘極電極16-FG形成於其中形成一記憶體胞之區域中之鰭片結構Fin之凹陷部分內側。
亦即，在其中形成一記憶體胞之區域中，浮動閘極電極16-FG沿垂直方向(第一方向)彼此分離。
然而，此時，鰭片結構Fin之凹陷部分內側之浮動閘極電極16-FG處於沿垂直於頁面平面之第二方向延伸之狀態，且處於在一個半導體層(記憶體串)中彼此連接之狀態。
接下來，如圖33A中所圖解說明，舉例而言，藉由濕式蝕刻或使用HF/NH3氣體之各項同性乾式蝕刻來凹陷蝕刻絕緣層13沿第三方向之表面。
較佳地，可設定絕緣層13之蝕刻量y1以使得絕緣層13沿第三方向之表面在蝕刻之後安置於浮動閘極電極16-FG沿第三方向之兩個側表面(閘極絕緣層15之側上之表面及與閘極絕緣層15相對之表面)之間。
此將防止稍後形成之控制閘極電極過度接近第一、第二、第三
及第四半導體層12-1、12-2、12-3及12-4之邊緣部分，以便覆蓋浮動閘極電極之三個表面。
當控制閘極電極經設定以覆蓋浮動閘極電極之三個表面時，可改良一記憶體胞之耦合比率，此乃因控制閘極電極及浮動閘極電極之面向區增加。
此外，如圖33B中所圖解說明，在此步驟中，其中形成一選擇電晶體之一區域自圖32B之步驟無改變，此乃因該區域被遮罩層23覆蓋。此後，移除遮罩層23。
接下來，如圖34A中所圖解說明，在其中形成一記憶體胞之區域中，舉例而言，藉由各項同性蝕刻來蝕刻作為一硬遮罩層之絕緣層14以縮小絕緣層14沿第三方向之寬度。
執行此步驟以使得一個記憶體串(沿第二方向延伸之一層)內側之浮動閘極電極16-FG在稍後將闡述之一控制閘極之圖案化中在每一記憶體胞中彼此安全地分離。
絕緣層14藉由此步驟之縮小量d經設定為足以在一控制閘極電極之圖案化中在每一記憶體胞中將一個記憶體串內側之浮動閘極電極16-FG彼此分離之一量(理論值)。
特定而言，設定縮小量d以使得絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15與浮動閘極電極16-FG之界面內側。更較佳地，絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之界面外側及閘極氧化物膜15與浮動閘極電極16-FG之間的界面內側。
此時，如圖34B中所圖解說明，在其中形成一選擇電晶體之區域中蝕刻作為一硬遮罩層之絕緣層14之頂部表面。
接下來，如圖35A中所圖解說明，舉例而言，藉由CVD，在其中形成一記憶體胞之區域中形成覆蓋鰭片結構Fin之整個表面之層間絕
緣層(舉例而言，SiO2/Si3N4/SiO2)17。隨後，形成第二導電層(舉例而言，多晶矽層)18a以覆蓋鰭片結構Fin並完全填充鰭片結構Fin之間的空間。
此時，如圖35B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成電極間絕緣層17及第二導電層18a。
因此，如圖36A及圖36B中所圖解說明，藉由CMP來拋光第二導電層18a之頂部表面及電極間絕緣層17之一部分。此時，當採用作為一硬遮罩層之絕緣層14之頂部表面作為CMP之一終點時，移除全部電極間絕緣層17且在其中形成一選擇電晶體之區域中曝露作為選擇閘極電極16-SG之第一導電層16之頂部表面。
此後，舉例而言，藉由CVD，第二導電層(舉例而言，金屬層)18b形成於其中形成一記憶體胞陣列之區域中之第二導電層18a上及其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上。
此外，如需要，可藉由CMP來平坦化第二導電層18b之頂部表面(沿第一方向之表面)。在此情形中，可在於第二導電層18b上形成一絕緣層(諸如一個氧化矽層)之後執行CMP。
接下來，如圖37中所圖解說明，藉由PEP在第二導電層18b上形成一抗蝕劑圖案，且藉由使用抗蝕劑圖案作為一遮罩來圖案化控制閘極電極18-CG以及選擇閘極電極16-SG及18-SG。
圖案化中所使用之抗蝕劑圖案具有沿第三方向延伸之一線及空間圖案。因此，完全移除存在於未由抗蝕劑圖案覆蓋之一部分中之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除存在於未由抗蝕劑圖案覆蓋之部分中之浮動閘極電極16-FG。亦即，在一個記憶體串中，藉由此步驟將構成沿第二方
向延伸之一層之浮動閘極電極16-FG在每一記憶體胞中彼此分離。
最後，儘管未圖解說明，但舉例而言，藉由CVD，在具有一線及空間圖案之選擇閘極電極18-SG及控制閘極電極18-CG之間填充層間絕緣層(舉例而言，氧化矽層)。
藉由上述程序完成圖20至圖25之VG-FG類型VLB。
此外，在上文所闡述製造方法中，可用以下步驟來替換圖35至圖37中所圖解說明之步驟。
在圖34之步驟之後，舉例而言，如圖38A中所圖解說明，在其中形成一記憶體胞之區域中，舉例而言，藉由CVD來形成覆蓋鰭片結構Fin之整個表面之電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。
此時，如圖38B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成電極間絕緣層17。
因此，如圖39A中所圖解說明，藉由PEP，形成遮罩層(抗蝕劑層)20以覆蓋其中形成一記憶體胞之一區域。
然後，藉由使用遮罩層20作為一遮罩，藉由RIE來選擇性地移除存在於其中形成一選擇電晶體之區域內側之電極間絕緣層17。因此，如圖39B中所圖解說明，在其中形成一選擇電晶體之區域中曝露作為選擇閘極電極16-SG之第一導電層16之頂部表面。
此後，移除遮罩層20。
接下來，如圖40A中所圖解說明，在其中形成一記憶體胞之區域中，形成第二導電層(舉例而言，多晶矽層)18以覆蓋鰭片結構Fin並完全填充鰭片結構Fin之間的空間。此時，如圖40B中所圖解說明，在其中形成一選擇電晶體之區域中之作為選擇閘極電極16-SG之第一導電層16上形成第二導電層18。
此外，如需要，可藉由CMP來平坦化第二導電層18之頂部表面
(沿第一方向之表面)。在此情形中，可在於第二導電層18上形成一絕緣層(諸如一個氧化矽層)之後執行CMP。
接下來，如圖41中所圖解說明，藉由PEP在第二導電層18上形成一抗蝕劑圖案，且藉由使用抗蝕劑圖案作為一遮罩來圖案化控制閘極電極18-CG以及選擇閘極電極16-SG及18-SG。
圖案化中所使用之抗蝕劑圖案具有沿第三方向延伸之一線及空間圖案。因此，完全移除存在於未由抗蝕劑圖案覆蓋之一部分中之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除存在於未由抗蝕劑圖案覆蓋之部分中之浮動閘極電極16-FG。亦即，在一個記憶體串中，藉由此步驟將構成沿第二方向延伸之一層之浮動閘極電極16-FG在每一記憶體胞中彼此分離。
最後，儘管未圖解說明，但舉例而言，藉由CVD，在具有一線及空間圖案之選擇閘極電極18-SG及控制閘極電極18-CG之間填充層間絕緣層(舉例而言，氧化矽層)。
藉由上述程序完成圖20至圖25之VG-FG類型VLB。
第三實施例係第一實施例之一修改。
如與第一實施例相比，此實施例之特徵在於一選擇電晶體具有一個三閘極結構。在該三閘極結構中，作為一選擇電晶體沿第三方向之一通道之半導體層(作用區)之端為凸形，及一選擇閘極電極覆蓋半導體層之三個凸形表面，亦即，沿第一方向之兩個表面及沿第三方向之一個表面。
由於選擇電晶體具有一個三閘極結構，因此改良選擇電晶體之驅動功率且可改良作為一切換器之選擇電晶體之可靠性(接通/關斷控制)。
此外，當採用此實施例之結構時，一記憶體胞之結構不限於一
浮動閘極類型。亦即，舉例而言，此實施例可應用於VG-FG類型及VG-SONOS類型三維非揮發性半導體記憶體裝置。
此乃因當記憶體胞包含一第一絕緣層(閘極絕緣層)、一電荷儲存層、一第二絕緣層及一第二導電層(控制閘極電極)時，選擇電晶體包含一第二絕緣層(閘極絕緣層)及一第二導電層(選擇閘極電極)，如概述(第二結構)之章節中所闡述。
亦即，選擇電晶體之選擇閘極電極由與記憶體胞之控制閘極電極相同之材料形成，且不取決於構成電荷儲存層之材料。
圖42圖解說明一VG-FG類型VLB之一結構。圖43係沿箭頭A截取之圖42之結構之一側視圖；圖44係沿圖43中之線XLIV-XLIV截取之一剖面圖；圖45係沿圖43中之線XLV-XLV截取之一剖面圖；及圖46係沿圖43中之線XLVI-XLVI截取之一剖面圖。
雖然闡述VG-FG類型VLB，但此實施例亦可應用於一VG-SONOS類型。當此實施例應用於一VG-SONOS類型時，安置於一電荷儲存層與一控制閘極電極之間的一絕緣層通常稱為一區塊絕緣層，而非一電極間絕緣層。
此外，在此實施例中，將闡述VLB之一記憶體胞陣列之主要部分。將以一應用實例闡述VLB之整個記憶體胞陣列。此外，在此實施例中，將由相同符號表示與在第一實施例中相同之部分，且將省略冗餘說明。
作為一裝置隔離絕緣層之絕緣層11安置於半導體基板10上，且鰭片結構Fin安置於絕緣層11上。
鰭片結構Fin包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4(作用區)以及絕緣層13及14。
第一、第二、第三及第四記憶體串S1、S2、S3及S4分別使用第
一、第二、第三及第四半導體層12-1、12-2、12-3及12-4作為通道。
第一、第二、第三及第四記憶體串S1、S2、S3及S4中之每一者皆包含沿該第二方向串聯連接之記憶體胞MC及串聯連接至記憶體胞MC之選擇電晶體SGT。
構成第一、第二、第三及第四記憶體串S1、S2、S3及S4之記憶體胞MC包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4分別沿垂直於第一及第二方向之一第三方向之表面上之閘極絕緣層(穿隧氧化物層)15、浮動閘極電極16-FG、電極間絕緣層17及控制閘極電極18-CG。
由於記憶體胞MC之結構與在第一實施例中相同，因此本文中將省略其一說明。
選擇電晶體SGT包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿垂直於第一及第二方向之第三方向之表面上之閘極絕緣層15及選擇閘極電極18-SG。
選擇電晶體SGT之結構與在第一實施例中實質上相同。然而，在其中形成選擇電晶體SGT之一區域中，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之端為凸形。此外，選擇閘極電極18-SG覆蓋第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之三個凸形表面，亦即，沿第一方向之兩個表面及沿第三方向之一個表面。
在此實例中，堆疊對應於四個半導體層之四個記憶體串；然而，本發明不限於其且可堆疊對應於兩個或兩個以上半導體層之兩個或兩個以上記憶體串。
根據上述結構，由於可與記憶體胞MC之閘極絕緣層(穿隧氧化物層)15及浮動閘極電極16-FG同時形成閘極絕緣層15及選擇電晶體SGT之選擇閘極電極16-SG，因此習用技術中必要之形成一孔之一程序變
得不必要。因此，由於可防止選擇電晶體SGT之特性降級及故障，因此可同時實現三維非揮發性半導體記憶體裝置之高整合度及高可靠性。
此外，作為第三實施例之一獨特優點，由於選擇電晶體SGT具有一個三閘極結構，因此改良選擇電晶體SGT之驅動功率且可改良作為一切換器之選擇電晶體SGT之可靠性(接通/關斷控制)。
此外，如自稍後所闡述之一製造方法將明瞭，此實施例完整地採用第二實施例之製造方法之第一半部分。因此，如在第二實施例中，易於執行在其中鰭片結構Fin幾乎崩潰之一個記憶體串中之每一記憶體胞中分離一浮動閘極電極之一程序(特定而言，分離一浮動閘極電極與一選擇閘極電極之一程序)。
如在第一實施例中，作為構成上文所闡述VG-FG類型VLB之材料，可根據一半導體記憶體之各別產生而適當地選擇最佳材料。由於在第一實施例中已闡述材料實例，因此本文中將省略其一說明。
然而，此實施例可應用於一VG-SONOS類型VLB。
當此實施例應用於一VG-SONOS類型VLB時，舉例而言，構成記憶體胞MC之一電荷儲存層可選自由以下各項組成之群組：富含矽之SiN、SixNy(其中矽與氮之組成比x、y係隨機的)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、氧化鉿(HfO2)、鋁酸鉿(HfAlO3)、氮氧化鉿(HfON)、氮鋁酸鉿(HfAlON)、矽酸鉿(HfSiO)、氮矽酸鉿(HfSiON)、氧化鑭(La2O3)及鋁酸鑭(LaAlO3)。
此外，電荷儲存層可包含矽奈米粒子、金屬離子或諸如此類。
圖47至圖52圖解說明製造圖42至圖46中所圖解說明之VG-FG類型VLB之一方法。
為製造一個三閘極類型選擇電晶體，該製造方法完整地採用第二實施例之製造方法之第一半部分。
舉例而言，如圖26至圖31中所圖解說明，藉由等於第二實施例中所闡述之製造方法之一製造方法，鰭片結構Fin形成於半導體基板10上，且執行用於填充具有第一導電層16之鰭片結構Fin之間的空間之步驟。
接下來，如圖47B中所圖解說明，舉例而言，藉由PEP，形成遮罩層(抗蝕劑層)23以覆蓋其中形成一選擇電晶體之一區域。
此後，藉由使用遮罩層23作為一遮罩，藉由RIE來蝕刻第一導電層16。因此，如圖47A中所圖解說明，浮動閘極電極16-FG形成於其中形成一記憶體胞之區域中之鰭片結構Fin之凹陷部分內側。
亦即，在其中形成一記憶體胞之區域中，浮動閘極電極16-FG沿垂直方向(第一方向)彼此分離。
然而，此時，鰭片結構Fin之凹陷部分內側之浮動閘極電極16-FG處於沿垂直於頁面平面之第二方向延伸之狀態，且處於在一個半導體層(記憶體串)中彼此連接之狀態。
此後，移除遮罩層23。
接下來，如圖48A中所圖解說明，在其中形成一記憶體胞之區域中，舉例而言，藉由各項同性蝕刻來蝕刻作為一硬遮罩層之絕緣層14以縮小絕緣層14沿第三方向之寬度。
執行此步驟以使得一個記憶體串(沿第二方向延伸之一層)內側之浮動閘極電極16-FG在稍後將闡述之一控制閘極之圖案化中在每一記憶體胞中彼此安全地分離。
絕緣層14藉由此步驟之縮小量d經設定為足以在一控制閘極電極之圖案化中在每一記憶體胞中將一個記憶體串內側之浮動閘極電極16-FG彼此分離之一量(理論值)。
特定而言，設定縮小量d以使得絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15與浮動閘極電極16-FG之界面內側。更較佳地，絕緣層14沿第三方向之表面在縮小之後安置於閘極絕緣層15之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之界面外側及閘極氧化物膜15與浮動閘極電極16-FG之間的界面內側。
此時，如圖48B中所圖解說明，在其中形成一選擇電晶體之區域中蝕刻作為一硬遮罩層之絕緣層14之頂部表面。
接下來，如圖49A中所圖解說明，舉例而言，藉由PEP，形成遮罩層(抗蝕劑層)24以覆蓋其中形成一記憶體胞之一區域。
此後，藉由使用遮罩層24作為一遮罩，藉由RIE來蝕刻圖48B中所圖解說明之第一導電層16。因此，如圖49B中所圖解說明，第一導電層16不存在於其中形成一選擇電晶體之區域中。
此後，移除遮罩層24。
可省略形成圖47及圖49之遮罩層之上述步驟。
亦即，當不執行形成圖47之遮罩層23之步驟及執行圖47之蝕刻步驟及圖48之縮小程序時，亦可省略蝕刻步驟及形成圖49之遮罩層24之步驟。
此乃因在第三實施例中，選擇電晶體藉由稍後將闡述之一第二絕緣層(如一電極間絕緣層或一區塊絕緣層之材料)及一第二導電層(如一控制閘極電極之材料)而形成。
特定而言，在第二實施例中，在此步驟中，包含閘極絕緣層15及作為一選擇閘極電極之第一導電層16之一MIS結構形成於其中形成一選擇電晶體之區域中。
然而，在第三實施例中，由於閘極絕緣層15及第一導電層16不用作一選擇電晶體之一閘極絕緣層及一選擇閘極電極，因此其不需要形成於其中形成一選擇電晶體之區域中。因此，在此步驟中，可移除
閘極絕緣層15及第一導電層16。
出於此原因，可省略圖47及圖49之步驟。
在此情形中，由於製造圖42至圖46之VG-FG類型VLB之整個程序中所使用之PEP步驟之數目可減小兩個，因此可顯著減小製造成本。
接下來，如圖50A中所圖解說明，舉例而言，藉由濕式蝕刻或使用HF/NH3氣體之各項同性乾式蝕刻來凹陷蝕刻絕緣層13沿第三方向之表面。
較佳地，可設定絕緣層13之蝕刻量y1以使得絕緣層13沿第三方向之表面在蝕刻之後安置於浮動閘極電極16-FG沿第三方向之兩個側表面(閘極絕緣層15之側上之表面及與閘極絕緣層15相對之表面)之間。
此將防止稍後形成之控制閘極電極過度接近第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之邊緣部分，以便覆蓋浮動閘極電極之三個表面。
當控制閘極電極經設定以覆蓋浮動閘極電極之三個表面時，可改良一記憶體胞之耦合比率，此乃因控制閘極電極及浮動閘極電極之面向區增加。
此時，如圖50B中所圖解說明，在其中形成一選擇電晶體之區域中，藉由凹陷蝕刻絕緣層13，第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第三方向之端為凸形，且曝露第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第一方向之兩個表面及沿第三方向之表面。
接下來，如圖51A中所圖解說明，舉例而言，藉由CVD，覆蓋鰭片結構Fin之整個表面之層間絕緣層(舉例而言，SiO2)17形成於其中形成一記憶體胞之區域中。隨後，形成第二導電層(舉例而言，多晶矽層)18以覆蓋鰭片結構Fin並完全填充鰭片結構Fin之間的空間。
此時，如圖51B中所圖解說明，作為一閘極絕緣層之第二絕緣層17及作為選擇閘極電極16-SG之第二導電層18形成於其中形成一選擇電晶體之區域中。
此外，如需要，可藉由CMP來平坦化第二導電層18之頂部表面(沿第一方向之表面)。在此情形中，可在於第二導電層18上形成一絕緣層(諸如一個氧化矽層)之後執行CMP。
接下來，如圖52中所圖解說明，藉由PEP在第二導電層18上形成一抗蝕劑圖案，且藉由使用抗蝕劑圖案作為一遮罩來圖案化控制閘極電極18-CG以及選擇閘極電極16-SG及18-SG。
圖案化中所使用之抗蝕劑圖案具有沿第三方向延伸之一線及空間圖案。因此，完全移除存在於未由抗蝕劑圖案覆蓋之一部分中之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除存在於未由抗蝕劑圖案覆蓋之部分中之浮動閘極電極16-FG。亦即，在一個記憶體串中，藉由此步驟將構成沿第二方向延伸之一層之浮動閘極電極16-FG在每一記憶體胞中彼此分離。
最後，儘管未圖解說明，但舉例而言，藉由CVD，在具有一線及空間圖案之選擇閘極電極18-SG及控制閘極電極18-CG之間填充層間絕緣層(舉例而言，氧化矽層)。
藉由上述程序完成圖42至圖46之VG-FG類型VLB。
第二實施例與第三實施例之一組合亦係可能的。
雖然闡述具有一個雙閘極結構之VLB，但第一至第三實施例亦可應用於具有一單閘極結構之一VLB。
根據該等實施例，可防止三維非揮發性半導體記憶體裝置之選擇電晶體之特性降級及故障。
圖53圖解說明作為一比較性實例之一選擇電晶體製造方法。
舉例而言，在諸如一VG-FG類型VLB之一個三維非揮發性半導體記憶體裝置中，當形成一選擇電晶體時，需要在其中形成一選擇電晶體之一區域中形成穿透控制閘極電極CG、一電極間絕緣層(區塊絕緣)及浮動閘極電極FG並沿第一方向(垂直方向)延伸之一孔，並用一導電層填充該孔，如圖53A中所圖解說明。
然而，在此程序中，孔之大小顯著地影響選擇電晶體之閘極電阻。亦即，當減小孔大小且因此未用一低電阻膜(金屬膜)充分填充該孔時，使選擇電晶體之特性降級。
此外，如圖53B中所圖解說明，當減小浮動閘極電極FG之高度(沿第三方向之寬度)時，難以藉由孔內側之低電阻膜而縮短沿第一方向對準之浮動閘極電極FG。亦即，雖然在形成孔時應移除浮動閘極電極FG與控制閘極電極CG之間的電極間絕緣層(區塊絕緣層)，但在形成該孔時不應蝕刻作用區AA與浮動閘極電極FG之間的閘極絕緣層。
因此，由於減小孔之未對準之限度，因此需要一極高對準準確性。
當不滿足此時，發生選擇電晶體之特性降級及故障。因此，使三維非揮發性半導體記憶體裝置之可靠性降級，且因產品良率之降級而導致一高價格。
與此相比，根據上文所闡述實施例中所圖解說明之三維非揮發性半導體記憶體裝置，由於不存在一孔形成程序，因此不發生此問題。
將闡述作為一應用實例之一VLB。
此外，在以下應用實例中，由相同符號表示與在根據第一至第
三實施例之VLB中相同之元件，且將省略其一詳細說明。
圖54圖解說明作為一應用實例之一VLB。
在此應用實例中，根據第一至第三實施例之一選擇電晶體之結構可應用於用於選擇一區塊之區塊選擇電晶體SGT、用於選擇鰭片結構Fin之輔助閘極電晶體AGT及用於選擇鰭片結構Fin內側之一半導體層之層選擇電晶體LST。
分別在鰭片結構Fin內側之第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4之表面區域中形成第一、第二、第三及第四記憶體串。第一、第二、第三及第四記憶體串之一端連接至共同源極線SL，且另一端連接至樑結構31。
第一、第二、第三及第四記憶體串包含串聯連接之記憶體胞MC、共同源極線SL與記憶體胞MC之間的區塊選擇電晶體SGT及樑結構31與記憶體胞MC之間的輔助閘極電晶體AGT。
區塊選擇電晶體SGT包含一個共同選擇閘極線，該共同選擇閘極線由一個區塊BK內側之鰭片結構Fin所共享且為一個區塊BK內側之鰭片結構Fin所共用。
輔助閘極電晶體AGT包含一個共同選擇閘極線，該共同選擇閘極線由一個鰭片結構Fin內側之第一、第二、第三及第四記憶體串所共享且為一個鰭片結構Fin內側之第一、第二、第三及第四記憶體串所共用。亦即，輔助閘極電晶體AGT之選擇閘極線在每一鰭片結構Fin中係獨立的。
樑結構31沿第三方向延伸以防止鰭片結構Fin之崩潰。類似鰭片結構Fin，樑結構31包含第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4以及絕緣層11、13及14。第一、第二、第三及第四層選擇電晶體LST安置於樑結構31沿第三方向之一端處。
第一、第二、第三及第四層選擇電晶體LST使用第一、第二、第
三及第四半導體層12-1、12-2、12-3及12-4作為通道以選擇第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4中之一者。
第一、第二、第三及第四層選擇電晶體LST包含沿第三方向對準且自接觸插塞(共同電極)32按恆定間距P順序安置之第一、第二、第三及第四選擇閘極電極33-1、33-2、33-3及33-4。
第一、第二、第三及第四選擇閘極電極33-1、33-2、33-3及33-4至少沿第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4沿第二方向之表面以第一方向來延伸。
在此實例中，第一、第二、第三及第四選擇閘極電極33-1、33-2、33-3及33-4覆蓋樑結構31沿第一方向之頂部表面及樑結構31沿第二方向之兩個側表面。亦即，層選擇電晶體LST具有一個雙閘極結構。
此外，包含第一選擇閘極電極33-1之第一層選擇電晶體LST在第一半導體層12-1內側具有一正常接通(normally-on)通道。亦即，包含第一選擇閘極電極33-1之第一層選擇電晶體LST在第一半導體層12-1內側通常可係接通的且在第二、第三及第四半導體層12-2、12-3及12-4內側可受接通/關斷控制。
包含第二選擇閘極電極33-2之第二層選擇電晶體LST在第二半導體層12-2內側具有一正常接通通道。亦即，包含第二選擇閘極電極33-2之第二層選擇電晶體LST在第二半導體層12-2內側通常可係接通的且在第一、第三及第四半導體層12-1、12-3及12-4內側可受接通/關斷控制。
包含第三選擇閘極電極33-3之第三層選擇電晶體LST在第三半導體層12-3內側具有一正常接通通道。亦即，包含第三選擇閘極電極33-3之第三層選擇電晶體LST在第三半導體層12-3內側通常可係接通的且在第一、第二及第四半導體層12-1、12-2及12-4內側可受接通/關
斷控制。
包含第四選擇閘極電極33-4之第四層選擇電晶體LST在第四半導體層12-4內側具有一正常接通通道。亦即，包含第四選擇閘極電極33-4之第四層選擇電晶體LST在第四半導體層12-4內側通常可係接通的且在第一、第二及第三半導體層12-1、12-2及12-3內側可受接通/關斷控制。
此外，在第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4內側之正常接通通道可藉由一經摻雜區域而形成，該經摻雜區域包含一n型摻雜劑(諸如砷及磷之五價元素)、一p型摻雜劑(諸如硼及銦之三價元素)或其兩者。
藉由第一、第二、第三及第四層選擇電晶體LST，接觸插塞32可用作為第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4所共用之一共同電極。亦即，由於不需要給第一、第二、第三及第四半導體層12-1、12-2、12-3及12-4中之每一者提供一單獨接觸插塞，因此可減小一接觸區域之大小。
此外，樑結構31沿第二方向之寬度可等於或不同於鰭片結構Fin沿第三方向之寬度。然而，為減小樑結構31中之互連電阻及防止鰭片結構Fin之崩潰，樑結構31沿第二方向之寬度可寬於鰭片結構沿第三方向之寬度。
此外，舉例而言，接觸插塞(共同電極)32包含諸如W及Al之一金屬材料。位元線BL連接至接觸插塞32。
根據該等實施例，可防止三維非揮發性半導體記憶體裝置之選擇電晶體之特性降級及故障。
雖然已闡述某些實施例，但此等實施例已僅以實例方式呈現且並非意欲限制本發明之範疇。實際上，可以多種其他形式體現本文中
所闡述之新穎實施例；此外，在不背離本發明之精神之情況下可做出以本文中所闡述之實施例之形式之各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將屬於本發明之範疇及精神內之此等形式或修改。
10‧‧‧半導體基板
11‧‧‧絕緣層
12-1‧‧‧第一半導體層(作用區)
12-2‧‧‧第二半導體層(作用區)
12-3‧‧‧第三半導體層(作用區)
12-4‧‧‧第四半導體層(作用區)/最上部第四半導體層
13‧‧‧絕緣層(舉例而言，氧化矽層)/最上部絕緣層
14‧‧‧絕緣層(舉例而言，氮化矽層)/最上部絕緣層
15‧‧‧閘極絕緣層(穿隧氧化物層)/閘極絕緣層(舉例而言，氧化矽層)/閘極氧化物膜
16-FG‧‧‧浮動閘極電極/第一至第n記憶體胞
16-SG‧‧‧選擇閘極電極/第一至第n選擇電晶體
17‧‧‧電極間絕緣層/層間絕緣層(舉例而言，SiO2/Si3N4/SiO2)/電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)/層間絕緣層(舉例而言，SiO2)/第二絕緣層
18-CG‧‧‧控制閘極電極
18-SG‧‧‧選擇閘極電極
A‧‧‧箭頭
Fin‧‧‧鰭片結構
Claims (19)
- 一種非揮發性半導體記憶體裝置，其包括：一半導體基板；一第一鰭片結構，其具有沿垂直於該半導體基板之一表面之一第一方向堆疊且沿平行於該半導體基板之該表面之一第二方向延伸之第一至第n半導體層(n係等於或大於2之一自然數)；第一至第n記憶體胞，其分別提供於該等第一至第n半導體層沿垂直於該等第一及第二方向之一第三方向之表面上；及第一至第n選擇電晶體，其分別串聯連接至該等第一至第n記憶體胞，其中該等第一至第n記憶體胞包括一第一閘極結構，該第一閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：一第一絕緣層、具有一第一導電層之一浮動閘極電極、一第二絕緣層及具有一第二導電層之一控制閘極電極，該等第一至第n選擇電晶體包括一第二閘極結構，該第二閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：該第一絕緣層及具有該第一導電層之一選擇閘極電極，該等第一至第n記憶體胞之該等浮動閘極電極之該等第一導電層彼此獨立，該等第一至第n記憶體胞之該等控制閘極電極之該等第二導電層沿該第一方向彼此連接，且該等第一至第n選擇電晶體之該等選擇閘極電極之該等第一導電層沿該第一方向彼此連接。
- 如請求項1之裝置， 其中該選擇閘極電極包括在該選擇閘極電極之該第一導電層沿該第一方向之一表面上之該第二導電層。
- 如請求項1之裝置，其中該第二閘極結構提供於該第一鰭片結構中之該等第一至第n半導體層沿該第三方向之該等表面上。
- 如請求項1之裝置，其進一步包括：一樑結構，其連接至該第一鰭片結構，該樑結構具有該等第一至第n半導體層且延伸至該第三方向，其中該第二閘極結構提供於該樑結構中之該等第一至第n半導體層沿該第二方向之表面上。
- 如請求項1之裝置，其中該控制閘極電極覆蓋該等第一至第n記憶體胞之該等浮動閘極電極沿該等第一及第三方向之表面。
- 如請求項1之裝置，其中在其中提供該等第一至第n選擇電晶體之一區中之該等第一至第n半導體層之沿該第三方向之一寬度大於在其中提供該等第一至第n記憶體胞之一區中之該等第一至第n半導體層之沿該第三方向之一寬度。
- 如請求項1之裝置，其進一步包括：一第二鰭片結構，其具有沿該第一方向堆疊且延伸至該第二方向之該等第一至第n半導體層，其中該等第一及第二鰭片結構沿該第三方向配置，該控制閘極電極之該第二導電層填充該等第一與第二鰭片結構之間的一空間，且該選擇閘極電極之該第一導電層填充該等第一與第二鰭片結構之間的該空間。
- 一種非揮發性半導體記憶體裝置，其包括： 一半導體基板；一第一鰭片結構，其具有沿垂直於該半導體基板之一表面之一第一方向堆疊且沿平行於該半導體基板之該表面之一第二方向延伸之第一至第n半導體層(n係等於或大於2之一自然數)；第一至第n記憶體胞，其分別提供於該等第一至第n半導體層沿垂直於該等第一及第二方向之一第三方向之表面上；及第一至第n選擇電晶體，其分別串聯連接至該等第一至第n記憶體胞，其中該等第一至第n記憶體胞包括一第一閘極結構，該第一閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：一第一絕緣層、一電荷儲存層、一第二絕緣層及具有一導電層之一控制閘極電極，該等第一至第n選擇電晶體包括一第二閘極結構，該第二閘極結構按其自該等第一至第n半導體層沿該第三方向之該等表面之次序包含：該第二絕緣層及具有該導電層之一選擇閘極電極，該等第一至第n記憶體胞之該等控制閘極電極之該等導電層沿該第一方向彼此連接，且該等第一至第n選擇電晶體之該等選擇閘極電極之該等導電層沿該第一方向彼此連接。
- 如請求項8之裝置，其中該選擇閘極電極覆蓋該等第一至第n半導體層沿該等第一及第三方向之表面。
- 如請求項8之裝置，其中該等第一至第n記憶體胞之該等電荷儲存層彼此獨立。
- 如請求項8之裝置，其中該第二閘極結構提供於該第一鰭片結構中之該等第一至 第n半導體層沿該第三方向之該等表面上。
- 如請求項8之裝置，其進一步包括：一樑結構，其連接至該第一鰭片結構，該樑結構具有該等第一至第n半導體層且延伸至該第三方向，其中該第二閘極結構提供於該樑結構中之該等第一至第n半導體層沿該第二方向之表面上。
- 如請求項8之裝置，其中該控制閘極電極覆蓋該等第一至第n記憶體胞之該等電荷儲存層沿該等第一及第三方向之表面。
- 如請求項8之裝置，其中在其中提供該等第一至第n選擇電晶體之一區中之該等第一至第n半導體層之沿該第三方向之一寬度大於在其中提供該等第一至第n記憶體胞之一區中之該等第一至第n半導體層之沿該第三方向之一寬度。
- 如請求項8之裝置，其進一步包括：一第二鰭片結構，其具有沿該第一方向堆疊且延伸至該第二方向之該等第一至第n半導體層，其中該等第一及第二鰭片結構沿該第三方向配置，該控制閘極電極之該導電層填充該等第一與第二鰭片結構之間的一空間，且該選擇閘極電極之該導電層填充該等第一與第二鰭片結構之間的該空間。
- 一種製造如請求項1之裝置之方法，該方法包括：在半導體基板上形成包括第一至第n半導體層之鰭片結構；在該等第一至第n半導體層沿第三方向之表面上形成第一絕緣層及第一導電層；在於其中提供第一至第n選擇電晶體之一區中用一遮罩層來覆 蓋該第一導電層之狀態中，藉由在其中提供第一至第n記憶體胞之一區中蝕刻該第一導電層而分離該第一導電層以形成在其中提供該等第一至第n記憶體胞之該區中對應於該等第一至第n半導體層而安置之該等第一導電層；在其中提供該等第一至第n記憶體胞之該區中之該等第一導電層之表面上形成第二絕緣層及第二導電層；及藉由蝕刻該第二導電層、該第二絕緣層及該第一導電層而形成該等第一至第n記憶體胞之彼此連接之控制閘極電極、該等第一至第n記憶體胞之彼此獨立之浮動閘極電極及該等第一至第n選擇電晶體之彼此連接之選擇閘極電極。
- 如請求項16之方法，其進一步包括：在形成該第一絕緣層之前，在於其中提供該等第一至第n選擇電晶體之該區中用一遮罩層來覆蓋該等第一至第n半導體層之狀態中，藉由蝕刻該等第一至第n半導體層沿該第三方向之該等表面而形成該等第一至第n半導體層，在該等第一至第n半導體層中，在其中提供該等第一至第n選擇電晶體之一區中沿該第三方向之一寬度大於在其中提供該等第一至第n記憶體胞之一區中沿該第三方向之一寬度。
- 一種製造如請求項8之裝置之方法，該方法包括：在半導體基板上形成包括第一至第n半導體層之鰭片結構；在於其中提供第一至第n選擇電晶體之一區中用一遮罩層來覆蓋該等第一至第n半導體層之狀態中，藉由蝕刻該等第一至第n半導體層沿第三方向之表面而形成該等第一至第n半導體層，在該等第一至第n半導體層中，在其中提供該等第一至第n選擇電晶體之該區中沿該第三方向之一寬度大於在其中提供第一至第n記憶體胞之一區中沿該第三方向之一寬度； 在其中提供該等第一至第n記憶體胞之該區中之該等第一至第n半導體層沿該第三方向之該等表面上形成第一絕緣層及電荷儲存層；在其中提供該等第一至第n記憶體胞之該區中之該電荷儲存層沿該第三方向之一表面上及在其中提供該等第一至第n選擇電晶體之該區中之該等第一至第n半導體層沿該第三方向之表面上形成第二絕緣層及導電層；及藉由蝕刻該導電層而形成該等第一至第n記憶體胞之彼此連接之控制閘極電極及該等第一至第n選擇電晶體之彼此連接之選擇閘極電極。
- 如請求項18之方法，其進一步包括：在形成該第二絕緣層及該導電層之前，曝露在其中提供該等第一至第n記憶體胞之該區中之該電荷儲存層沿第一方向之一表面及在其中提供該等第一至第n選擇電晶體之該區中之該等第一至第n半導體層沿該第一方向之表面。
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