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TW201351508A - 偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法 - Google Patents

偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法 Download PDF

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TW201351508A
TW201351508A TW101119726A TW101119726A TW201351508A TW 201351508 A TW201351508 A TW 201351508A TW 101119726 A TW101119726 A TW 101119726A TW 101119726 A TW101119726 A TW 101119726A TW 201351508 A TW201351508 A TW 201351508A
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TW
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electron mobility
high electron
mobility transistor
overlay
Prior art date
Application number
TW101119726A
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English (en)
Inventor
Shu-Hsiao Tsai
Cheng-Kuo Lin
Bing-Shan Hong
Shinichiro Takatani
Original Assignee
Win Semiconductors Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Win Semiconductors Corp filed Critical Win Semiconductors Corp
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Priority to US13/662,162 priority patent/US20130320402A1/en
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Abstract

一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法，其中前述改良結構包括有一基板、一偽晶型高電子遷移率電晶體結構層、一蝕刻終止分隔層以及一異質接面雙極電晶體結構層；其中該偽晶型高電子遷移率電晶體結構層之結構包括有一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕刻終止層以及至少一覆蓋層；並包括一異質接面雙極電晶體之製作步驟以及一偽晶型高電子遷移率電晶體之製作步驟。

Description

偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法
本發明係有關一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，尤指一種採用了在一通道層之上下分別增加一第一通道間格層以及一第二通道間格層之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構。
偽晶型高電子遷移率電晶體(pseudomorphic High Electron Mobility Transistor；pHEMT)以及異質接面雙極電晶體(Heterojunction Bipolar Transistor；HBT)具有高效率、高線性、高功率密度以及面積小等優點，常常被應用在無線通訊作為微波功率放大器，是通訊電子市場非常重要的元件之一。將此兩種電晶體的製作整合在同一塊晶片之上，不但可以降低製造成本，還可以縮小元件使用的空間，達到縮小晶片的面積。
第1圖係為一傳統偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶結構之剖面結構示意圖，其中結構依次包含有一基板101、一偽晶型高電子遷移率電晶體結構層170、一蝕刻終止分隔層119以及一異質接面雙極電晶體結構層180；其中該偽晶型高電子遷移率電晶體結構層170之結構依次包含有一緩衝層103、一第一δ摻雜層(單一原子層之摻雜層)105、一能障層107、一通道層109、一蕭基能障層111、一第二δ摻雜層113、一蝕刻終止層115以及一接觸層117；其中該緩衝層103係形成於該基板101 之上；該第一δ摻雜層105係形成於該緩衝層103之上；該能障層107係形成於該第一δ摻雜層105之上；而該通道層109係形成於該能障層107之上；該蕭基能障層111係形成於該通道層109之上；而該第二δ摻雜層113則形成於該蕭基能障層111之上；該蝕刻終止層115係形成於該第二δ摻雜層113之上；而該接觸層117則形成於該蝕刻終止層115之上；而該異質接面雙極電晶體結構層180之結構依次包含有一集極層121、一基極層123、一射極層125以及一射極接觸層127；其中而該集極層121係形成於該蝕刻終止分隔層119之上；而該基極層123則形成於該集極層121之上；而該射極層125則形成於該基極層123之上；而該射極接觸層127則形成於該射極層125之上；傳統根據此磊晶結構可分別製作出偽晶型高電子遷移率電晶體以及異質接面雙極電晶體；傳統上在該偽晶型高電子遷移率電晶體結構層170當中，採用了該第一δ摻雜層105以及該第二δ摻雜層113，此兩個δ摻雜層主要的功用是試著改善偽晶型高電子遷移率電晶體在輸出電流、功率放大率，並降低其電阻，然而實際製作出之偽晶型高電子遷移率電晶體，其效果仍舊不盡理想。
有鑑於此，本發明為了改善上述之缺點，本發明之發明人提出了一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶結構及其製程方法，此改良結構與其製程方法不但可以更有效降低其電阻，應用於開關元件時，可提供一個低插入損失之開關，並同時可縮小元件之大小，又可維持元件製程之可靠度與穩定性。
本發明之主要目的在於提供一種偽晶型高電子遷移率電晶體 暨異質接面雙極電晶體磊晶結構，其中於一通道層之上下分別增加一第一通道間格層以及一第二通道間格層，調整該通道層、該第一通道間格層以及該第二通道間格層之厚度，可調整出所需特性之電晶體結構；於該通道層中使用砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，透過提高該砷化銦鎵當中銦(In)的含量可以讓電阻降低；再透過該第一通道間格層以及該第二通道間格層採用砷化鎵(GaAs)之材料，能有效分散閘極電壓，進而可更大幅降低其電阻，應用於開關元件時，可提供一個低插入損失之開關，並同時可縮小元件之大小，並具有良好製程穩定性及元件可靠度等優點。
為了達到上述之目的，本發明提供一種偽晶型高電子遷移率電晶體改良結構，由下而上依序包括一基板、一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕刻終止層以及至少一覆蓋層；一閘極凹槽，係蝕刻終止於該蕭基能障層上方所形成之凹槽；於該閘極凹槽內，該蕭基能障層之上設置一閘極電極；於該覆蓋層之一端上設置一汲極電極；以及於該覆蓋層之另一端上設置一源極電極。
本發明亦提供一種偽晶型高電子遷移率電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕刻終止層以及至少一覆蓋層；以曝光顯影技術劃定一閘極凹槽區，先對該覆蓋層進行蝕 刻，使蝕刻終止於該蝕刻終止層；再對該蝕刻終止層進行蝕刻，使蝕刻終止於該蕭基能障層，而形成一閘極凹槽；於該閘極凹槽內，該蕭基能障層之上，鍍上一閘極電極，並使該閘極電極與該蕭基能障層形成蕭基接觸。
實施時，亦可在上述之結構與方法當中，於該覆蓋層之一端上，鍍上一汲極電極，並使該汲極電極與該覆蓋層形成歐姆接觸；且更於該覆蓋層之另一端上，鍍上一源極電極，並使該源極電極與該覆蓋層形成歐姆接觸。
於實施時，前述構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者；尤其在該砷化銦鎵中之銦含量x係大於0.3小於0.4之間時，表現最佳。
於實施時，前述構成該通道層之厚度係為大於10Å小於300Å者。
於實施時，前述構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
於實施時，前述構成該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者；尤其在該第一通道間格層及該第二通道間格層之厚度係為大於20Å小於70Å時，有較佳之表現。
本發明亦提供另一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，由下而上依序包括一基板、一偽晶型高電子遷移率電晶體結構層、一蝕刻終止分隔層以及一異質接面 雙極電晶體結構層；其中該偽晶型高電子遷移率電晶體結構層由下而上依序包括一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕刻終止層以及至少一覆蓋層；該異質接面雙極電晶體結構層由下而上依序包括一次集極層、一集極層、一基極層、一射極層以及一射極覆蓋層。
本發明亦提供另一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，包括以下步驟：於一基板上，依序形成一偽晶型高電子遷移率電晶體結構層、一蝕刻終止分隔層以及一異質接面雙極電晶體結構層；其中該偽晶型高電子遷移率電晶體結構層由下而上依序包括一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕刻終止層以及至少一覆蓋層；該異質接面雙極電晶體結構層由下而上依序包括一次集極層、一集極層、一基極層、一射極層以及一射極覆蓋層；以曝光顯影技術劃定一偽晶型高電子遷移率電晶體蝕刻區，先對該異質接面雙極電晶體結構層進行蝕刻，使蝕刻終止於該蝕刻終止分隔層；再對該蝕刻終止分隔層進行蝕刻，使蝕刻終止於該覆蓋層；再於該偽晶型高電子遷移率電晶體蝕刻區之內，以曝光顯影技術劃定一閘極凹槽區，對該覆蓋層進行蝕刻，使蝕刻終止於該蝕刻終止層；再對該蝕刻終止層進行蝕刻，使蝕刻終止於該蕭基能障層，而形成一閘極凹槽；於該閘極凹槽內，該蕭基能障層之上，鍍上一閘極電極，並使該閘極電極與該蕭基能障層形成蕭基接觸： 以曝光顯影技術劃定一基極電極接觸區，對該基極電極接觸區進行蝕刻，使蝕刻終止於該基極層；再於該基極電極接觸區之內，以曝光顯影技術劃定一集極電極接觸區，對該集極電極接觸區進行蝕刻，使蝕刻終止於該次集極層；在該集極電極接觸區內，該次集極層之上，設置一集極電極，並使該集極電極與該次集極層形成歐姆接觸；在該基極電極接觸區內，該基極層之上，設置一基極電極，並使該基極電極與該基極層形成歐姆接觸；在該射極覆蓋層之一端上，設置一射極電極。
實施時，亦可在上述之結構與方法當中，於該覆蓋層之一端上，鍍上一汲極電極，並使該汲極電極與該覆蓋層形成歐姆接觸；更該覆蓋層之另一端上，鍍上一源極電極，並使該源極電極與該覆蓋層形成歐姆接觸。
實施時，亦可在上述之結構與方法當中，其中該射極電極與該射極覆蓋層形成歐姆接觸。
實施時，亦可在上述之結構與方法當中，在介於該射極覆蓋層以及該射極電極之間，更設置一射極接觸層，並使該射極電極與該射極接觸層形成歐姆接觸；在對該基極電極接觸區之蝕刻程序需增加至少一道對該射極接觸層進行蝕刻之程序。
於實施時，前述構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者；尤其在該砷化銦鎵中之銦含量x係大於0.3小於0.4之間時，表現最佳。
於實施時，前述構成該通道層之厚度係為大於10Å小於300Å 者。
於實施時，前述構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
於實施時，前述構成該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者；尤其在該第一通道間格層及該第二通道間格層之厚度係為大於20Å小於70Å時，有較佳之表現。
為對於本發明之特點與作用能有更深入之瞭解，茲藉實施例配合圖式詳述於後。
第2圖即為本發明之一種偽晶型高電子遷移率電晶體改良結構之剖面結構示意圖，其包含一基板201、一緩衝層203、一能障層207、一第一通道間格層208、一通道層209、一第二通道間格層210、一蕭基能障層211、一蝕刻終止層215以及至少一覆蓋層216、一閘極電極231、一汲極電極233、源極電極235以及一閘極凹槽237。
在本發明之結構中，該基板201通常係為半絕緣之砷化鎵(GaAs)基板所構成。該緩衝層203係形成於該基板201之上，其材料係為砷化鋁鎵(AlGaAs)或是砷化鎵(GaAs)，通常係由一層未摻雜砷化鋁鎵(AlGaAs)結合一層未摻雜砷化鎵(GaAs)所組合而成。該能障層207係形成於該緩衝層203之上，其材料係為砷化鋁鎵(AlGaAs)所構成，通常係由數層未摻雜砷化鋁鎵(AlGaAs)層、n型摻雜砷化鋁鎵(AlGaAs)層所組合而構成該 能障層207。該第一通道間格層208係形成於該能障層207之上，通常該第一通道間格層208係為砷化鎵(GaAs)所構成，通常係為未摻雜之砷化鎵(GaAs)，且該第一通道間格層208之厚度通常係為大於10Å小於200Å者；尤其在該第一通道間格層208之厚度係為大於20Å小於70Å時，有較佳之表現。該通道層209係形成於該第一通道間格層208之上，通常該通道層209係為砷化銦鎵(In x Ga 1-x As)所構成，通常該砷化銦鎵中之銦含量x係為大於0小於0.5之間者，而在該砷化銦鎵中之銦含量x係大於0.3小於0.4之間時，表現最佳，且該通道層209之厚度通常係為大於10Å小於300Å者。該第二通道間格層210係形成於該通道層209之上，通常該第二通道間格層210係為砷化鎵(GaAs)所構成，通常係為未摻雜之砷化鎵(GaAs)，且該第二通道間格層210之厚度通常係為大於10Å小於200Å者；尤其在該第二通道間格層210之厚度係為大於20Å小於70Å時，有較佳之表現。該蕭基能障層211係形成於該第二通道間格層210之上，其材料係為砷化鋁鎵(AlGaAs)所構成，通常係由數層n型摻雜砷化鋁鎵(AlGaAs)層、未摻雜砷化鋁鎵(AlGaAs)層所組合而構成該蕭基能障層211。該蝕刻終止層215係形成於該蕭基能障層211之上，其材料係為砷化鋁(AlAs)或是磷化銦鎵(InGaP)。該覆蓋層216係形成於該蝕刻終止層215之上，其材料係為砷化鎵(GaAs)、砷化鋁鎵(AlxGa 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或是砷化鋁銦鎵(InAlGaAs)，通常係由數層上述之材料層所組合而構成該覆蓋層216。以曝光顯影技術劃定一閘極凹槽區之位置及大小，先對該覆蓋層216進行蝕刻，使蝕刻終止於該蝕刻終止層 215，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，當該覆蓋層216之材料為砷化鎵(GaAs)時，該蝕刻製程可以利用檸檬酸(citric acid)、琥珀酸(succinic acid)或醋酸(acetic acid)溶液對砷化鎵進行蝕刻。再對該蝕刻終止層215進行蝕刻，使蝕刻終止於該蕭基能障層211，而形成一閘極凹槽237，同樣地該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，可使用氨水(NH4OH)、雙氧水(H2O2)或鹽酸(HCl)溶液對砷化鋁(AlAs)進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵(InGaP)進行蝕刻。於該閘極凹槽237內，該蕭基能障層211之上，鍍上一閘極電極231，並使該閘極電極231與該蕭基能障層211形成蕭基接觸。於該覆蓋層216之一端上，鍍上一汲極電極233，並使該汲極電極233與該覆蓋層216形成歐姆接觸；且更於該覆蓋層216之另一端上，鍍上一源極電極235，並使該源極電極235與該覆蓋層216形成歐姆接觸。
請參考第3圖，係為本發明之另一實施例之剖面結構示意圖，其主要結構與第2圖所示之實施例大致相同，惟，在該覆蓋層216之上，介於該覆蓋層216與該汲極電極233及該源極電極235之間，設置至少一上層覆蓋疊加層290；其中該上層覆蓋疊加層290係由至少一疊加覆蓋層218所構成，其材料係為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或是砷化鋁銦鎵(InAlGaAs)，通常係由數層上述之材料層所組合而構成該疊加覆蓋層218；在對該覆蓋層216進行蝕刻之前，需增加至少一道蝕刻程序，先對該上層覆蓋疊加 層290進行蝕刻，使蝕刻終止於該覆蓋層216，之後再對該覆蓋層216進行蝕刻；該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，當該上層覆蓋疊加層290內之該疊加覆蓋層218之材料為砷化鎵(GaAs)時，該蝕刻製程可以利用檸檬酸(citric acid)、琥珀酸(succinic acid)或醋酸(acctic acid)溶液對砷化鎵進行蝕刻；於該汲極電極233設置於該上層覆蓋疊加層290之一端上，並使該汲極電極233與該上層覆蓋疊加層290形成歐姆接觸；而該源極電極235設置於該上層覆蓋疊加層290之另一端上，並使該源極電極235與該上層覆蓋疊加層290形成歐姆接觸。
再請參閱第4圖所示，係為本發明之另一實施例之剖面結構示意圖。其主要結構與第3圖所示之實施例大致相同，惟，在該上層覆蓋疊加層290之結構，更設置一疊加蝕刻終止層217於該疊加覆蓋層218之下，使該上層覆蓋疊加層290之結構係包括有：該疊加蝕刻終止層217以及形成於該疊加蝕刻終止層217之上之該疊加覆蓋層218；該疊加蝕刻終止層217之材料係為砷化鋁(AlAs)或是磷化銦鎵(InGaP)；對該上層覆蓋疊加層290之蝕刻程序需增加至少一道對該疊加蝕刻終止層217進行蝕刻之程序，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，可使用氨水(NH4OH)、雙氧水(H2O2)或鹽酸(HCl)溶液對砷化鋁(AlAs)進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵(InGaP)進行蝕刻。
第5圖係為本發明之一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之剖面結構示意圖，其包含一基板 201、一偽晶型高電子遷移率電晶體結構層270、一蝕刻終止分隔層219以及一異質接面雙極電晶體結構層280。其中尚包括有一異質接面雙極電晶體之製作步驟以及一偽晶型高電子遷移率電晶體之製作步驟。其中該偽晶型高電子遷移率電晶體結構層270，其主要結構與第2圖所示之實施例大致相同，包含一緩衝層203、一能障層207、一第一通道間格層208、一通道層209、一第二通道間格層210、一蕭基能障層211、一蝕刻終止層215以及至少一覆蓋層216。該蝕刻終止分隔層219係形成於該偽晶型高電子遷移率電晶體結構層270之上，其材料係為砷化鋁(AlAs)或是磷化銦鎵(InGaP)。該異質接面雙極電晶體結構層280，其主要結構包含一次集極層220、一集極層221、一基極層223、一射極層225以及一射極覆蓋層226。其中該次集極層220係形成於該蝕刻終止分隔層219之上，其材料係為未摻雜之砷化鎵(GaAs)或n型高濃度矽(Si)摻雜砷化鎵(GaAs)所構成。該集極層221係形成於該次集極層220之上，其材料係為n型摻雜砷化鎵(GaAs)所構成，通常都會摻雜像是矽(Si)等材料。該基極層223係形成於該集極層221之上，其材料係為p型摻雜砷化鎵(GaAs)所構成，通常都會摻雜像是碳(C)等材料。該射極層225係形成於該基極層223之上，其材料係為n型磷化銦鎵(InGaP)所構成，通常都會摻雜像是矽(Si)等材料。該射極覆蓋層226係形成於該射極層225之上，其材料係為n型摻雜砷化鎵(GaAs)所構成，通常都會摻雜像是矽(Si)等材料。請參考第6圖，係為本發明之一實施例之剖面結構示意圖，其中該異質接面雙極電晶體之製作步驟，包括以下步驟：以曝光顯影技術劃定一基極電極接觸區257之位 置及大小，對該基極電極接觸區257進行蝕刻，先蝕刻該射極覆蓋層226，使蝕刻終止於該射極層225，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，該蝕刻製程可以利用檸檬酸(citric acid)、琥珀酸(succinic acid)或醋酸(acetic acid)溶液對砷化鎵進行蝕刻。再於該基極電極接觸區257之內，蝕刻該射極層225，使蝕刻終止於該基極層223，同樣地，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。再於該基極電極接觸區257之內，以曝光顯影技術劃定一集極電極接觸區259之位置及大小，對該集極電極接觸區259進行蝕刻，先蝕刻該基極層223，使蝕刻終止於該集極層221，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，該蝕刻製程可以利用檸檬酸(citric acid)、琥珀酸(succinic acid)或醋酸(acetic acid)溶液對砷化鎵進行蝕刻。再於該集極電極接觸區259之內，蝕刻該集極層221，使蝕刻終止於該次集極層220，同樣地，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。於該集極電極接觸區259之內，該次集極層220之上，鍍上一集極電極253，並使該集極電極253與該次集極層220形成歐姆接觸；於該基極電極接觸區257內，該基極層223之上，鍍上一基極電極251，並使該基極電極251與該基極層223形成歐姆接觸；在該射極覆蓋層226之一端上，鍍上一射極電極255，並使該射極電極255與該射極覆蓋層226形成歐姆接觸。其中該偽晶型高電子遷移率電晶體，包括以下步驟：以曝光顯影技術劃定一偽晶型高電子遷移率電晶體蝕刻區 261，先對該異質接面雙極電晶體結構層280進行蝕刻，在該異質接面雙極電晶體結構層280之內，逐步蝕刻該射極覆蓋層226、該射極層225、該基極層223、該集極層221以及該次集極層220，使蝕刻終止於該蝕刻終止分隔層219。再對該蝕刻終止分隔層219進行蝕刻，使蝕刻終止於該覆蓋層216，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可，以濕式蝕刻為例，可使用氨水(NH4OH)、雙氧水(H2O2)或鹽酸(HCl)溶液對砷化鋁(AlAs)進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵(InGaP)進行蝕刻。再於該偽晶型高電子遷移率電晶體蝕刻區261之內，以曝光顯影技術劃定一閘極凹槽區，對該覆蓋層216進行蝕刻，使蝕刻終止於該蝕刻終止層215。再於該偽晶型高電子遷移率電晶體蝕刻區261之內，對該蝕刻終止層215進行蝕刻，使蝕刻終止於該蕭基能障層211，而形成一閘極凹槽237。於該閘極凹槽237內，該蕭基能障層211之上，鍍上一閘極電極231，並使該閘極電極231與該蕭基能障層211形成蕭基接觸。再於該偽晶型高電子遷移率電晶體蝕刻區261之內，該覆蓋層216之一端上，鍍上一汲極電極233，並使該汲極電極233與該覆蓋層216形成歐姆接觸。再於該偽晶型高電子遷移率電晶體蝕刻區261之內，該覆蓋層216之另一端上，鍍上一源極電極235，並使該源極電極235與該覆蓋層216形成歐姆接觸。
再請參考第7圖，係為本發明之另一實施例之剖面結構示意圖，其主要結構與第5圖所示之實施例大致相同，惟，在該射極覆蓋層226之上，介於該射極覆蓋層226與該射極電極255之間，設置一射極接觸層227。該射極接觸層227，其材料係為n型摻雜 砷化鋁鎵(AlGaAs)所構成，通常都會摻雜像是矽(Si)等材料。該射極接觸層227之增設，需調整該異質接面雙極電晶體之製作步驟以及調整該偽晶型高電子遷移率電晶體之製作步驟。請參考第8圖，係為本發明之一實施例之剖面結構示意圖，其中該異質接面雙極電晶體之製作步驟中，在該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻之前，需增加一道蝕刻製程，先於該基極電極接觸區257之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，之後再於該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻，並使該射極電極255與該射極接觸層227形成歐姆接觸。其中該偽晶型高電子遷移率電晶體之製作步驟，在對該異質接面雙極電晶體結構層280進行蝕刻的步驟中，需增加一道蝕刻製程，先於該偽晶型高電子遷移率電晶體蝕刻區261之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，再於該偽晶型高電子遷移率電晶體蝕刻區261之內，逐步蝕刻該異質接面雙極電晶體結構層280。
第9圖係為本發明之一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之剖面結構示意圖，其包含一基板201、一偽晶型高電子遷移率電晶體結構層270、一蝕刻終止分隔層219以及一異質接面雙極電晶體結構層280。其中尚包括有一異質接面雙極電晶體之製作步驟以及一偽晶型高電子遷移率電晶體之製作步驟。其中該偽晶型高電子遷移率電晶體結構層270，其主要結構與第3圖所示之實施例大致相同，包含一緩衝層203、一能障層207、一第一通道間格層208、一通道層209、一第二通道間格層210、一蕭基能障層211、一蝕刻終止層215、至少一覆蓋層 216以及至少一上層覆蓋疊加層290。其中該上層覆蓋疊加層290係由至少一疊加覆蓋層218所構成，其材料係為砷化鎵(GaAs)、砷化鋁鎵(AlxGa 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或是砷化鋁銦鎵(InAlGaAs)，通常係由數層上述之材料層所組合而構成該疊加覆蓋層218。請參考第10圖，係為本發明之一實施例之剖面結構示意圖，其中該異質接面雙極電晶體之製作步驟中，在對該覆蓋層216進行蝕刻之前，需增加至少一道蝕刻程序，先對該上層覆蓋疊加層290進行蝕刻，使蝕刻終止於該覆蓋層216，之後再對該覆蓋層216進行蝕刻；該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。於該汲極電極233設置於該上層覆蓋疊加層290之一端上，並使該汲極電極233與該上層覆蓋疊加層290形成歐姆接觸；而該源極電極235設置於該上層覆蓋疊加層290之另一端上，並使該源極電極235與該上層覆蓋疊加層290形成歐姆接觸。
再請參考第11圖，係為本發明之另一實施例之剖面結構示意圖，其主要結構與第9圖所示之實施例大致相同，惟，在該射極覆蓋層226之上，介於該射極覆蓋層226與該射極電極255之間，設置一射極接觸層227。該射極接觸層227，其材料係為n型摻雜砷化鋁鎵(AlGaAs)所構成，通常都會摻雜像是矽(Si)等材料。該射極接觸層227之增設，需調整該異質接面雙極電晶體之製作步驟以及調整該偽晶型高電子遷移率電晶體之製作步驟。請參考第12圖，係為本發明之一實施例之剖面結構示意圖，其中該異質接面雙極電晶體之製作步驟中，在該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻之前，需增加一道蝕刻製程，先於 該基極電極接觸區257之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，之後再於該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻，並使該射極電極255與該射極接觸層227形成歐姆接觸。其中該偽晶型高電子遷移率電晶體之製作步驟，在對該異質接面雙極電晶體結構層280進行蝕刻的步驟中，需增加一道蝕刻製程，先於該偽晶型高電子遷移率電晶體蝕刻區261之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，再於該偽晶型高電子遷移率電晶體蝕刻區261之內，逐步蝕刻該異質接面雙極電晶體結構層280。
第13圖係為本發明之一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之剖面結構示意圖，其包含一基板201、一偽晶型高電子遷移率電晶體結構層270、一蝕刻終止分隔層219以及一異質接面雙極電晶體結構層280。其中尚包括有一異質接面雙極電晶體之製作步驟以及一偽晶型高電子遷移率電晶體之製作步驟。其中該偽晶型高電子遷移率電晶體結構層270，其主要結構與第4圖所示之實施例大致相同，包含一緩衝層203、一能障層207、一第一通道間格層208、一通道層209、一第二通道間格層210、一蕭基能障層211、一蝕刻終止層215、至少一覆蓋層216以及至少一上層覆蓋疊加層290。其中該上層覆蓋疊加層290之結構，更設置一疊加蝕刻終止層217於該疊加覆蓋層218之下，使該上層覆蓋疊加層290之結構係包括有：該疊加蝕刻終止層217以及形成於該疊加蝕刻終止層217之上之該疊加覆蓋層218；該疊加蝕刻終止層217之材料係為砷化鋁(AlAs)或是磷化銦鎵(InGaP)；請參考第14圖，係為本發明之一實施例之剖面結 構示意圖，對該上層覆蓋疊加層290之蝕刻程序需增加至少一道對該疊加蝕刻終止層217進行蝕刻之程序，該蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。
再請參考第15圖，係為本發明之另一實施例之剖面結構示意圖，其主要結構與第13圖所示之實施例大致相同，惟，在該射極覆蓋層226之上，介於該射極覆蓋層226與該射極電極255之間，設置一射極接觸層227。該射極接觸層227，其材料係為n型摻雜砷化鋁鎵(AlGaAs)所構成，通常都會摻雜像是矽(Si)等材料。該射極接觸層227之增設，需調整該異質接面雙極電晶體之製作步驟以及調整該偽晶型高電子遷移率電晶體之製作步驟。請參考第16圖，係為本發明之一實施例之剖面結構示意圖，其中該異質接面雙極電晶體之製作步驟中，在該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻之前，需增加一道蝕刻製程，先於該基極電極接觸區257之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，之後再於該基極電極接觸區257之內，對該射極覆蓋層226進行蝕刻，並使該射極電極255與該射極接觸層227形成歐姆接觸。其中該偽晶型高電子遷移率電晶體之製作步驟，在對該異質接面雙極電晶體結構層280進行蝕刻的步驟中，需增加一道蝕刻製程，先於該偽晶型高電子遷移率電晶體蝕刻區261之內，蝕刻該射極接觸層227，使蝕刻終止於該射極覆蓋層226，再於該偽晶型高電子遷移率電晶體蝕刻區261之內，逐步蝕刻該異質接面雙極電晶體結構層280。
綜上所述，本發明確實可達到預期之目的，而提供一種於一通道層之上下分別增加一第一通道間格層以及一第二通道間格 層，能有效分散閘極電壓，進而可更大幅降低其電阻，應用於開關元件時，可提供一個低插入損失之開關，並同時可縮小元件之大小，並具有良好製程穩定性及元件可靠度等優點。其確具產業利用之價值，爰依法提出專利申請。
又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術與精神。
101‧‧‧基板
103‧‧‧緩衝層
105‧‧‧第一δ摻雜層
107‧‧‧能障層
109‧‧‧通道層
111‧‧‧蕭基能障層
113‧‧‧第二δ摻雜層
115‧‧‧第一蝕刻終止層
117‧‧‧接觸層
119‧‧‧第二蝕刻終止層
121‧‧‧集極層
123‧‧‧基極層
125‧‧‧射極層
127‧‧‧射極接觸層
170‧‧‧偽晶型高電子遷移率電晶體結構層
180‧‧‧異質接面雙極電晶體結構層
201‧‧‧基板
203‧‧‧緩衝層
207‧‧‧能障層
208‧‧‧第一通道間格層
209‧‧‧通道層
210‧‧‧第二通道間格層
211‧‧‧蕭基能障層
215‧‧‧蝕刻終止層
216‧‧‧覆蓋層
217‧‧‧疊加蝕刻終止層
218‧‧‧疊加覆蓋層
219‧‧‧蝕刻終止分隔層
220‧‧‧次集極層
221‧‧‧集極層
223‧‧‧基極層
225‧‧‧射極層
226‧‧‧射極覆蓋層
227‧‧‧射極接觸層
231‧‧‧閘極電極
233‧‧‧汲極電極
235‧‧‧源極電極
237‧‧‧閘極凹槽
251‧‧‧基極電極
253‧‧‧集極電極
255‧‧‧射極電極
257‧‧‧基極電極接觸區
259‧‧‧集極電極接觸區
261‧‧‧偽晶型高電子遷移率電晶體蝕刻區
270‧‧‧偽晶型高電子遷移率電晶體結構層
280‧‧‧異質接面雙極電晶體結構層
290‧‧‧上層覆蓋疊加層
第1圖 係為一傳統偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶結構之剖面結構示意圖。
第2~4圖 係為本發明之一種偽晶型高電子遷移率電晶體改良結構之數種實施例之剖面結構示意圖。
第5~16圖 係為本發明之一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之數種實施例之剖面結構示意圖。
201‧‧‧基板
203‧‧‧緩衝層
207‧‧‧能障層
208‧‧‧第一通道間格層
209‧‧‧通道層
210‧‧‧第二通道間格層
211‧‧‧蕭基能障層
215‧‧‧蝕刻終止層
216‧‧‧覆蓋層
219‧‧‧蝕刻終止分隔層
220‧‧‧次集極層
221‧‧‧集極層
223‧‧‧基極層
225‧‧‧射極層
226‧‧‧射極覆蓋層
231‧‧‧閘極電極
233‧‧‧汲極電極
235‧‧‧源極電極
237‧‧‧閘極凹槽
251‧‧‧基極電極
253‧‧‧集極電極
255‧‧‧射極電極
257‧‧‧基極電極接觸區
259‧‧‧集極電極接觸區
261‧‧‧偽晶型高電子遷移率電晶體蝕刻區
270‧‧‧偽晶型高電子遷移率電晶體結構層
280‧‧‧異質接面雙極電晶體結構層

Claims (35)

  1. 一種偽晶型高電子遷移率電晶體改良結構，其主要結構係包括有：一基板；一緩衝層，係形成於該基板之上；一能障層，係形成於該緩衝層之上；一第一通道間格層，係形成於該能障層之上；一通道層，係形成於該第一通道間格層之上；一第二通道間格層，係形成於該通道層之上；一蕭基能障層，係形成於該第二通道間格層之上；一蝕刻終止層，係形成於該蕭基能障層之上；至少一覆蓋層，係形成於該蝕刻終止層之上；一閘極凹槽，係先經由至少一道蝕刻製程，而蝕刻終止於該蕭基能障層上方所形成之凹槽；一閘極電極，係設置於該閘極凹槽內，該蕭基能障層之上；一汲極電極，係設置於該覆蓋層之一端上；以及一源極電極，係設置於該覆蓋層之另一端上。
  2. 如申請專利範圍第1項所述之偽晶型高電子遷移率電晶體改良結構，其中構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者。
  3. 如申請專利範圍第1項所述之偽晶型高電子遷移率電晶體改良 結構，其中該通道層之厚度係為大於10Å小於300Å者。
  4. 如申請專利範圍第1項所述之偽晶型高電子遷移率電晶體改良結構，其中構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
  5. 如申請專利範圍第1項所述之偽晶型高電子遷移率電晶體改良結構，其中該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者。
  6. 如申請專利範圍第1項所述之偽晶型高電子遷移率電晶體改良結構，其中於該覆蓋層之上，更設置至少一上層覆蓋疊加層，使該上層覆蓋疊加層係介於該覆蓋層與該汲極電極以及該源極電極之間，且其中該上層覆蓋疊加層之結構係包括有：至少一疊加覆蓋層，藉此形成該上層覆蓋疊加層。
  7. 如申請專利範圍第6項所述之偽晶型高電子遷移率電晶體改良結構，其中於該上層覆蓋疊加層之結構，更設置一疊加蝕刻終止層於該疊加覆蓋層之下，使該上層覆蓋疊加層之結構係包括有：該疊加蝕刻終止層；以及該疊加覆蓋層，係形成於該疊加蝕刻終止層之上，藉此形成該上層覆蓋疊加層。
  8. 一種偽晶型高電子遷移率電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一緩衝層、一能障層、一第一通道間格層、一通道層、一第二通道間格層、一蕭基能障層、一蝕 刻終止層以及至少一覆蓋層；以曝光顯影技術劃定一閘極凹槽區，先對該覆蓋層進行蝕刻，使蝕刻終止於該蝕刻終止層；再對該蝕刻終止層進行蝕刻，使蝕刻終止於該蕭基能障層，而形成一閘極凹槽；以及於該閘極凹槽內，該蕭基能障層之上，鍍上一閘極電極，並使該閘極電極與該蕭基能障層形成蕭基接觸。
  9. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者。
  10. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中該通道層之厚度係為大於10Å小於300Å者。
  11. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
  12. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者。
  13. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中更於該覆蓋層之一端上，鍍上一汲極電極，並使該汲極電極與該覆蓋層形成歐姆接觸；且更於該覆蓋層之另一端上，鍍上一源極電極，並使該源極電極與該覆蓋 層形成歐姆接觸。
  14. 如申請專利範圍第8項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中更於該覆蓋層之上，設置至少一上層覆蓋疊加層，且其中該上層覆蓋疊加層之結構係包括有：至少一疊加覆蓋層，藉此形成該上層覆蓋疊加層；在對該覆蓋層進行蝕刻之前，需增加至少一道蝕刻程序，先對該上層覆蓋疊加層進行蝕刻，使蝕刻終止於該覆蓋層，之後再對該覆蓋層進行蝕刻；於該上層覆蓋疊加層之一端上，設置一汲極電極，並使該汲極電極與該上層覆蓋疊加層形成歐姆接觸；以及於該上層覆蓋疊加層之另一端上，設置一源極電極，並使該源極電極與該上層覆蓋疊加層形成歐姆接觸。
  15. 如申請專利範圍第14項所述之偽晶型高電子遷移率電晶體改良結構之製程方法，其中於該上層覆蓋疊加層之結構，更設置一疊加蝕刻終止層於該疊加覆蓋層之下，使該上層覆蓋疊加層之結構係包括有：該疊加蝕刻終止層；以及該疊加覆蓋層，係形成於該疊加蝕刻終止層之上，藉此形成該上層覆蓋疊加層；對該上層覆蓋疊加層之蝕刻程序需增加至少一道對該疊加蝕刻終止層進行蝕刻之程序。
  16. 一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其主要結構係包括有： 一基板；一偽晶型高電子遷移率電晶體結構層，係形成於該基板之上；一蝕刻終止分隔層，係形成於該偽晶型高電子遷移率電晶體結構層之上；以及一異質接面雙極電晶體結構層，係形成於該蝕刻終止分隔層之上；其中該偽晶型高電子遷移率電晶體結構層係包括有：一緩衝層；一能障層，係形成於該緩衝層之上；一第一通道間格層，係形成於該能障層之上；一通道層，係形成於該第一通道間格層之上；一第二通道間格層，係形成於該通道層之上；一蕭基能障層，係形成於該第二通道間格層之上；一蝕刻終止層，係形成於該蕭基能障層之上；以及至少一覆蓋層，係形成於該蝕刻終止層之上，藉此形成該偽晶型高電子遷移率電晶體結構層。
  17. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者。
  18. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中該通道層之厚度係為 大於10Å小於300Å者。
  19. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
  20. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者。
  21. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中於該覆蓋層之上，更設置至少一上層覆蓋疊加層，且其中該上層覆蓋疊加層之結構係包括有：至少一疊加覆蓋層，藉此形成該上層覆蓋疊加層。
  22. 如申請專利範圍第21項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中於該上層覆蓋疊加層之結構，更設置一疊加蝕刻終止層於該疊加覆蓋層之下，使該上層覆蓋疊加層之結構係包括有：該疊加蝕刻終止層；以及該疊加覆蓋層，係形成於該疊加蝕刻終止層之上，藉此形成該上層覆蓋疊加層。
  23. 如申請專利範圍第16項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中該異質接面雙極電晶體結構層係包括有：一次集極層； 一集極層，係形成於該次集極層之上；一基極層，係形成於該集極層之上；一射極層，係形成於該基極層之上；以及一射極覆蓋層，係形成於該射極層之上，藉此形成該異質接面雙極電晶體結構層。
  24. 如申請專利範圍第23項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構，其中於該射極覆蓋層之上，更設置一射極接觸層。
  25. 一種偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，包括以下步驟：於一基板上，依序形成一偽晶型高電子遷移率電晶體結構層、一蝕刻終止分隔層以及一異質接面雙極電晶體結構層；其中該偽晶型高電子遷移率電晶體結構層係包括有：一緩衝層；一能障層，係形成於該緩衝層之上；一第一通道間格層，係形成於該能障層之上；一通道層，係形成於該第一通道間格層之上；一第二通道間格層，係形成於該通道層之上；一蕭基能障層，係形成於該第二通道間格層之上；一蝕刻終止層，係形成於該蕭基能障層之上；以及至少一覆蓋層，係形成於該蝕刻終止層之上，藉此形成該偽晶型高電子遷移率電晶體結構層； 其中尚包括有：一異質接面雙極電晶體之製作步驟；以及一偽晶型高電子遷移率電晶體之製作步驟；其中該偽晶型高電子遷移率電晶體之製作步驟，包括以下步驟：以曝光顯影技術劃定一偽晶型高電子遷移率電晶體蝕刻區，先對該異質接面雙極電晶體結構層進行蝕刻，使蝕刻終止於該蝕刻終止分隔層；再對該蝕刻終止分隔層進行蝕刻，使蝕刻終止於該覆蓋層；再於該偽晶型高電子遷移率電晶體蝕刻區之內，以曝光顯影技術劃定一閘極凹槽區，對該覆蓋層進行蝕刻，使蝕刻終止於該蝕刻終止層；再對該蝕刻終止層進行蝕刻，使蝕刻終止於該蕭基能障層，而形成一閘極凹槽；以及於該閘極凹槽內，該蕭基能障層之上，鍍上一閘極電極，並使該閘極電極與該蕭基能障層形成蕭基接觸。
  26. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中構成該通道層之材料係為砷化銦鎵(In x Ga 1-x As)之合金化合物半導體，且該砷化銦鎵中之銦含量x係大於0小於0.5之間者。
  27. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中該通道層之厚度係為大於10Å小於300Å者。
  28. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中構成該第一通道間格層及該第二通道間格層之材料係為砷化鎵(GaAs)者。
  29. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中該第一通道間格層及該第二通道間格層之厚度係為大於10Å小於200Å者。
  30. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中更於該覆蓋層之一端上，鍍上一汲極電極，並使該汲極電極與該覆蓋層形成歐姆接觸；更該覆蓋層之另一端上，鍍上一源極電極，並使該源極電極與該覆蓋層形成歐姆接觸。
  31. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中於該覆蓋層之上，更設置至少一上層覆蓋疊加層，且其中該上層覆蓋疊加層之結構係包括有：至少一疊加覆蓋層，藉此形成該上層覆蓋疊加層；此時需修改對該蝕刻終止分隔層之蝕刻程序，使對該蝕刻終止分隔層之蝕刻終止於該上層覆蓋疊加層；再於該偽晶型高電子遷移率電晶體蝕刻區之內，以曝光顯影技術劃定一閘極凹槽區之後，以及在對該覆蓋層進行蝕刻之前，需增加至少一道蝕刻程序，先對該上層覆蓋疊加層進行蝕 刻，使蝕刻終止於該覆蓋層，之後再對該覆蓋層進行蝕刻；於該上層覆蓋疊加層之一端上，設置一汲極電極，並使該汲極電極與該上層覆蓋疊加層形成歐姆接觸；以及於該上層覆蓋疊加層之另一端上，設置一源極電極，並使該源極電極與該上層覆蓋疊加層形成歐姆接觸。
  32. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中於該上層覆蓋疊加層之結構，更設置一疊加蝕刻終止層於該疊加覆蓋層之下，使該上層覆蓋疊加層之結構係包括有：該疊加蝕刻終止層；以及該疊加覆蓋層疊加覆蓋層，係形成於該疊加蝕刻終止層之上，藉此形成該上層覆蓋疊加層；對該上層覆蓋疊加層之蝕刻程序需增加至少一道對該疊加蝕刻終止層進行蝕刻之程序。
  33. 如申請專利範圍第25項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中該異質接面雙極電晶體結構層係包括有：一次集極層；一集極層，係形成於該次集極層之上；一基極層，係形成於該集極層之上；一射極層，係形成於該基極層之上；以及一射極覆蓋層，係形成於該射極層之上，藉此形成該異質接面雙極電晶體結構層； 其中該異質接面雙極電晶體之製作步驟係，包括以下步驟：以曝光顯影技術劃定一基極電極接觸區，對該基極電極接觸區進行蝕刻，使蝕刻終止於該基極層；再於該基極電極接觸區之內，以曝光顯影技術劃定一集極電極接觸區，對該集極電極接觸區進行蝕刻，使蝕刻終止於該次集極層；在該集極電極接觸區內，該次集極層之上，設置一集極電極，並使該集極電極與該次集極層形成歐姆接觸；在該基極電極接觸區內，該基極層之上，設置一基極電極，並使該基極電極與該基極層形成歐姆接觸；以及在該射極覆蓋層之一端上，設置一射極電極。
  34. 如申請專利範圍第33項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中該射極電極與該射極覆蓋層形成歐姆接觸。
  35. 如申請專利範圍第33項所述之偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構之製程方法，其中介於該射極覆蓋層以及該射極電極之間，更設置一射極接觸層，並使該射極電極與該射極接觸層形成歐姆接觸；在對該基極電極接觸區之蝕刻程序需增加至少一道對該射極接觸層進行蝕刻之程序。
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