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TW201340608A - 訊號處理電路 - Google Patents

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TW201340608A
TW201340608A TW101112430A TW101112430A TW201340608A TW 201340608 A TW201340608 A TW 201340608A TW 101112430 A TW101112430 A TW 101112430A TW 101112430 A TW101112430 A TW 101112430A TW 201340608 A TW201340608 A TW 201340608A
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Taiwan
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electronic switch
processing circuit
signal processing
triode
resistors
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TW101112430A
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Inventor
Chun-Sheng Chen
Hua Zou
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Hon Hai Prec Ind Co Ltd
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

一種訊號處理電路包括第一至第三電子開關及第一至第五電阻，一第一電源依次透過第一及第二電阻接地，該第一及第二電阻之間的節點與第一電子開關的控制端相連，該第一電子開關的第一端透過第三電阻與第一電源相連，該第一電子開關的第二端接地，該第一電子開關的第一端還與第二及第三電子開關的控制端相連，該第二電子開關的第一端透過第四電阻與一第二電源相連，還用於輸出一訊號，該第二電子開關的第二端接地，該第三電子開關的第一端透過第五電阻與第一及第二電阻之間的節點相連。

Description

訊號處理電路
本發明涉及一種訊號處理電路。
習知的電腦主機板設計中，不管Intel還是AMD的應用平臺，晶片組經常會有一些訊號（如RSMRST#、PWROK、SYSPWROK等）需要特殊的設計要求，即從低電平（LOW）到高電平（High）時，需要上升較緩慢，但從高電平到低電平時，則需要快速下降，不能有任何的拖泥帶水。為了滿足訊號的特殊要求，一般透過包括放大器、穩壓二極體、肖特基二極體等元件的處理電路來實現，該處理電路較為複雜且成本較高。
鑒於以上內容，有必要提供一種結構較為簡單且成本較低的訊號處理電路。
一種訊號處理電路，包括第一至第三電子開關及第一至第五電阻，一第一電源依次透過該第一及第二電阻接地，該第一及第二電阻之間的節點與第一電子開關的控制端相連，該第一電子開關的第一端透過第三電阻與第一電源相連，該第一電子開關的第二端接地，該第一電子開關的第一端還與第二及第三電子開關的控制端相連，該第二電子開關的第一端透過第四電阻與一第二電源相連，該第二電子開關的第一端還用於輸出一訊號，該第二電子開關的第二端接地，該第三電子開關的第一端透過第五電阻與第一及第二電阻之間的節點相連，該第三電子開關的第二端接地。
上述訊號處理電路透過第一至第三電子開關來調整第二電子開關的第一端所輸出的訊號，從而可實現該訊號由低電平上升為高電平的過程較為緩慢而由高電平下降為低電平的過程較為迅速的目的。
請參考圖1，本發明訊號處理電路的較佳實施方式以輸出一PWROK訊號為例進行說明，該訊號處理電路設置於主機板上。透過該訊號處理電路可實現PWROK訊號由低電平上升為高電平的過程較為緩慢而由高電平下降為低電平的過程較為迅速。
該訊號處理電路包括電阻R1-R8、電容C1、二極體D1、三極體Q1-Q3。一待機電壓+5VSB依次透過電阻R1及R2接地，該電阻R1及R2之間的節點依次透過電阻R3及電容C1接地。該二極體D1的陰極與電阻R1及R2之間的節點相連，陽極與電阻R3及電容C1之間的節點相連。其中該電阻R1及R2組成分壓電路。
該三極體Q1的基極與電阻R3及電容C1之間的節點相連，射極接地，集極透過電阻R4與待機電壓+5VSB相連。該三極體Q1的集極還透過電阻R5與三極體Q2的基極相連，該三極體Q2的射極接地，集極透過電阻R6與一雙輸出電壓+3V_DUAL相連。該三極體Q2的集極還用於輸出該PWROK訊號。
該三極體Q3的基極透過電阻R7與三極體Q1的集極相連，該三極體Q3的射極接地，集極透過電阻R8與二極體D1的陰極相連。
下面將對上述訊號處理電路的工作原理進行說明：
當外部交流電接入時，待機電壓+5VSB將從0V升至5V。當待機電壓+5VSB從0V上升至4.3V之前，根據電阻R1、R2及R3的阻值關係可知，此時三極體Q1的基極所接收的電壓小於其導通電壓0.65V，該三極體Q1截止，該三極體Q2及Q3導通，故使得此時該三極體Q2的集極輸出低電平訊號，即PWROK訊號為低電平。另，由於三極體Q3也處於導通狀態，因此將使得到達三極體Q1的基極處的電壓會更低，以至於使得當待機電壓+5VSB上升至大於4.3V時，該三極體Q1的基極所接收的電壓仍然會小於0.65V，即三極體Q1的導通時間相對於待機電壓+5VSB的狀態具有一定的延時。
當待機電壓+5VSB達到4.7V時，三極體Q1的基極所接收的電壓將達到0.65V，此時，該三極體Q1導通，三極體Q2及Q3均截止。該三極體Q2的集極輸出高電平訊號，即PWROK訊號為高電平。
當待機電壓+5VSB穩定之後，即待機電壓+5VSB維持在4.7V至5V時，PWROK訊號亦維持為高電平。
當將外部交流電去除時，待機電壓+5VSB將從5V降至0V。當待機電壓+5VSB從5V下降至4.7V之前，PWROK訊號仍然維持為高電平。當待機電壓+5VSB的電壓下降至小於4.7V時，三極體Q1的基極所接收的電壓將小於0.7V，三極體Q1將進入由導通向截止轉變的狀態。此時該三極體Q1的集極的電壓處於高電平，該三極體Q3將導通，如此使得電阻R8與R2相並聯，進而將三極體Q1的基極的電壓迅速拉低至0.65V。當待機電壓+5VSB從4.7V繼續下降時，該三極體Q1將截止，三極體Q2導通，進而使得該三極體Q2的集極輸出低電平訊號，即PWROK訊號為低電平。
從上述描述可以看出，當外部交流電接入時，待機電壓+5VSB從0V升至4.7V時該PWROK訊號方能從低電平變化為高電平。當外部交流電去除時，待機電壓從5V降至4.7V即可將PWROK訊號從高電平變化為低電平，即可實現PWROK訊號由低電平上升為高電平的過程較為緩慢而由高電平下降為低電平的過程較為迅速。
另，從上述描述亦可看出，該三極體Q1、Q2及Q3起到了電子開關的作用，其中該三極體Q1、Q2及Q3的基極作為電子開關的控制端，三極體Q1、Q2及Q3的集極作為電子開關的第一端，三極體Q1、Q2及Q3的射極作為電子開關的第二端。電子開關的控制端根據所接收的電平訊號選擇性地導通或不導通第二端與第三端之間的連接。其他實施方式中，該三極體亦可被其他具有電子開關功能的元件所替代，如場效應電晶體等等。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
R1-R8．．．電阻
C1．．．電容
D1．．．二極體
Q1-Q3．．．三極體
+5VSB．．．待機電壓
+3V_DUAL．．．雙輸出電壓
圖1是本發明訊號處理電路的較佳實施方式的電路圖。
R1-R8．．．電阻
C1．．．電容
D1．．．二極體
Q1-Q3．．．三極體
+5VSB．．．待機電壓
+3V_DUAL．．．雙輸出電壓

Claims (8)

  1. 一種訊號處理電路，包括第一至第三電子開關及第一至第五電阻，一第一電源依次透過該第一及第二電阻接地，該第一及第二電阻之間的節點與第一電子開關的控制端相連，該第一電子開關的第一端透過第三電阻與第一電源相連，該第一電子開關的第二端接地，該第一電子開關的第一端還與第二及第三電子開關的控制端相連，該第二電子開關的第一端透過第四電阻與一第二電源相連，該第二電子開關的第一端還用於輸出一訊號，該第二電子開關的第二端接地，該第三電子開關的第一端透過第五電阻與第一及第二電阻之間的節點相連，該第三電子開關的第二端接地。
  2. 如申請專利範圍第1項所述之訊號處理電路，還包括一第六電阻及一電容，該第六電阻連接於第一及第二電阻之間的節點與第一電子開關的控制端之間，該電容的第一端與第一電子開關的控制端相連，該電容的第二端接地。
  3. 如申請專利範圍第2項所述之訊號處理電路，還包括一二極體，該二極體的陽極與第一電子開關的控制端相連，陰極與第一及第二電阻之間的節點相連。
  4. 如申請專利範圍第1項所述之訊號處理電路，還包括一第六電阻，該第六電阻連接於第一電子開關的第一端與第二電子開關的控制端之間。
  5. 如申請專利範圍第1項所述之訊號處理電路，還包括一第六電阻，該第六電阻連接於第一電子開關的第一端與第三電子開關的控制端之間。
  6. 如申請專利範圍第1項所述之訊號處理電路，其中該第一電源為+5VSB，該第二電源為+3V_DUAL，該第二電子開關的第一端所輸出的訊號為PWROK。
  7. 如申請專利範圍第1項所述之訊號處理電路，其中該第一至第三電子開關為第一至第三三極體，每一電子開關的控制端為三極體的基極，每一電子開關的第一端為三極體的集極，每一電子開關的第二端為三極體的射極。
  8. 如申請專利範圍第1項所述之訊號處理電路，其中該第一至第三電子開關為第一至第三場效應電晶體，每一電子開關的控制端為場效應電晶體的閘極，每一電子開關的第一端為場效應電晶體的汲極，每一電子開關的第二端為場效應電晶體的源極。
TW101112430A 2012-03-27 2012-04-09 訊號處理電路 TW201340608A (zh)

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