[go: up one dir, main page]

TW201349351A - 於矽基板上形成ｉｉｉ／ｖ族共形層之方法 - Google Patents

於矽基板上形成ｉｉｉ／ｖ族共形層之方法 Download PDF

Info

Publication number
TW201349351A
TW201349351A TW102110684A TW102110684A TW201349351A TW 201349351 A TW201349351 A TW 201349351A TW 102110684 A TW102110684 A TW 102110684A TW 102110684 A TW102110684 A TW 102110684A TW 201349351 A TW201349351 A TW 201349351A
Authority
TW
Taiwan
Prior art keywords
temperature
layer
iii
substrate
processing chamber
Prior art date
Application number
TW102110684A
Other languages
English (en)
Other versions
TWI584378B (zh
Inventor
包欣玉
山契斯艾羅安東尼歐Ｃ
卡羅森大衛凱斯
葉祉淵
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201349351A publication Critical patent/TW201349351A/zh
Application granted granted Critical
Publication of TWI584378B publication Critical patent/TWI584378B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10P14/24—
    • H10P14/2905—
    • H10P14/3214—
    • H10P14/3414—
    • H10P14/3822—
    • H10P95/90—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10T117/10—Apparatus
    • Y10T117/1004—Apparatus with means for measuring, testing, or sensing
    • Y10T117/1008—Apparatus with means for measuring, testing, or sensing with responsive control means

Abstract

一種在一矽基板上形成一共形III/V族層之方法及所產生的具有III/V族層形成在其上方的基板。該方法包含自該基板移除原生氧化物；將一基板在一處理腔室內定位；將該基板加熱至一第一溫度；將該基板冷卻至一第二溫度；將一III族前驅物流入該處理腔室；當將一III族前驅物和一V族前驅物流入該處理腔室時，維持該第二溫度直到形成一共形層；當停止該第二III族前驅物之流動時，將該處理腔室加熱至一退火溫度；及將該處理腔室冷卻至該第二溫度。III/V族層之沉積可以經由使用優先蝕刻介電質區域之鹵化物氣體而選擇性地進行。

Description

於矽基板上形成III/V族共形層之方法
本發明之諸實施例係通常關於使用一III族成核層於一矽基板上形成III/V族材料之處理。
由於寬能隙(wide bandgap)、高熱導率和大電擊穿場(electrical breakdown field)，III/V族半導體具有作為高溫、高頻及高功率微電子元件和紫外光/藍光/綠光光電元件之有用材料之顯著潛力。微電子裝置應用包括AlGaNGaN多層基之雷射二極體(AlGaNGaN multilayer-based laser diode)、高電子遷移率電晶體(high electron mobility transistor，HEMT)、場效電晶體(FET)、異質介面二極電晶體(heterojunction bipolar transistor，HBT)、發光二極體(light emitting diodes，LED)、紫外光光偵測器(ultra-violet photodetector)，以及通常包括用於高頻、高功率通訊、用於高密度光學儲存、全彩色顯示器(full-color display)及用於其他寬能隙半導體應用之(Al,In,Ga)N基礎之裝置。
此外，能夠達到III/V族材料優勢效能之表面層可計有各種不同之諸如從例如，但不限定於，銻化銦(indium antimonide，InSb)和砷化銦(Indium arsenide，InAs)之極高遷移材料所製造之CMOS和量子井(QW)電晶體之高效能電子裝置。例如雷射、偵測器和光電伏打電池之光學裝置也可由各種不同之其他直接能隙材料(direct band gap materials)，例如，但不限定於，砷化鎵(gallium arsenide，GaAs)和砷化銦鎵(indium gallium arsenide，InGaAs)所製成。
雖然此類薄層之優點和效用，但是在矽基板上成長III/V族材料係出現許多的挑戰。晶格缺陷可由在III/V族半導體磊晶層和矽半導體基板之間的晶格失配(lattice mismatch)、極性貼非極性失配(polar-on-nonpolar mismatch)及熱失配(thermal mismatch)產生。當磊晶層和矽半導體基板間之晶格失配超過某一百分比時，失配所引起的應變將變得過大且當磊晶薄膜鬆弛時，缺陷將在磊晶層內產生。
一旦薄膜厚度大於臨界厚度(大於此厚度，薄膜被拉伸且小於此厚度，薄膜被鬆弛)，應變係藉由在薄膜和基板界面以及在磊晶薄膜中產生錯位差排(misfit dislocation)而被鬆弛。磊晶晶格缺陷係通常為穿透差排(threading dislocation)、堆積缺陷(stacking fault)及雙晶面(twins)(在週期性斷裂處晶格的一部分係另一部分的鏡像)。許多缺陷，特別是穿透差排，係傾向傳播到半導體裝置被製造的「裝置層(device layer)」。通常，缺陷產生之嚴重性係與III/V族半導體和矽基板間之晶格失配數量有關。
已有不同的緩衝層被用來試圖減輕由矽基板和III/V族裝置層間之晶格失配所引起的應變，且藉此減少III/V 族層之有害缺陷密度(detrimental defect density)。然而，在矽基板的不同表面方位間之薄層均勻度仍然是一個問題。
沉積具有CMOS功能之III/V族層之一相關問題是在矽基板上之共形沉積。傳統上，在異質磊晶中，緩衝層必須成長得很厚，此類緩衝層厚度係1微米或者更厚，以克服在薄層間之失配且產生一高品質之結晶薄膜。
因此，在不同結晶方位形成一共形層需要沉積一厚層以調節上述對於在CMOS上形成小零件並非最佳的晶體缺陷。
因此，有一普遍的需要是具有高沉積速率之沉積處理，能夠在一大基板或多重基板上均勻地沉積III/V族膜而不需考慮到晶格失配、極性貼非極性失配或其他的難處。再者，對於習知技藝也需要一種改良的沉積方法，即不需要一層厚緩衝層用於矽基板上成長III/V族結晶層。
本發明之諸實施例係通常關於使用III族成核層形成III/V族層之方法。III/V族層可以是任何的III/V族層且可以在文獻中已知之有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)之一般條件下被沉積。重要的是當同時產生高品質結晶薄膜時，沉積係共形於不同的表面方位上。
於一實施例，提供一種在一基板上形成一共形層的方法，包含自該基板移除原生氧化物之後，將該基板在一處理腔室內定位；將該基板加熱至一第一溫度；將該基板冷卻 至一第二溫度；及將一III族前驅物流入該處理腔室以播種於該基板。
一或更多個實施例可進一步包含當將一III族前驅物和一V族前驅物流入該處理腔室時，將該處理腔室維持在該第二溫度，直到形成一共形二元III/V族層。接著當停止III族前驅物之流動時，該處理腔室可被加熱至一第三溫度。在依序的冷卻回到該第二溫度之後，處理終止。
於另一實施例中，在一基板上形成一共形層的方法可包含將一基板在一處理腔室內定位；調整該處理腔室之溫度至一第一溫度；將一III族前驅物流入該處理腔室以產生一成核層；將一III族前驅物和一V族前驅物流入該處理腔室以產生一二元III/V族緩衝層；當停止該第二III族前驅物之流動時，將該處理腔室加熱至一第二溫度；將該處理腔室冷卻至該第一溫度；依序重複該前驅物、退火和冷卻步驟直到達到所期望之二元III/V族緩衝層厚度。
於某些實施例中，一矽基板可包含一具有介電質和半導體二種區域之上表面，一III族成核層係設置在該矽基板之至少一表面上，其中該III族成核層係由一或更多個III族元素所組成；以及一位於該III族成核層上方之III/V族緩衝層。
於一或更多個實施例中，該基板可進一步包含一或更多層形成於該III/V族緩衝層上方之二元或三元之III/V族層。該等二元或三元III/V族層可包含一或更多個III族或一或更多個V族元素，該等二元或三元III/V族層可由使用於該 緩衝層或該成核層中之相同的III族或相同的V族元素所組成且可以是一共形層。
100‧‧‧方法
102~126‧‧‧步驟
300‧‧‧矽基板
302a‧‧‧曝露表面
302b‧‧‧曝露表面
304‧‧‧成核層
306‧‧‧緩衝層
308‧‧‧III/V族層
本發明更具體之敍述，簡單摘要如上，可參考其圖示於所附圖式中之實施例而得，使得標的物中之本發明上述列舉特徵可被實現且可更詳細地被了解。
第1A圖係描繪根據一或更多個實施例之一種在基板上形成一成核層和一緩衝層之方法之流程圖；第1B圖係描繪根據一或更多個實施例之一種在一具有已形成成核層及緩衝層之基板上形成一二元或三元III/V族層之方法之流程圖；第2圖係描繪一具有III/V族層之基板，該III/V族層係以上述之一或更多個方法形成於該基板上。
然而應該注意的是所附圖式僅圖示本發明之範例實施例且並不被視為用以限制本發明之範圍，因本發明可容許其他等效之實施例。
本發明之諸實施例係通常關於在一矽基板上形成III/V族材料之方法及其所產生的成份，該成份係形成一在一由III族元素所組合之成核層上之緩衝層。在一實施例中，提供在一基板上形成一共形層之方法，該方法可包含自該基板移除原生氧化物；將一基板在一處理腔室內定位；將該基板加熱至一第一溫度；將該基板冷卻至一第二溫度；及將一III族前驅物流入該處理腔室。III族前驅物可選自所有已知的III 族前驅物。
該第一溫度，可相對應於一後清洗步驟，可介於大約400℃到大約800℃之間，較佳之實施例係介於大約400℃到大約500℃之間。後清洗步驟可用來移除基板表面的殘留污染物。該第二溫度，可相對應於一薄層形成步驟，可介於大約250℃到大約400℃之間，例如介於大約290℃到大約340℃之間，較佳之實施例係300℃。在一或更多個實施例中，III族前驅物可流入處理腔室最久15秒，例如介於大約3秒到大約10秒，較佳之實施例係介於大約3秒到大約5秒。
一或更多個實施例可包含將處理腔室維持在該第二溫度；將一III族前驅物和一V族前驅物流入處理腔室直到形成一具有5nm至50nm厚度之共形層；當停止III族前驅物之流動時，將處理腔室加熱至一第三溫度；及將處理腔室冷卻至該第二溫度。該方法可包含當處理完成時，停止將V族前驅物流入處理腔室。在以III族前驅物處理之後，藉由添加V族前驅物所形成之III/V族共形層之厚度可介於5nm到100nm之間，更具體地係介於5nm到50nm之間且較佳之實施例係介於10nm到30nm之間。該第三溫度，可以是一退火溫度，可介於大約400℃到大約600℃之間，較佳之實施例係介於大約450℃到大約550℃之間。V族前驅物可選自所有已知的V族前驅物。
使用於二元或三元III/V族層之III族和V族前驅物係根據所期望的特定電氣特性而選擇。III族前驅物可包括三甲基銦(Trimethyl Indium)、三甲基鎵(Trimethyl Gallium)、三 乙基鎵(Triethyl Gallium)、三甲基鋁(Trimethyl Aluminum)。V族前驅物可包括TBA(Tertiarybutylarsine)、三級丁基磷化氫(Tertiarybutyl Phosphine)、三乙基銻(Triethyl Antimony)、砷化氫(Arsine，AsH3)及磷化氫(Phosphine，PH3)。
在一或更多個實施例中，使用於任一所述薄層之III族前驅物可以是相同於任何其他薄層之III族前驅物。再者，III族前驅物可以以一自成核層步驟到緩衝層形成之連續流之方式流入處理腔室。
一或更多個實施例也可包含使用鹵化物氣體以控制III/V族層之沉積，例如氯氣(chlorine)或氯化氫(hydrogen chloride)。鹵化物氣體可使用於熱蝕刻處理或電漿輔助蝕刻處理以主要地蝕刻基板上的介電質區域。故此，III族和V族元素可優先地自介電質區域之表面被移除，允許沉積僅累積在半導體區域。
在另一實施例中，用於形成一共形層之方法也可包含將處理腔室維持在該第二溫度；將至少一III族前驅物和至少一V族前驅物流入處理腔室直到一共形三元III/V族層形成於一III/V族層上，其中係使用三種前驅物氣體；當停止III族前驅物之流動時，將處理腔室加熱至該第三溫度；將處理腔室冷卻至該第二溫度；及停止將V族前驅物流入處理腔室並終止處理。
在另一實施例中，用於在一基板上形成一共形III/V族層之方法可包含將一基板在一處理腔室內定位；調整該處理腔室之溫度至一第二溫度；將一III族前驅物流入處理腔 室；當將一III族前驅物和一V族前驅物流入處理腔室時，維持該第二溫度直到一薄膜形成；當停止III族前驅物之流動時，將處理腔室加熱至一第三溫度；將處理腔室冷卻至該第二溫度；依序重複緩衝前驅物、退火和冷卻步驟直到達到所期望緩衝層厚度，其中該序列可被重複一或更多次；及停止將V族前驅物流入處理腔室。
在一或更多個實施例中，由依序重複所產生的漸增緩衝層厚度可被限制每次重複後不超過50nm，例如漸增緩衝層厚度最厚為30nm，較佳實施例之漸增緩衝層厚度最厚為20nm。
在另一實施例中，一矽基板可包含一具有介電質和半導體二種區域之上表面；一設置在該矽基板之至少一表面之III族成核層，其中該III族成核層係由一或更多個III族元素所組成；及一位於該III族成核層上方之III/V族緩衝層。組合之成核層和緩衝層之厚度可從50Å至500Å，例如厚度可從50Å至400Å，較佳實施例係包含從100Å至300Å之厚度。
在一實施例中，薄共形III/V族層可包含一或更多層形成於緩衝層上方之二元或三元之III/V族層。該二元或三元之III/V族層可以是任意的各層順序。該一或更多層二元或三元之III/V族層可由與緩衝層相同的III族元素或相同的V族元素或化合物用上述組合之任何可想到的置換而組成。在成核層內之III族元素可以和緩衝層內或該二元或三元III/V族層內之III族元素相同。使用於上述各層之III族或V族元素可以是III族或V族前驅物中之任何可取得之型態。
該二元或三元III/V族層可共形地覆蓋一或更多個表面而與矽之方位無關，例如一共形於矽基板之(100)和(110)方位之III/V族層。二元層之範例可包括磷化鎵(Gallium phosphide，GaP)、磷化銦(Indium phosphide，InP)或砷化銦(Indium Arsenide，InAs)。三元層之範例可包括砷化銦鎵(Indium Gallium Arsenide，InGaAs)或砷化銦鋁(Aluminum Indium Arsenide，AlInAs)。
第1A圖描繪根據一或更多個實施例之一種在基板上形成一成核層和一緩衝層之方法100之流程圖。
定位基板之前，方法100可包含自該基板移除原生氧化物，如步驟102。試圖移除任何表面氧化物之程序可包含各種不同的濕蝕刻，通常以浸泡在稀釋氫氟酸(Hydrofluoric Acid，HF)為結束。表面氧化物之移除也可包含使用乾蝕刻處理，例如以用以H2稀釋之NH3之電漿或熱力(thermal)方法。
方法100可包含將基板在一處理腔室內定位，如步驟104。處理腔室可以是普遍使用於MOCVD處理之任何型態。雖然敍於此處之本發明係集中於MOCVD處理，可想像的是用於沉積III/V族層之已知習知技藝中之其他處理，例如氣相磊晶法(vapor phase epitaxy，VPE)或分子束磊晶法(molecular beam epitaxy，MBE)，也可使用。
在處理腔室中，基板可被加熱至一第一溫度，如步驟106，於此溫度殘留污染物自基板被移除。腔室可自大約400℃被加熱至大約900℃，較佳實施例係自大約550℃被加熱至大約650℃。
基板之預處理(pre-treatment)可包含將腔室溫度降至一第二溫度，如步驟108。在較低的溫度，從大約250℃到大約400℃，例如從大約290℃到大約340℃，較佳實施例係300℃，成核層可沉積在基板之曝露表面。
該方法可包含以一III族前驅物在該第二溫度進行短暫時間的基板預處理，如步驟110。如此將沉積一III族前驅物之薄共形成核層在基板之曝露表面上。該短暫時間不應超過15秒，例如介於3-10秒，較佳實施例係介於3-5秒。
成核層沉積之後，該方法可包含將一III族前驅物和一V族前驅物流入腔室以成長一二元III/V族緩衝層，如步驟112。該緩衝層可成長最厚為50nm，在一或更多個實施例中厚度係從大約5nm成長至40nm，且在某些較佳實施例中，緩衝層厚度可從大約10nm至30nm。緩衝層可以由一二元或三元III/V族薄膜組成，較佳實施例係使用一二元III/V族薄膜。
緩衝層沉積在成核層之後，該方法可包含當停止III族前驅物之流動時，將溫度升高至一第三溫度，如步驟114。第三溫度係可以將基板上之薄層加以適度地退火並使之具有相當結晶性之溫度。第三溫度之範圍係介於大約400℃到大約600℃，較佳實施例係從大約450℃到大約550℃。腔室應該在緩衝層完成成長之15秒內被升至第三溫度，以確保適當的退火及結晶結構之形成。
不希望被理論束縛，可以相信的是III族前驅物具有較佳的黏滯係數，該黏滯係數允許當同時產生結合位置給V族前驅物時，III族前驅物可更有效率地與矽基板結合。V族 前驅物不會產生可作為供III/V族層成長之表面之成核層。因此，在停止III族前驅物之流動之後，V族前驅物繼續流動以將III族前驅物所留在基板上之結合位置加以飽和而不期望繼續薄層成長。
一旦二元III/V族層被退火，腔室可被冷卻至第二溫度，如步驟116。如果處理將被終止，V族前驅物可同時跟著腔室之冷卻而停止流動。否則，在此步驟116之後，一或更多層二元或三元III/V族層形成於緩衝層上。
重要且需注意的是當產生緩衝層時，較優選的係在成核層的表面形成二元III/V族層。形成三元III/V族層作為緩衝層對於後續薄層之成長係較不穏定。
不需要有更多的薄層形成在基板上。被退火薄層可以是使用於後續處理的已沉積III/V族層。
第1B圖係描繪根據一或更多個實施例之一種在一具有已形成成核層及緩衝層之基板上形成一二元或三元III/V族層之方法之流程圖。
一旦緩衝層已完成，該方法可包含將處理腔室維持在第二溫度，如步驟118。於此刻，該二元或三元III/V族層可以任意順序堆疊。再者，不需有二元或三元III/V族層之必要成份。它們能夠含有來自先前薄層之相同或不同的III族或V族元素。
於第二溫度，該方法可包含將一III族前驅物和一V族前驅物流入處理腔室，如步驟120。該等前驅物可混合入此薄層或後續的薄層而不會有損品質。該等前驅物之流動應該 繼續直到達到所期望的III/V族層厚度。
一旦二元或三元III/V族層已被沉積，該方法可包含當停止III族前驅物之流動時，將處理腔室加熱至第三溫度，如步驟122。如上所述，溫度的突跳(spike)有助於在III/V族層中形成更具結晶性之結構。較佳地，熱突跳(heat spike)應該在停止III族前驅物流動之15秒內發生，雖然有可能等待較久的時間。
熱突跳之後，處理腔室可被冷卻至第二溫度，如步驟124。
一旦處理腔室已經冷卻，可停止V族前驅物流動至處理腔室，如步驟126，以終止處理。
雖然此實施例包含二元或三元III/V族層沉積處理之較詳細敍述，可預期的是二元或三元III/V族層可藉由任何可使用於沉積III/V族層之方法來沉積。沉積III/V族層之技術包含有機金屬化學氣相沉積、氣相磊晶法及分子束磊晶法。
第2圖係描繪一具有III/V族層之基板，該III/V族層係以上述之一或更多個方法形成於該基板上。
矽基板300可具有一或更多個曝露表面，例如302a和302b。該等曝露表面可以是不同的表面方位，例如矽之(100)或(110)方位。雖然範例僅列出兩個表面方位，敍於此處之範例並非視為受限於僅有那些方位。
矽基板300可具有沉積在該一或更多個曝露表面302上之成核層304。成核層304之厚度可以小於或等於50Å，例如10Å。再者，成核層可主要由一或更多個III族元 素所組成，例如鋁(Al)、鎵(Ga)或銦(In)。
緩衝層306可設置在成核層304之曝露部分上方。緩衝層306可以是二元III/V族層且可以實質上是結晶的。此外，緩衝層306可共形地沉積在成核層304上。緩衝層厚度最厚可到50nm，例如介於5nm到40nm之間，較佳實施例係介於10nm到30nm之間。
III/V族層308可設置在緩衝層306之曝露部分上方。III/V族層308可以是二元或三元III/V族層且可共形地沉積在緩衝層306之曝露表面上。
雖然此實施例僅顯示一III/V族層308，其他實施例可以具有一或更多層的III/V族層，該一或更多層的III/V族層對於二元或三元層可以是任意順序且其厚度可以是在III/V族層可取得的厚度範圍內。
因此，用於在一具有III族成核層之矽基板上沉積一共形III/V族層之方法已被提供。相較於習知技藝，磊晶成長一III/V族層之新穎方法係具有許多的優點，包括形成於任何表面方位、形成於較薄的薄層、較快的生產率(faster throughput)及較高品質的結晶結構。這是有益於任何需要III/V族層沉積特性之生產，例如CMOS生產。矽之曝露區域能夠被允許後續共形III族層沉積之共形III族層所覆蓋。
當以上所述係指向本發明之諸實施例時，本發明之其他或進一步之實施例可在不背離本發明之基本範圍而被推導出來，且本發明之範圍係由以下專利請求範圍所決定。
300‧‧‧矽基板
302a‧‧‧曝露表面
302b‧‧‧曝露表面
304‧‧‧成核層
306‧‧‧緩衝層
308‧‧‧III/V族層

Claims (15)

  1. 一種在一矽基板上形成一共形層之方法，依序包含：自該基板移除原生氧化物；將一矽基板在一處理腔室內定位；將該基板加熱至一第一溫度以自該基板移除污染物，其中該第一溫度係從大約400℃到大約800℃；將該基板冷卻至一第二溫度；當將一III族前驅物流入該處理腔室15秒或更短時，維持該第二溫度以產生一成核層；及藉由MOCVD在該成核層上成長具一期望厚度之一二元III/V族層。
  2. 如請求項1所述之方法，進一步包含：當停止該III族前驅物之流動時，將該處理腔室加熱至一第三溫度；及將該處理腔室冷卻至該第二溫度。
  3. 如請求項2所述之方法，進一步包含在一第二溫度將一III族前驅物和一V族前驅物流入該處理腔室直到形成一具一期望厚度之分離共形III/V族層。
  4. 如請求項3所述之方法，其中該第二溫度係從大約290℃到大約400℃且其中該第三溫度係從大約450℃到大約550℃。
  5. 如請求項3所述之方法，其中該III族和該V族前驅物之流入可重複一或更多次以成長一或更多層之分離共形III/V族層。
  6. 如請求項5所述之方法，進一步包含：將該處理腔室維持在該第二溫度；將至少一III族前驅物和至少一V族前驅物流入該處理腔室直到一具有一期望厚度之共形三元層形成於一二元層上；當停止該III族前驅物之流動時，將該處理腔室加熱至該第三溫度；及將該處理腔室冷卻至該第二溫度。
  7. 如請求項6所述之方法，進一步包含：將一鹵化物氣體流入處在該第二溫度之該處理腔室，其中III族和V族之諸元素係自該基板之諸介電質區域之表面被蝕刻，且其中此步驟係在每一III/V族沉積步驟之後被依序地重複。
  8. 一種在一基板上形成一共形層之方法，依序包含：將一矽基板在一處理腔室內定位；調整該處理腔室之溫度至一第一溫度；在該第一溫度將一III族前驅物流入該處理腔室；將一III族前驅物和一V族前驅物流入處於該第一溫度之 該處理腔室直到該薄膜具一期望厚度；當停止該第二III族前驅物之流動時，將該處理腔室加熱至一第二溫度以對該層進行退火；將該處理腔室冷卻至該第一溫度；及依序重複該薄膜成長、退火和冷卻步驟直到達到所期望緩衝層厚度，其中該序列可被重複一或更多次。
  9. 如請求項8所述之方法，其中該第一溫度係從大約290℃到大約400℃且其中該第二溫度係從大約450℃到大約550℃。
  10. 如請求項8所述之方法，進一步包含在以該III族前驅物預處理該基板之前，將該原生氧化物自該基板移除。
  11. 如請求項8所述之方法，進一步包含：將至少一III族前驅物和至少一V族前驅物流入該處理腔室直到一具有一期望厚度之共形三元III/V層形成於一二元層上；當停止該III族前驅物之流動時，將該處理腔室加熱至該第二溫度；及將該處理腔室冷卻至該第一溫度。
  12. 如請求項11所述之方法，進一步包含：將一鹵化物氣體流入處在該第二溫度之該處理腔室，其 中III族和V族之諸元素係自該基板之諸介電質區域之表面被蝕刻，且其中此步驟係在每一III/V族沉積步驟之後被依序地重複。
  13. 一種具有一薄共形III/V族層之基板，包含：一包含一上表面之矽基板，該上表面係具有介電質和半導體二種區域；一設置在該矽基板之至少一表面之III族成核層，其中該III族成核層係由一或更多個III族元素所組成；及一位於該III族成核層上方之III/V族緩衝層，其中組合之該成核層和該緩衝層之厚度係從50Å至300Å。
  14. 如請求項13所述之基板，進一步包含一或更多層形成於該III/V族緩衝層上方之二元或三元之III/V族層。
  15. 如請求項14所述之基板，其中該等層之一或更多層係由與該緩衝層中相同之III族元素或相同之V族元素所組成。
TW102110684A 2012-03-30 2013-03-26 於矽基板上形成iii/v族共形層之方法 TWI584378B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/436,644 US8603898B2 (en) 2012-03-30 2012-03-30 Method for forming group III/V conformal layers on silicon substrates

Publications (2)

Publication Number Publication Date
TW201349351A true TW201349351A (zh) 2013-12-01
TWI584378B TWI584378B (zh) 2017-05-21

Family

ID=49233731

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102110684A TWI584378B (zh) 2012-03-30 2013-03-26 於矽基板上形成iii/v族共形層之方法

Country Status (5)

Country Link
US (3) US8603898B2 (zh)
KR (1) KR20140139608A (zh)
CN (1) CN104205298B (zh)
TW (1) TWI584378B (zh)
WO (1) WO2013148065A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719085B (zh) * 2015-12-04 2021-02-21 美商應用材料股份有限公司 用以清潔砷化銦鎵(或三五族)基板的方法及解決方案
TWI722165B (zh) * 2016-04-07 2021-03-21 德商愛思強歐洲公司 在半導體基板上形成層之方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603898B2 (en) * 2012-03-30 2013-12-10 Applied Materials, Inc. Method for forming group III/V conformal layers on silicon substrates
US9443728B2 (en) * 2013-08-16 2016-09-13 Applied Materials, Inc. Accelerated relaxation of strain-relaxed epitaxial buffers by use of integrated or stand-alone thermal processing
CN104593772B (zh) * 2014-12-30 2016-10-19 吉林大学 一种在大晶格失配基底上异质外延生长锑化物半导体的方法
WO2016160319A1 (en) * 2015-04-02 2016-10-06 Applied Materials, Inc. Mocvd growth of highly mismatched iii-v cmos channel materials on silicon substrates
US9520394B1 (en) 2015-05-21 2016-12-13 International Business Machines Corporation Contact structure and extension formation for III-V nFET
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
CN107431072B (zh) 2015-06-08 2020-06-16 桑迪士克科技有限责任公司 具有异质结构量子阱沟道的三维存储器器件
US11025029B2 (en) 2015-07-09 2021-06-01 International Business Machines Corporation Monolithic III-V nanolaser on silicon with blanket growth
US9564494B1 (en) 2015-11-18 2017-02-07 International Business Machines Corporation Enhanced defect reduction for heteroepitaxy by seed shape engineering
US9721963B1 (en) 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
WO2018017216A1 (en) * 2016-07-18 2018-01-25 Applied Materials, Inc. A method and material for cmos contact and barrier layer
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0208795A1 (en) 1985-07-12 1987-01-21 International Business Machines Corporation Method of fabricating a self-aligned metal-semiconductor FET
US5141893A (en) 1988-12-22 1992-08-25 Ford Microelectronics Growth of P type Group III-V compound semiconductor on Group IV semiconductor substrate
JP2522214B2 (ja) 1989-10-05 1996-08-07 日本電装株式会社 半導体装置およびその製造方法
FR2667197B1 (fr) * 1990-09-20 1993-12-24 Rosette Azoulay Procede d'epitaxie selective et de gravure de materiau iii-v ou ii-vi dans un meme bati de croissance omcvd.
JPH05291140A (ja) * 1992-04-09 1993-11-05 Fujitsu Ltd 化合物半導体薄膜の成長方法
US5346848A (en) 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
US5456206A (en) 1994-12-07 1995-10-10 Electronics And Telecommunications Research Institute Method for two-dimensional epitaxial growth of III-V compound semiconductors
JP3721674B2 (ja) 1996-12-05 2005-11-30 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体基板の製造方法
JP4783483B2 (ja) * 1997-11-07 2011-09-28 フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー 半導体基板および半導体基板の形成方法
JP2001144325A (ja) 1999-11-12 2001-05-25 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体の製造方法および半導体素子の製造方法
JP2001176805A (ja) 1999-12-16 2001-06-29 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法、窒化物系ｉｉｉ−ｖ族化合物結晶基板、窒化物系ｉｉｉ−ｖ族化合物結晶膜およびデバイスの製造方法
JP3607664B2 (ja) 2000-12-12 2005-01-05 日本碍子株式会社 Ｉｉｉ−ｖ族窒化物膜の製造装置
AU2002366856A1 (en) 2001-12-21 2003-07-09 Aixtron Ag Method for depositing iii-v semiconductor layers on a non-iii-v substrate
US6900067B2 (en) * 2002-12-11 2005-05-31 Lumileds Lighting U.S., Llc Growth of III-nitride films on mismatched substrates without conventional low temperature nucleation layers
WO2006000790A1 (en) * 2004-06-25 2006-01-05 Btg International Limited Formation of nanowhiskers on a substrate of dissimilar material
US7405430B2 (en) 2005-06-10 2008-07-29 Cree, Inc. Highly uniform group III nitride epitaxial layers on 100 millimeter diameter silicon carbide substrates
WO2007037504A1 (ja) 2005-09-29 2007-04-05 Sumitomo Chemical Company, Limited ３−５族窒化物半導体の製造方法及び発光素子の製造方法
US7851780B2 (en) 2006-08-02 2010-12-14 Intel Corporation Semiconductor buffer architecture for III-V devices on silicon substrates
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2010509177A (ja) 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
US20080264332A1 (en) * 2007-04-25 2008-10-30 Fareed Sepehry-Fard Method, system, and apparatus for doping and for multi-chamber high-throughput solid-phase epitaxy deposition process
KR101541560B1 (ko) 2007-10-26 2015-08-03 큐나노 에이비 이종 재료상의 나노와이어 성장
US20100140735A1 (en) 2008-12-10 2010-06-10 Epir Technologies, Inc. Nanostructures for dislocation blocking in group ii-vi semiconductor devices
JP4786730B2 (ja) 2009-05-28 2011-10-05 シャープ株式会社 電界効果型トランジスタおよびその製造方法
US8080466B2 (en) 2009-08-10 2011-12-20 Applied Materials, Inc. Method for growth of nitrogen face (N-face) polarity compound nitride semiconductor device with integrated processing system
TWI419324B (zh) 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
US8975165B2 (en) * 2011-02-17 2015-03-10 Soitec III-V semiconductor structures with diminished pit defects and methods for forming the same
US8524581B2 (en) * 2011-12-29 2013-09-03 Intermolecular, Inc. GaN epitaxy with migration enhancement and surface energy modification
US8603898B2 (en) * 2012-03-30 2013-12-10 Applied Materials, Inc. Method for forming group III/V conformal layers on silicon substrates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719085B (zh) * 2015-12-04 2021-02-21 美商應用材料股份有限公司 用以清潔砷化銦鎵(或三五族)基板的方法及解決方案
TWI722165B (zh) * 2016-04-07 2021-03-21 德商愛思強歐洲公司 在半導體基板上形成層之方法

Also Published As

Publication number Publication date
KR20140139608A (ko) 2014-12-05
CN104205298B (zh) 2017-05-24
US20140159112A1 (en) 2014-06-12
US20130256760A1 (en) 2013-10-03
WO2013148065A1 (en) 2013-10-03
CN104205298A (zh) 2014-12-10
US8603898B2 (en) 2013-12-10
TWI584378B (zh) 2017-05-21
US9799737B2 (en) 2017-10-24
US20160343811A1 (en) 2016-11-24

Similar Documents

Publication Publication Date Title
TWI584378B (zh) 於矽基板上形成iii/v族共形層之方法
US8835988B2 (en) Hybrid monolithic integration
JP4757441B2 (ja) 通常の低温核生成層なしでのミスマッチした基板上におけるｉｉｉ族窒化物フィルムの成長
TWI489668B (zh) 利用金屬有機化學汽相沉積之高品質氮面ＧａＮ、ＩｎＮ及ＡlＮ及其合金之異質磊晶生長的方法
TWI246116B (en) Process for growing ZnSe Epitaxy layer on Si substrate and semiconductor structure thereby
CN105161578B (zh) Si衬底上GaN薄膜的生长方法及复合GaN薄膜
US8703561B2 (en) High quality GaN high-voltage HFETs on silicon
JP4860736B2 (ja) 半導体構造物及びそれを製造する方法
WO2017077989A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
JPH03188619A (ja) 異種基板上への３―５族化合物半導体のヘテロエピタキシャル成長法
KR100959290B1 (ko) 질화물 반도체 및 그 제조 방법
CN101901756A (zh) 基于c面Al2O3衬底上极性c面GaN薄膜的MOCVD生长方法
CN103794694B (zh) 具有拉伸应变的硅基锗薄膜及其制备方法
CN101764054B (zh) 化合物半导体外延芯片及其制造方法
CN105679650B (zh) 一种在Si衬底上制备高迁移率AlGaN/GaN电子功率器件的方法
CN116646248B (zh) 一种外延片制备方法及其外延片、高电子迁移率晶体管
Tsai et al. GaAs-based optoelectronics grown on GaAs/Si virtual substrates with multiple spaced thermal-cycle annealing
US20100187539A1 (en) Compound semiconductor epitaxial wafer and fabrication method thereof
CN115565876A (zh) 基于硅衬底的氮化物外延结构及其制作方法和半导体器件
CN114855273A (zh) 一种外延片制备方法、外延片以及发光二极管
JP3993830B2 (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体の製造方法およびそれを含む半導体装置
JP3107646U (ja) 化合物半導体エピタキシャルウエハ
CN113948391B (zh) 一种硅基AlGaN/GaN HEMT器件及制备方法
TWI387999B (zh) Compound semiconductor epitaxial wafer and method of manufacturing the same
CN113964034B (zh) 一种基于衬底背面GeSnSi外延层的硅基AlGaN/GaN HEMT及制备方法