[go: up one dir, main page]

TW201333503A - 運用於高速輸出入埠上的內建自測試電路 - Google Patents

運用於高速輸出入埠上的內建自測試電路 Download PDF

Info

Publication number
TW201333503A
TW201333503A TW101103305A TW101103305A TW201333503A TW 201333503 A TW201333503 A TW 201333503A TW 101103305 A TW101103305 A TW 101103305A TW 101103305 A TW101103305 A TW 101103305A TW 201333503 A TW201333503 A TW 201333503A
Authority
TW
Taiwan
Prior art keywords
signal
output
input
gate
serial
Prior art date
Application number
TW101103305A
Other languages
English (en)
Other versions
TWI432757B (zh
Inventor
Yu-Lin Chen
Hsian-Feng Liu
Chung-Ching Chen
Original Assignee
Mstar Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mstar Semiconductor Inc filed Critical Mstar Semiconductor Inc
Priority to TW101103305A priority Critical patent/TWI432757B/zh
Priority to US13/756,662 priority patent/US8773932B2/en
Publication of TW201333503A publication Critical patent/TW201333503A/zh
Application granted granted Critical
Publication of TWI432757B publication Critical patent/TWI432757B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

一種運用於高速輸出入埠上的內建自測試電路，包括：偵測單元，具有第一輸入端接收串列輸出信號，第二輸入端接收串列致能信號，與輸出端產生偵測信號；旗標單元，接收偵測信號，產生旗標信號；選擇單元，接收串列輸出信號、串列致能信號與旗標信號。當重置信號於第一準位時，選擇單元將串列輸出信號與串列致能信號傳遞至輸出入埠；當重置信號於第二準位時，串列輸出信號與串列致能信號之間具有一預定關係。

Description

運用於高速輸出入埠上的內建自測試電路
本發明是有關於一種內建自測試(built-in self-test，BIST)電路，且特別是有關於一種運用於高速輸出入埠上的內建自測試電路。
近幾年來，記憶體的傳輸速度越來越快，而雙倍資料率(DDR)的記憶體輸出入埠的速度已經到達GHz的等級了。同理，記憶體控制器的輸出入埠也必需達到GHz的等級才能與DDR記憶體相互搭配。
請參照第一圖，其所繪示為習知記憶體控制器中輸出入埠及其相關電路示意圖。記憶體控制器100包括一核心電路110與一輸出入埠150。核心電路110包括：一控制單元160、一N至1輸出信號並串轉換器(parallel to serial converter)120、一N至1致能信號並串轉換器130。輸出入埠150包括：一輸出驅動單元(output driver)154、輸出入墊(IO pad)156、與一輸入驅動單元(input driver)152。
由於核心電路110中控制單元160的操作速度會低於輸出入埠150的速度。因此，必須先將控制單元160的並列輸出信號Out_P轉換為串列輸出信號Out_S並提高資料速度後，傳遞至輸出入埠156；同時，控制單元160也必須先將並列致能信號En_P轉換為串列致能信號En_S並提高資料速度後，傳遞至輸出入埠156。
N至1輸出信號並串轉換器120與N至1致能信號並串轉換器130為結構完全相同的電路。N至1輸出信號並串轉換器120接收時脈信號CLK與N位元的並列輸出信號Out_P，並於一時脈週期中輸出N位元串列輸出信號Out_S。同理，N至1致能信號並串轉換器130接收時脈信號CLK與N位元的並列致能信號En_P，並於一時脈週期中輸出N位元串列致能信號En_S，N可為4、8或者其他數目。
輸出入埠150的輸出驅動單元154具有一輸入端與一致能端EN以接收串列輸出信號Out_S與串列致能信號En_S，並根據串列致能信號En_S的狀態將串列輸出信號Out_S傳送至輸出入墊156。輸入驅動單元152輸入端連接輸出入墊156以將串列輸出信號Out_S再傳遞至記憶體控制器100內部。
當串列致能信號En_S為高準位時，輸出入墊156會呈現第三態(tri-state)；當串列致能信號En_S為低準位時，輸出入墊156可輸出串列輸出信號Out_S。串列輸出信號Out_S可為記憶體控制器100的數據信號、指令信號或者位址信號。
輸出入埠150為雙向的輸出入埠，可產生輸出信號或者接收輸入信號。當第一圖中的輸出入埠150缺少輸入驅動器152時，則成為單向的輸出入埠，亦即僅能產生輸出信號。
習知技術中，當IC電路製作完成後，必須利用測試機台對IC電路進行測試。一般來說，IC電路製造商會提供測試圖騰(test pattern)至測試機台，測試機台將測試圖騰輸入IC電路，並由IC電路輸出入埠的輸出信號來得知IC電路的製造是否有瑕疵。當IC電路可以通過測試時，IC電路即可出貨至下游廠商；反之，IC電路無法通過測試時，IC電路無法出貨。
為了要能夠測試輸出入埠速度為GHz等級的IC電路，例如記憶體控制器，測試機台的速度也要提昇至GHz等級。然而，現今普遍的測試機台其操作速度約在100MHz。這樣的速度無法針對IC電路的高速效能進行完整的測試。
本發明的目的係提出一種運用於高速輸出入埠上的內建自測試電路，利用內建自測試電路將測試結果利用慢速穩定的邏輯信號產生於輸出入埠，使得測試機台可讀取邏輯信號，並得知測試結果。
本發明提出一種記憶體控制器內的內建自測試電路，記憶體控制器包括核心電路與輸出入埠，核心電路輸出重置信號、串列輸出信號與串列致能信號，輸出入埠包括輸出驅動單元。內建自測試電路包括：一偵測單元，具有一第一輸入端接收串列輸出信號，一第二輸入端接收串列致能信號，與一輸出端產生一偵測信號；一旗標單元，接收偵測信號，並產生一旗標信號；以及一選擇單元，接收串列輸出信號、串列致能信號、與旗標信號。當重置信號於第一準位時，選擇單元將串列輸出信號與串列致能信號傳遞至輸出驅動單元的輸入端與致能端；當重置信號於第二準位時，串列輸出信號與串列致能信號之間具有預定關係，且於預定關係不成立時，偵測單元設定旗標單元中的旗標信號，使得選擇單元將旗標信號號傳遞至輸出驅動單元的輸入端與該致能端。
本發明亦提出一種記憶體控制器內的內建自測試電路，記憶體控制器包括核心電路、第一輸出入埠與第二輸出入埠，核心電路輸出重置信號、第一輸出信號與第二輸出信號，第一輸出入埠接收第一輸出信號並輸出第一輸出信號，第二輸出入埠接收第二輸出信號並輸出第二輸出信號。內建自測試電路包括：一偵測單元，具有一第一輸入端連接至第一輸出入埠以接收第一輸出信號，具有一第二輸入端連接至第二輸出入埠以接接收第二輸出信號，與一輸出端產生一偵測信號；以及一旗標單元，接收偵測信號，並產生一旗標信號。當重置信號於第一準位時，旗標信號係被清除；當重置信號於第二準位時，第一輸出信號與第二輸出信號之間具有預定關係，且於預定關係不成立時，偵測單元設定旗標單元中的旗標信號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第二圖，其所繪示為根據本發明具體實施例之記憶體控制器中內建自測試電路及其相關電路示意圖。記憶體控制器200包括核心電路210、內建自測試電路270與輸出入埠250。核心電路210包括控制單元260、N至1輸出信號並串轉換器220及N至1致能信號並串轉換器230。於此實施例中，輸出入埠250為單向輸出入埠，包括輸出驅動單元254與輸出入墊256。雖然此實施例中的輸出入埠250以單向輸出入埠為例，但也適用於雙向的輸出入埠。控制單元260可輸出一重置信號Rst_bist至內建自測試電路270，用以指示控制單元260係操作於正常模式或者測試模式。
內建自測試電路270包括偵測單元、旗標單元與選擇單元。偵測單元包括第一反或閘(NOR gate)271、第二反或閘272、互斥或閘(XOR gate)273、延遲單元274、或閘275。旗標單元包括第一反及閘(NAND gate)276與第二反及閘277。選擇單元包括第一多工器278與第二多工器279。內建自測試電路270更包括反閘(NOT gate)284可將重置信號Rst_bist轉換成為反相重置信號Rstb_bist。
偵測單元有二輸入端以及一輸出端，二輸入端為第一反或閘271的第一輸入端與第二反或閘272的第一輸入端，輸出端為或閘275輸出端。第一反或閘271的第一輸入端連接至N至1輸出信號並串轉換器220，第二輸入端接收重置信號Rst_bist。第二反或閘272的第一輸入端連接至N至1致能信號並串轉換器230，第二輸入端接收重置信號Rst_bist。第一反或閘271與第二反或閘272輸出端連接至互斥或閘273的二輸入端。延遲單元274接收重置信號Rst_bist並輸出延遲的重置信號。或閘275的第一輸入端接收延遲的重置信號，第二輸入端連接至互斥或閘273輸出端以產生偵測信號D。
於旗標單元中，第一反及閘276的第一輸入端接收偵測信號D。第二反及閘277的第一輸入端接收反相重置信號Rstb_bist，第二輸入端連接至第一反及閘276的輸出端，其可產生旗標信號F，第二反及閘277的輸出端連接至反第一反及閘276的第二輸入端。
於選擇單元中，第一多工器278的選擇端接收反相重置信號Rstb_bist，0輸入端連接至N至1輸出信號並串轉換器220，1輸入端接收旗標信號F，輸出端連接至輸出入埠250中輸出驅動單元254的輸入端。第二多工器279的選擇端接收反相重置信號Rstb_bist，0輸入端連接至N至1致能信號並串轉換器230，1輸入端接收低準位信號“0”，輸出端連接至輸出入埠250中輸出驅動單元254的致能端EN。
於正常模式時，控制單元260輸出高準位的重置信號Rst_bist至內建自測試電路270，使得內建自測試電路270的偵測單元無法動作，並且產生高準位的偵測信號D。由於反相重置信號Rstb_bis為低準位，所以旗標單元的旗標信號F被清除為低準位，並且，選擇單元會將串列輸出信號Out_S與串列致能信號En_S分別傳遞至輸出驅動單元254的輸入端與致能端EN，並根據串列致能信號En_S的狀態將串列輸出信號Out_S傳送至輸出入墊256。由上述的描述可知，於正常模式時，內建自測試電路270不會動作，且記憶體控制器200的動作與習知記憶體控制器相同。
於測試模式時，控制單元260輸出高準位的重置信號Rst_bist至內建自測試電路270，並利用並列輸出信號Out_P以及並列致能信號En_P來輸出測試圖騰。由於反相重置信號Rstb_bist為低準位，低準位信號“0”經由第二多工器279傳遞至輸出驅動器254的致能端EN，而旗標信號F經由第一多工器278傳遞至輸出驅動器254並由輸出入墊輸出旗標信號F。當記憶體控制器200由正常模式進入測試模式時，旗標信號F維持在低準位。並且，利用延遲單元274可確保在正常模式進入測試模式時，偵測信號D會維持在高準位。
於此實施例中，於測試模式時，並列輸出信號Out_P與並列致能信號En_P為互補關係。以N=4為例，並列輸出信號Out_P可依序輸出“1010”、“0101”、“1100”、“0011”，而並列致能信號En_P可依序輸出“0101”、“1010”、“0011”、“1100”。
當N至1輸出信號並串轉換器220與N至1致能信號並串轉換器230可正常運作時，即可以GHz等級的資料速率產生“1010010111000011”的串列輸出信號Out_S以及“0101101000111100”的串列致能信號En_S。因此，互斥或閘273的輸出信號維持在高準位，使得偵測信號D也會維持在高準位，而旗標信號F會維持在低準位。當控制單元260將測試圖騰都輸出完成後，測試機台於輸出入墊256所接收到的旗標信號F都是維持在低準位時，則該記憶體控制器200通過測試。
反之，當N至1輸出信號並串轉換器220與N至1致能信號並串轉換器230無法正常運作時，會在測試過程中的特定時間點上造成串列輸出信號Out_S與串列致能信號En_S具有相同的邏輯準位。此時，互斥或閘273的輸出信號會改變為低準位，使得偵測信號D改變為低準位，而旗標信號F接會設定為高準位。因此，在測試過程中，只要測試機台於輸出入墊256所接收到高準位的旗標信號F即代表該記憶體控制器200無法通過測試。
於測試模式時，一旦旗標單元的旗標信號F被設定為高準位之後即無法變更回低準位，因此測試機台不需要與輸出入埠250相同的速度讀取旗標信號F，僅需以低速來取樣輸出入墊256上的旗標信號F即可。
由上述的實施例可知，於測試模式時，控制單元260所輸出的並列輸出信號Out_P與並列致能信號En_P係為互補關係。當N至1輸出信號並串轉換器220與N至1致能信號並串轉換器230可正常運作時，互斥或閘273將使得偵測信號D維持在高準位，並且旗標信號F未被設定且維持在低準位。反之，當N至1輸出信號並串轉換器220與N至1致能信號並串轉換器230無法正常運作時，互斥或閘273將使得偵測信號D產生邏輯準位的改變，並導致旗標信號F被設定為高準位。
在此領域的技術人員也可將互斥或閘275以反互斥或閘(XNOR gate)來取代，此時需將控制單元260所輸出的測試圖騰(並列輸出信號Out_P與並列致能信號En_P)完全相同，一樣可達到類似效果。
由上述實施例之揭露可知，內建自測試電路270可設計於記憶體控制器200內，用以測試控制單元260、N至1輸出信號並串轉換器220與N至1致能信號並串轉換器230。而以下的描述係利用本發明的內建自測試電路來偵測記憶體控制器的輸出入埠的驅動強度(driving strength)。
請參照第三圖，其所繪示為根據本發明實施例之記憶體控制器300中內建自測試電路370及其相關電路示意圖。記憶體控制器300包括核心電路360、內建自測試電路370、第一輸出入埠330與第二輸出入埠350。第一輸出入埠330為雙向輸出入埠包括輸入驅動單元332、輸出驅動單元334與輸出入墊336；第二輸出入埠350為雙向輸出入埠包括輸入驅動單元352、輸出驅動單元354、與輸出入墊356。核心電路360可將第一輸出信號Out_S1、與第一致能信號En_S1傳遞至第一輸出入埠330；將第二輸出信號Out_S2、與第二致能信號En_S2傳遞至第二輸出入埠350。而其信號傳輸的相關電路不再贅述。
內建自測試電路370中包括偵測單元與旗標單元。偵測單元包括第一反或閘371、第二反或閘372、互斥或閘373、延遲單元374、或閘375。偵測單元的二輸入端分別連接至輸入驅動單元332與352的輸出端。旗標單元包括第一反及閘376與第二反及閘377。內建自測試電路370更包括反閘384可將重置信號Rst_bist轉換成為反相重置信號Rstb_bist。偵測單元與旗標單元的電路結構與第二圖相同，不再贅述其運作方式。
於正常模式時，核心電路360輸出高準位的重置信號Rst_bist至內建自測試電路370，使得內建自測試電路270的偵測單元無法動作，並且產生高準位的偵測信號D。旗標單元的旗標信號F被清除為低準位。
於測試模式時，核心電路360輸出高準位的重置信號Rst_bist至內建自測試電路370，使得內建測試電路370開始動作。於此實施例中，核心電路360利用第一致能信號En_S1與第二致能信號En_S2來致能第一輸出入埠330的輸出驅動單元334以及第二輸出入埠350的輸出驅動單元354。同時，產生互補的第一輸出信號Out_S1與第二輸出信號Out_S2來作為測試圖騰。舉例而言，GHz等級的第一輸出信號Out_S1為“1010010111000011”，而GHz等級的第二輸出信號Out_S2為“0101101000111100”。
當核心電路360將測試圖騰都輸出完成後，核心電路360所接收到的旗標信號F皆維持在低準位時，則代表第一輸出入埠330與第二輸出入埠350中的輸出驅動單元334、354與輸入驅動單元332、352的驅動強度相同並通過測試。
反之，當第一輸出入埠330與第二輸出入埠350無法正常運作時，會在測試過程中的特定時間點上造成第一輸出信號Out_S1與第二輸出信號Out_S2具有相同的邏輯準位。此時，互斥或閘373的輸出信號會改變為低準位，使得偵測信號D改變為低準位，而旗標信號F會設定為高準位。因此，在測試過程中，核心電路360接收到高準位的旗標信號F時，即代表該記憶體控制器300無法通過測試。
本發明的優點係提出一種運用於高速輸出入埠上的內建自測試電路，利用內建自測試電路將測試結果利用慢速穩定的旗標信號產生於輸出入埠，使得測試機台可讀取旗標信號，並得知測試結果。或者，將旗標信號提供至記憶體控制器內的控制單元用以指示測試的結果。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．記憶體控制器
110．．．核心電路
120．．．N至1輸出信號並串轉換器
130．．．N至1致能信號並串轉換器
151．．．輸出入埠
152．．．輸入驅動單元
154．．．輸出驅動單元
156．．．輸出入墊
200．．．記憶體控制器
210．．．核心電路
220．．．N至1輸出信號並串轉換器
230．．．N至1致能信號並串轉換器
250．．．輸出入埠
254．．．輸出驅動單元
256．．．輸出入墊
270．．．內建自測試電路
271．．．第一反或閘
272．．．第二反或閘
273．．．互斥或閘
274．．．延遲單元
275．．．或閘
276．．．第一反及閘
277．．．第二反及閘
278．．．第一多工器
279．．．第二多工器
284．．．反閘
300．．．記憶體控制器
330．．．第一輸出入埠
332．．．輸入驅動單元
334．．．輸出驅動單元
336．．．輸出入墊
350．．．第一輸出入埠
352．．．輸入驅動單元
354．．．輸出驅動單元
356．．．輸出入墊
360．．．核心電路
370．．．內建自測試電路
371．．．第一反或閘
372．．．第二反或閘
373．．．互斥或閘
374．．．延遲單元
375．．．或閘
376．．．第一反及閘
377．．．第二反及閘
384．．．反閘
第一圖繪示習知記憶體控制器中輸出入埠及其相關電路示意圖。
第二圖繪示根據本發明實施例之記憶體控制器中內建自測試電路及其相關電路示意圖。
第三圖繪示根據本發明實施例之記憶體控制器中內建自測試電路及其相關電路示意圖。
200．．．記憶體控制器
210．．．核心電路
220．．．N至1輸出信號並串轉換器
230．．．N至1致能信號並串轉換器
250．．．輸出入埠
254．．．輸出驅動單元
256．．．輸出入墊
270．．．內建自測試電路
271．．．第一反或閘
272．．．第二反或閘
273．．．互斥或閘
274．．．延遲單元
275．．．或閘
276．．．第一反及閘
277．．．第二反及閘
278．．．第一多工器
279．．．第二多工器
284．．．反閘

Claims (13)

  1. 一種記憶體控制器內的內建自測試電路，該記憶體控制器包括一核心電路與一輸出入埠，該核心電路輸出一重置信號、一串列輸出信號與一串列致能信號，該輸出入埠包括一輸出驅動單元，該內建自測試電路包括：一偵測單元，具有一第一輸入端接收該串列輸出信號，一第二輸入端接收該串列致能信號，以及一輸出端產生一偵測信號；一旗標單元，接收該偵測信號以產生一旗標信號；以及一選擇單元，接收該串列輸出信號、該串列致能信號以及該旗標信號；其中，當該重置信號於一第一準位時，該選擇單元將該串列輸出信號與該串列致能信號傳遞至該輸出驅動單元的一輸入端與一致能端；當該重置信號於一第二準位時，該串列輸出信號與該串列致能信號之間具有一預定關係，且該選擇單元將該旗標信號傳遞至該輸出驅動單元的該輸入端。
  2. 如申請專利範圍1所述的記憶體控制器內的內建自測試電路，其中，當該預定關係不成立時，該偵測單元設定該旗標單元中的該旗標信號。
  3. 如申請專利範圍1所述的記憶體控制器內的內建自測試電路，其中，該選擇單元包括：一第一多工器，具有一0輸入端接收該串列輸出信號，具有一1輸入端接收該旗標信號，具有一選擇端接收反相的該重置信號；一第二多工器，具有一0輸入端接收該串列致能信號，具有一1輸入端接收一控制信號，具有一選擇端接收反相的該重置信號；其中，該重置信號的該第一準位係為一高準位，該重置信號的該第二準位係為一低準位，該控制信號可致能該輸出驅動單元。
  4. 如申請專利範圍1所述的記憶體控制器內的內建自測試電路，其中，該重置信號的該第一準位係為一高準位，該重置信號的該第二準位係為一低準位，且該串列輸出信號與該串列致能信號之間具有的該預定關係是為一互補關係。
  5. 如申請專利範圍4所述的記憶體控制器內的內建自測試電路，其中，該偵測單元包括：一第一反或閘，具有一第一輸入端接收該串列輸出信號，具有一第二輸入端接收該重置信號；一第二反或閘，具有一第一輸入端接收該串列致能信號，具有一第二輸入端接收該重置信號；一互斥或閘，具有二輸入端分別連接至該第一反或閘與該第二反或閘的輸出端；一延遲單元，接收該重置信號並產生延遲的該重置信號；以及一或閘，具有一第一輸入端接收延遲的該重置信號，具有一第二端連接至該互斥或閘的輸出端，且具有一輸出端產生該偵測信號。
  6. 如申請專利範圍5所述的記憶體控制器內的內建自測試電路，其中，該旗標單元包括：一第一反及閘，具有一接收該偵測信號之第一輸入端、一第二輸入端及一輸出端；以及一第二反及閘，具有一第一輸入端接收反相的該重置信號，具有一第二輸入端連接至該第一反及閘的該輸出端並產生該旗標信號，具有一輸出端連接至該第一反及閘的該第二輸入端。
  7. 如申請專利範圍1所述的記憶體控制器內的內建自測試電路，其中，該核心電路包括：一控制單元，輸出一並列輸出信號與一並列致能信號；一輸出信號並串轉換器，接收該並列輸出信號並輸出該串列輸出信號；以及一致能信號並串轉換器，接收該並列致能信號並輸出該串列致能信號。
  8. 如申請專利範圍1所述的記憶體控制器內的內建自測試電路，其中，該輸出入埠包括：一輸出入墊，連接至該輸出驅動單元的一輸出端；以及一輸入驅動單元，具有一輸入端連接至該輸出入墊。
  9. 一種記憶體控制器內的內建自測試電路，該記憶體控制器包括一核心電路、一第一輸出入埠與一第二輸出入埠，該核心電路輸出一重置信號、一第一輸出信號與一第二輸出信號，該第一輸出入埠接收該第一輸出信號並輸出該第一輸出信號，該第二輸出入埠接收該第二輸出信號並輸出該第二輸出信號，該內建自測試電路包括：一偵測單元，具有一第一輸入端連接至該第一輸出入埠以接收該第一輸出信號，具有一第二輸入端連接至該第二輸出入埠以接接收該第二輸出信號，與一輸出端產生一偵測信號；以及一旗標單元，接收該偵測信號，並產生一旗標信號；其中，當該重置信號於一第一準位時，該旗標信號係被清除；當該重置信號於一第二準位時，該第一輸出信號與該第二輸出信號之間具有一預定關係，且於該預定關係不成立時，該偵測單元設定該旗標單元中的該旗標信號。
  10. 如申請專利範圍9所述的記憶體控制器內的內建自測試電路，其中，該重置信號的該第一準位係為一高準位，該重置信號的該第二準位係為一低準位，且該串列輸出信號與該串列致能信號之間具有的該預定關係是為一互補關係。
  11. 如申請專利範圍10所述的記憶體控制器內的內建自測試電路，其中，該偵測單元包括：一第一反或閘，具有一第一輸入端接收該串列輸出信號，具有一第二輸入端接收該重置信號；一第二反或閘，具有一第一輸入端接收該串列致能信號，具有一第二輸入端接收該重置信號；一互斥或閘，具有二輸入端分別連接至該第一反或閘的輸出端與該第二反或閘的輸出端；一延遲單元，接收該重置信號並產生延遲的該重置信號；以及一或閘，具有一第一輸入端接收延遲的該重置信號，具有一第二輸入端連接至該互斥或閘的輸出端，且具有一輸出端產生該偵測信號。
  12. 如申請專利範圍11所述的記憶體控制器內的內建自測試電路，其中，該旗標單元包括：一第一反及閘，具有一接收該偵測信號之第一輸入端、一第二輸入端及一輸出端；以及一第二反及閘，具有一第一輸入端接收反相的該重置信號，具有一第二輸入端連接至該第一反及閘的該輸出端並產生該旗標信號，具有一輸出端連接至該第一反及閘的該第二輸入端。
  13. 如申請專利範圍9所述的記憶體控制器內的內建自測試電路，其中，該第一輸出入埠包括：一輸出驅動單元，具有一輸入端接收該第一輸出信號；一輸出入墊，連接至該輸出驅動單元的一輸出端；以及一輸入驅動單元，具有一輸入端連接至該輸出入墊以輸出該第一輸出信號。
TW101103305A 2012-02-01 2012-02-01 運用於高速輸出入埠上的內建自測試電路 TWI432757B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101103305A TWI432757B (zh) 2012-02-01 2012-02-01 運用於高速輸出入埠上的內建自測試電路
US13/756,662 US8773932B2 (en) 2012-02-01 2013-02-01 Built-in self-test circuit applied to high speed I/O port

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101103305A TWI432757B (zh) 2012-02-01 2012-02-01 運用於高速輸出入埠上的內建自測試電路

Publications (2)

Publication Number Publication Date
TW201333503A true TW201333503A (zh) 2013-08-16
TWI432757B TWI432757B (zh) 2014-04-01

Family

ID=48870088

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101103305A TWI432757B (zh) 2012-02-01 2012-02-01 運用於高速輸出入埠上的內建自測試電路

Country Status (2)

Country Link
US (1) US8773932B2 (zh)
TW (1) TWI432757B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103645730B (zh) * 2013-12-09 2016-01-13 成都乐创自动化技术股份有限公司 一种带有自检功能的运动控制卡及检测方法
JP2016085337A (ja) * 2014-10-24 2016-05-19 株式会社メガチップス 半導体装置、半導体記憶装置、及び半導体装置の信頼性テスト方法
KR102855683B1 (ko) 2020-09-09 2025-09-05 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 테스트 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483518A (en) * 1992-06-17 1996-01-09 Texas Instruments Incorporated Addressable shadow port and protocol for serial bus networks
KR970008412B1 (ko) * 1993-10-15 1997-05-23 엘지반도체 주식회사 디지탈 영상신호 처리용 메모리 시스템

Also Published As

Publication number Publication date
US20130194876A1 (en) 2013-08-01
US8773932B2 (en) 2014-07-08
TWI432757B (zh) 2014-04-01

Similar Documents

Publication Publication Date Title
US10481676B2 (en) Systems and methods for frequency mode detection and implementation
CN110574111B (zh) 半频命令路径
CN110870008B (zh) 存储器回送系统及方法
US11222689B2 (en) Multi-phase clock division
CN115910145B (zh) 具有芯片选择信号训练指示的命令时钟门实施方案
US11374561B2 (en) Integrated circuit and method of testing
US7619433B2 (en) Test circuit for a semiconductor integrated circuit
TWI432757B (zh) 運用於高速輸出入埠上的內建自測試電路
US12243617B2 (en) Loopback circuit for low-power memory devices
CN115995247B (zh) 用于集中式地址捕获电路系统的系统和方法
CN113223575B (zh) 高速电平移位器
US9356605B2 (en) Period measuring circuit and semiconductor device including the same
CN103295646B (zh) 运用于高速输出入端上的内建自测试电路
US9234942B2 (en) Transition fault testing of source synchronous interface
US10310743B2 (en) Latency improvements between sub-blocks
KR102032230B1 (ko) 반도체 장치
KR20140137569A (ko) 반도체 장치
TW201832243A (zh) 內嵌式功能測試模組記憶體晶片的電路拓撲

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees