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TW201338140A - 半導體結構與其製法 - Google Patents

半導體結構與其製法 Download PDF

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TW201338140A TW101128386A TW101128386A TW201338140A TW 201338140 A TW201338140 A TW 201338140A TW 101128386 A TW101128386 A TW 101128386A TW 101128386 A TW101128386 A TW 101128386A TW 201338140 A TW201338140 A TW 201338140A
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Shiu-Ko Jangjian
Min-Hao Hong
Kei-Wei Chen
Szu-An Wu
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Taiwan Semiconductor Mfg
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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    • H—ELECTRICITY
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    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors

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  • Solid State Image Pick-Up Elements (AREA)

Abstract

本發明提供一種半導體結構，包括：一半導體基板；一光學元件形成於該半導體基板之中；以及一隔離區域形成於該半導體基板之中靠近於該光學元件，其中該隔離區域包括一介電材料與一磊晶區域，該磊晶區域設置於該半導體基板與該介電材料之間。

Description

半導體結構與其製法
本發明係有關於一種半導體結構與其製法，且特別是有關於一種影像感測隔離區域之結構與製法。
隨著科技的進步發展，互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)影像感測器(image sensor)由於具有某些固有的優點，因此其普及化已經大於傳統的電荷耦合元件(charged-coupled devices,CCDs)。特別是互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)影像感測器(image sensor)具有較高影像取得率(acquisition rate)、較低操作電壓(lower operation voltage)、較低能耗(lower power consumption)與較高抗雜訊能力(higher noise immunity)。此外，互補式金屬氧化物半導體(CMOS)影像感測器可以使用與邏輯元件與記憶體元件相同的大批量晶圓製程(high volume wafer processing)。如此一來，互補式金屬氧化物半導體(CMOS)影像感測晶片可以包括影像感測器與任何所需的邏輯元件，例如放大器(amplifier)、A/D轉換器(A/D converters)或類似之元件。
互補式金屬氧化物半導體(CMOS)影像感測器一般是畫素化金屬氧化物半導體(pixelated metal oxide semiconductor)。互補式金屬氧化物半導體(CMOS)影像感測器一般包括感光圖像元件(畫素)陣列、每一個陣列包括 電晶體、電容器與感光元件。互補式金屬氧化物半導體(CMOS)影像感測器利用感光CMOS電路將光子轉換成電子。感光CMOS電路一般包括感光二極體形成於基板中。當感光二極體暴露於光線下時，會產生電荷於感光二極體中。當光從目標物(subject scene)入射到畫素時，每一個畫素所產生的電子量會與照射到該畫素上的光量成一定比例。再者，電子於畫素中被轉換成電壓訊號(voltage signal)，且藉由A/D轉換器(A/D converters)進一步轉成數位訊號(digital signal)。複數個週邊電路(peripheral circuitry)可接受數位訊號且處理數位訊號，以顯示目標物之影像。
互補式金屬氧化物半導體(CMOS)影像感測器可包括複數個額外的層狀構造，例如介電層與內連線金屬層，形成於基板之上，其中內連線層用於將光二極體耦合到週邊電路(peripheral circuitry)。互補式金屬氧化物半導體(CMOS)影像感測器中，具有額外層狀構造之一側一般為前側，然而此側也可以是背側。依據光的路徑差異，互補式金屬氧化物半導體(CMOS)影像感測器可進一步分成兩種主要類型，稱為前側感光影像感測器(front side illuminated image,FSI image)與背側感光影像感測器back side illuminated image,BSI image)。
本發明提供一種半導體結構，包括：一半導體基板；一光學元件形成於該半導體基板之中；以及一隔離區域形成於該半導體基板之中靠近於該光學元件，其中該隔離區 域包括一介電材料與一磊晶區域，該磊晶區域設置於該半導體基板與該介電材料之間。
本發明另提供一種半導體結構，包括：一感光二極體形成於一基板中；一磊晶層形成於該基板中之一溝槽之一表面上，其中該溝槽靠近該感光二極體；以及一隔離區域型成於該磊晶層之上，其中該磊晶層設置於該隔離區域與該基板之間。
本發明亦提供一種半導體結構之製法，包括以下步驟：形成一凹口(recess)於一基板中；磊晶成長一再成長層於該凹口之一表面上；形成一隔離材料於該再成長層之上；以及形成一光學元件於該基板中。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
此處所敘述的實施例稱為背側感光影像感測器。然而，亦可應用於各種影像感測器之其他實施例中，例如前側感光影像感測器。此處之後，各種實施例會搭配圖式作詳細的說明。雖然本發明所揭露之方法以特定的順序敘述，但仍可依其他任何合邏輯的順序進行。
第1圖顯示於製程中，影像感測器之畫素之基板10之剖面圖。舉例而言，基板10包括p型輕摻雜磊晶層位於p型重摻雜矽基板之上。於其他實施例中，基板10可包括矽、鍺(germanium)、矽化鍺、緩變的矽化鍺(graded silicon germanium)、塊狀半導體材料、絕緣層上覆矽(silicon on insulator,SOI)、碳、石英、藍寶石、玻璃、類似之材料，且可以具有多層結構(例如應力層(strained layers))。p型深井區域(deep p-well region,DPW region)12形成於基板10中，且p型晶胞區域(cell p-well region,CPW region)14形成於基板10中的p型深井區域12之上。p型深井區域(DPW region)12與p型晶胞區域(CPW region)14皆屬於形成於基板10中的隔離區域，用於避免相鄰的畫素串音干擾(cross talk)。舉例而言，p型深井區域(DPW region)12與p型晶胞區域(CPW region)14可藉由佈植p型摻雜質(例如硼或類似之材料)且穿過基板10之前側13而形成。於一實施例中，p型晶胞區域(CPW region)14之p型摻雜濃度大於p型深井區域(DPW region)12之p型摻雜濃度。p型深井區域(DPW region)12具有一摻雜濃度為約1013/cm3-1018/cm3。p型晶胞區域(CPW region)14之摻雜濃度為約1015/cm3-1019/cm3。
依據本發明之實施例形成一溝槽狀隔離區域於p型晶胞區域(CPW region)14之中，第2-4圖即為p型晶胞區域(CPW region)14之剖面圖。於第2圖中，蝕刻基板10中的p型晶胞區域(CPW region)14，以形成溝槽16。利用適合的微影技術(photolithography)進行蝕刻步驟。雖然圖中並未特別顯示，於微影製程過程中，可使用光罩，且於後續磊晶成長過程中，亦可使用光罩，以避免溝槽16以外的成核作用(nucleation)。
於第3圖中，磊晶層18(包括第一部份181與第二部份182)磊晶於溝槽16之中的基板10之表面上。於一實施例 中，磊晶層18是矽化鍺(SiGe)層，例如Si0.99-0.98Ge0.01-0.02。於此實施例中，基板10是矽，包括磊晶矽，矽化鍺可引發一應力(stress)於基板10中，例如壓縮應力(compressive stress)。因此，磊晶層18之晶格(mismatched)與基板10之晶格不匹配，且磊晶層18可引發一應力於基板10中，例如壓縮或拉伸(tensile)應力。其他適合的材料可用於形成磊晶層18。可藉由合適的磊晶製程以形成磊晶層18，例如選擇性磊晶成長法(selective epitaxial growth,SEG)、分子束磊晶法(molecular beam epitaxy,MBE)、金屬有機化學氣相沉積法(metalorganic chemical vapor deposition,MOCVD)、類似之方法或上述之組合。
於一實施例中，磊晶層18之第一部份181從基板10中成長且不進行摻雜，而第二部份182從第一部份181開始成長且在成長過程中進行原處(in situ)摻雜。於一實施例中，摻雜質是p型摻雜質，例如硼或類似之材料。為了其他的應用，亦可使用不同導電類型的摻雜質，例如n型摻雜質。特別是於一實施例中，磊晶層18之第一部份181矽化鍺(SiGe)，且第二部份182是摻雜硼(B)的矽化鍺(SiGe)。於這些實施例中，第一部份可磊晶成長而不需要摻雜質，而為了形成第二部份，後續磊晶成長條件可被改變成包括一摻雜質。於其他實施例中，整個磊晶層18可以被p型或n型摻雜質所摻雜，或者是完全不對磊晶層18進行摻雜。
磊晶層18可以修復基板10因溝槽蝕刻所導致的傷害。藉由修復對基板10造成的傷害，降低傷害的同時，亦可降低因傷害而造成之不利的漏電流(detrimental leakage current)現象。
於第4圖中，介電材料20，例如氧化物，沉積於溝槽16中的磊晶層18之上。介電層20可藉由高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition,HDP-CVD)、電漿增強型化學氣相沉積法(plasma enhanced chemical vapor deposition,PECVD)、熱化學氣相沉積法(thermal CVD)、類似之方法或上述之組合而形成。再者，介電材料20可以是任何的介電材料，其可藉由合適的製程而形成。於沉積介電材料20之後，對前側進行一平坦化製程，例如化學機械研磨製程(chemical mechanical polish,CMP)。第5圖顯示所形成的隔離區域，此隔離區域包括p型深井區域(DPW region)12、p型晶胞區域(CPW region)14、磊晶層18與介電材料20於第1圖的基板10中。
依據本發明之實施例，第6圖顯示基板10後續之製程。光二極體形成於基板10中。光二極體包括n型區域22與p型區域24，以形成p-n介面(p-n junction)。n型區域22具有n型摻雜質之濃度為，例如介於約1015/cm3-1019/cm3，p型區域24具有p型摻雜質之濃度為約，例如介於約1016/cm3-1020/cm3。光二極體之形成位置接近於一隔離區域。源極/汲極區域26則形成於另一隔離區域中的p型晶胞區域(CPW region)14中的基板10中。於此實施例中，源極/汲極區域26是n型區域，其n型摻雜濃度介於例如約1016/cm3-1020/cm3。延伸區域28從源極/汲極區域26開始延伸，且其具有n型摻雜濃度，介於例如約1018/cm3-1022/cm3。可藉由合適的佈植步驟穿過前側13而 形成這些區域22,24,26與28。
閘極介電層34形成於基板10之前側13上。閘極電極層，例如多晶矽(polysilicon)或類似之材料，沉積於閘極介電層34之上且被圖案化以形成閘極電極30。閘極電極30包括n型摻雜上部份32，藉由佈植、原處佈植(in situ doping deposition)或類似之步驟而形成，且n型摻雜上部份32具有n型摻雜濃度介於例如約107/cm3-1014/cm3。閘極電極30在橫向(laterally)方向上介於光二極體與源極/汲極區域26之間，且部份位於延伸區域28之上。介電層36，例如四乙基矽酸鹽(tetraethyl orthosilicate,TEOS)或類似之材料，順應性地(conformally)沉積於基板10與閘極電極30之上，且阻隔保護層(resist protective layer,RPL)38，例如氮化矽或類似之材料，順應性地(conformally)沉積於介電層36之上。介電層36與阻隔保護層(RPL)38可以被蝕刻，以暴露閘極電極30之頂表面，且凹蝕到閘極電極30頂表面之下。蝕刻停止層(etch stop layer,ESL)40，例如氮化矽或類似之材料，順應性地(conformally)沉積於之阻隔保護層(RPL)38上。層間介電層(inter-layer dielectric,ILD)42，例如氧化矽、硼磷矽玻璃(borophosphosilicate glass,BPSG)、磷矽玻璃(phosphosilicate glass,PSG)、氟矽玻璃(fluorinated silicate glass,FSG)、摻雜碳之氧化矽(carbon-doped silicon oxide)或類似之材料，沉積於蝕刻停止層(ESL)40之上。可藉由，例如化學機械研磨製程(CMP)，平坦化層間介電層(inter-layer dielectric,ILD)42。上述這些元件可藉由合適的沉積方法而形成。
接觸插塞(未顯示於圖中)可穿過層間介電層(ILD)42到達基板10。舉例而言，使用合適的微影製程，蝕刻出開口，且導電材料(例如銅、鋁或類似之材料)與阻障層(選擇性地存在)沉積於開口中。研磨(polishing)及/或磨平(grinding)製程，例如化學機械研磨製程(CMP)，可移除過量的導電材料而留下接觸插塞於開口中。
如第7圖所顯示的剖面圖中，後續的金屬層間介電層(inter-metal dielectric,IMD)44,46,48,50具有金屬化圖案54與導通孔(via)52，並且形成於層間介電層42之上。每一個金屬層間介電層44,46,48,50可以是氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、氟矽玻璃(FSG)、類似之材料或上述之組合，藉由化學氣相沉積法(CVD)、高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition,HDP-CVD)、爐管沉積法(furnace deposition)、電漿增強型化學氣相沉積法(plasma enhanced chemical vapor deposition,PECVD)、類似之方法或上述之組合所形成。導通孔(via)52與金屬化圖案54形成於每一個金屬層間介電層44,46,48,50之中，可使用例如鑲嵌製程(如雙鑲嵌)而形成。導電材料(例如鋁、銅、類似之材料)與選擇性存在的阻障層可使用作為導通孔(via)52與金屬化圖案54，且可藉由，例如化學氣相沉積法(CVD)、原子層沉積法(atomic layer deposition,ALD)、物理氣相沉積法(physical vapor deposition,PVD)、類似之方法或上述之組合而形成。研磨(polishing)及/或磨平(grinding)製程，例如化學機械研磨製程(CMP)，可移除過量的導電材料。每一個金屬層間介電 層44,46,48,50伴隨著各自的導通孔(via)52與金屬化圖案54依序形成。
第一保護層56形成於最上層層間介電層50之上，且第二保護層58形成於第一保護層56之上。第一保護層56與第二保護層58可以是氮化矽、碳化矽、氧化矽、類似之材料或上述之組合，藉由化學氣相沉積法(CVD)或類似之方法沉積而得。須注意的是，許多其他元件亦包括於本發明之實施例中，而這些元件並未被描述。舉例而言，蝕刻停止層可以沉積於各個層間介電層42與金屬層間介電層44,46,48,50之間。再者，可使用較多或較少層之金屬層間介電層。
第8圖顯示基板10被翻轉且接合到承載基板(carrier)60上之後的剖面圖。當第一保護層56與第二保護層58形成之後，基板10被翻轉且接合到承載基板60上，承載基板60可以是矽、玻璃或類似之材料。特別是基板10之前側13面對承載基板60。可使用各種接合技術，以接合基板10之前側(例如第二保護層58)與承載基板60。適合的接合技術可包括黏著接合(adhesive bonding)、真空接合(vacuum bonding)、陽極接合(anodic bonding)或類似之方法。承載基板60可提供足夠的機械支撐力，以對抗由薄化製程之磨平步驟所產生的力。
對基板10的背側進行薄化製程。薄化基板10直到從基板10之背側65暴露出輕摻雜p型磊晶層。薄化的基板10可允許較多的光穿過基板10且撞擊埋設於基板10中的光二極體而不被基板10所吸收。薄化製程可使用合適的技 術，例如磨平(griding)、研磨(polishing)及/或化學蝕刻(chemical etching)。
藉由穿過基板10的背側65到基板10中進行離子佈植，以形成深n型摻雜區域62與64於基板10之中。深n型摻雜區域62設置於深n型摻雜區域64與光二極體之n型摻雜區域22之間。深n型摻雜區域62可具有摻雜濃度介於約1015/cm3-1018/cm3。深n型摻雜區域64可具有摻雜濃度介於約1014/cm3-1017/cm3。如此一來，即可形成延伸光主動區域(extended photo active region)。
薄p+層66形成於基板10之背側65之上。薄p+層66可藉由離子佈植穿過基板10之背側65而形成，且薄p+層66具有p型摻雜濃度介於約1017/cm3-1022/cm3。薄p+層66可形成於基板10之背側65之上，以增加光子轉換成電子的數目。為了修復因為離子佈植所造成的晶體缺陷(crystal defect)，以及為了活化佈植的離子，可對基板10之背側進行雷射退火製程。
介電層68形成於薄p+層66之上。介電層68可以是氮化矽、氧化矽、氮氧化矽、碳氧化矽、具有介電常數值大於2之高介電常數材料(high-k)、類似之材料或上述之組合。介電層68藉由化學氣相沉積法(CVD)、金屬有機化學氣相沉積法(metalorganic chemical vapor deposition,MOCVD)、原子層沉積法(ALD)、類似之方法或上述之組合所形成。彩色濾光層70形成於介電層68之上。彩色濾光層70可允許特定波長的光通過，而反射其他波長的光，因此，可以讓影像感測器決定何種顏色的光被光二極體所接 收。彩色濾光層70可以變化，例如紅色、綠色與藍色濾光層。亦可使用其他複合顏色，例如青綠色(cyan)、黃色(yellow)、紅紫色(magenta)。亦可改變各種顏色的數量。彩色濾光層70可包括色素或染料(pigmented or dyed material)，例如丙烯酸類(acrylic)。舉例而言，聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)或聚縮水甘油甲基丙烯酸酯(polyglycidylmethacrylate,PGMS)皆為適合與色素或染料一起添加到彩色濾光層70的材料。然而，亦可使用其他材料。彩色濾光層70可由任何適合的方法形成。
微透鏡層72形成於彩色濾光層70之上。微透鏡層72由任何可以被圖案化與形成透鏡(lenses)的材料所形成，例如高透光率的丙烯酸高分子。於一實施例中，微透鏡層72可使用液態材料與旋轉塗佈技術而形成。此方法可製造出大致平坦的表面，且微透鏡層72具有大致上均勻的厚度，因此使微透鏡層可提供較佳的均勻性。亦可使用其他方法，例如沉積方法，如化學氣相沉積法(CVD)或物理氣相沉積法(PVD)。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
12‧‧‧p型深井區域(DPW region)
13‧‧‧前側
14‧‧‧p型晶胞區域(CPW region)
16‧‧‧溝槽
18‧‧‧磊晶層
20‧‧‧介電材料
22‧‧‧n型區域
24‧‧‧p型區域
26‧‧‧源極/汲極區域
28‧‧‧延伸區域
30‧‧‧閘極電極
32‧‧‧n型摻雜上部份
34‧‧‧閘極介電層
36‧‧‧介電層
38‧‧‧阻隔保護層
40‧‧‧蝕刻停止層
42‧‧‧層間介電層(inter-layer dielectric,ILD)
44、46、48、50‧‧‧金屬層間介電層(inter-metal dielectric,IMD)
52‧‧‧導通孔(via)
54‧‧‧金屬化圖案
56‧‧‧第一保護層
58‧‧‧第二保護層
60‧‧‧承載基板
62、64‧‧‧深n型摻雜區域
66‧‧‧薄p+層
68‧‧‧介電層
70‧‧‧彩色濾光層
72‧‧‧微透鏡層
第1~8圖為一系列剖面圖，用以說明本發明一實施例之形成背測感光結構之製作方法。
10‧‧‧基板
12‧‧‧p型深井區域(DPW region)
14‧‧‧p型晶胞區域(CPW region)
18‧‧‧磊晶層
20‧‧‧介電材料
22‧‧‧n型區域
24‧‧‧p型區域
26‧‧‧源極/汲極區域
28‧‧‧延伸區域
30‧‧‧閘極電極
32‧‧‧n型摻雜上部份
34‧‧‧閘極介電層
36‧‧‧介電層
38‧‧‧阻隔保護層
40‧‧‧蝕刻停止層
42‧‧‧層間介電層(inter-layer dielectric,ILD)

Claims (10)

  1. 一種半導體結構，包括：一半導體基板；一光學元件形成於該半導體基板之中；以及一隔離區域形成於該半導體基板之中靠近於該光學元件，其中該隔離區域包括一介電材料與一磊晶區域，該磊晶區域設置於該半導體基板與該介電材料之間。
  2. 如申請專利範圍第1項所述之半導體結構，其中該磊晶區域包括一摻雜次區域(doped sub-region)與一未摻雜次區域(un-doped sub-region)。
  3. 如申請專利範圍第2項所述之半導體結構，其中該未摻雜次區域設置於該半導體基板與該摻雜次區域之間，且該摻雜次區域設置於該未摻雜次區域與該介電材料之間。
  4. 如申請專利範圍第1項所述之半導體結構，其中該磊晶區域包括一材料，該材料之晶格與該半導體基板之一材料之晶格不匹配(mismatch)。
  5. 如申請專利範圍第1項所述之半導體結構，其中該磊晶區域於該基板中引發一應力(stress)。
  6. 如申請專利範圍第1項所述之半導體結構，其中該磊晶區域沿著於該半導體基板中之一溝槽之表面。
  7. 一種半導體結構之製法，包括以下步驟：形成一凹口(recess)於一基板中；磊晶成長一再成長層於該凹口之一表面上； 形成一隔離材料於該再成長層之上；以及形成一光學元件於該基板中。
  8. 如申請專利範圍第7項所述之半導體結構之製法，其中該磊晶成長該再成長層包括：成長不含有一摻雜質之一第一部份；以及成長含有該摻雜質之一第二部份。
  9. 如申請專利範圍第7項所述之半導體結構之製法，其中該再成長層之晶格與該基板之晶格不匹配(mismatch)。
  10. 如申請專利範圍第7項所述之半導體結構之製法，其中該凹口是一溝槽(trench)，該再成長層係磊晶成長於該溝槽之側壁表面與底表面。
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