TW201337829A

TW201337829A - 暫存器檔案型讀取

Info

Publication number: TW201337829A
Application number: TW101148704A
Authority: TW
Inventors: Jack Hilaire Choquette; Michael Fetterman; Shirish Gadre; Xiaogang Qiu; Omkar Paranjape; Anjana Rajendran; Stewart Glenn Carlton; Eric Lyell Hill; Rajeshwaran Selvanesan; Douglas J Hahn
Original assignee: Nvidia Corp
Priority date: 2011-12-22
Filing date: 2012-12-20
Publication date: 2013-09-16
Also published as: DE102012222932A1; US20130166877A1; CN103257931A; US9626191B2

Abstract

本發明一具體實施例提出一種用於執行包括一組N個暫存器的一暫存器檔案之一成型存取的技術，其中N為大於或等於2。該技術包含：針對包括在一執行緒群組中的至少一執行緒接收一要求來從該組N個暫存器中每一暫存器存取一第一數量的資料，且設置一交叉開關來允許該至少一執行緒從該組N個暫存器中每一暫存器存取該第一數量的資料。

Description

暫存器檔案型讀取

本發明概略關於處理器暫存器檔案，尤指一種用於暫存器檔案型讀取的方法和裝置。

平行處理器具有多個獨立的核心，其能夠使用不同的硬體資源而同時執行多個執行緒。單一指令多重資料(SIMD，Single instruction,multiple data)架構處理器在該等多個核心中每一核心上執行相同的指令，其中每一核心對於不同的輸入資料來執行。多重指令多重資料(MIMD，Multiple instruction,multiple data)架構處理器利用供應給每一核心之不同輸入資料來在不同核心上執行不同的指令。平行處理器亦可被多執行緒化，其可使用一單一處理核心的資源使得兩個或更多的執行緒可實質上同時地執行(即該等不同執行緒在不同時脈循環期間在該核心上執行)。

當一處理器排程一指令來由一處理器核心執行時，該處理器寫入某些數值到耦合於該處理器核心的一暫存器檔案中的特殊暫存器當中。一暫存器可以儲存用於指定作業由該處理器核心執行的運算碼，且額外的暫存器可以儲存用於做為該處理器核心之輸入來執行指令的運算元數值。為了使一作業可執行，該等數值之每一者必須被寫入到該暫存器檔案中，然後經由一交叉開關或其它資料傳輸手段而耦合於資料路徑的輸入。

通常一執行緒的一指令代表要由暫存器檔案讀取的32位元、64位元或甚至128位元的運算元。但是習用的暫存器檔案基本上包括複數個32位元位置，其需要處理器將由該等32位元位置讀取的多個32位元數值轉置到執行緒要求的64位元或128位元數值當中，其會需要數個時脈循環來完成。此問題的一種解決方案牽涉到簡單地實作包括較大位置的暫存器檔案，例如64位元位置。可惜地是這種暫存器檔案需要非常高的成本，並會增加將它們包括在其中之該處理器的整體複雜度。

因此，本技術需要一種改良的技術來處理一暫存器檔案的可變大小之資料讀取。

本發明一具體實施例提出一種用於執行包括一組N個暫存器的一暫存器檔案之一成型存取的方法，其中N為大於或等於2。該方法包括以下步驟：針對包括在一執行緒群組中的至少一執行緒接收一要求來從該組N個暫存器中每一暫存器存取一第一數量的資料，且設置一交叉開關來允許該至少一執行緒從該組N個暫存器中每一暫存器存取該第一數量的資料。

在以下的說明中，許多特定細節係被提出來提供對於本發明之更為完整的瞭解。但是本技術專業人士將可瞭解到本發明可不利用一或多個這些特定細節來實施。

本發明描述來源運算元收集器快取的方法和裝置。在一具體實施例中，一處理器包括一暫存器檔案，其可被耦合至儲存元件(即一運算元收集器)以提供輸入至處理器核心的資料路徑來執行一指令。為了降低該暫存器檔案和該運算元收集器之間的頻寬，運算元可被快取，並在後續的指令中重新使用。因此，可能僅需要將由一給定指令所指定的運算元之一子集合載入到該運算元收集器當中。一排程單元維持一快取表，用於監視目前儲存在該運算元收集器中的暫存器數值。該排程單元亦可設置該運算元收集器來選擇針對一給定指令被耦合至該資料路徑的該等輸入之特定儲存元件，以允許兩個或更多指令的運算元被並行地快取。

系統概述

第一圖係例示設置成實作本發明一或多種態樣之一電腦系統100的方塊圖。電腦系統100包括一中央處理單元(CPU，CPU)102與一系統記憶體104，其經由包括一記憶體橋接器105的互連接路徑進行通訊。記憶體橋接器105可為例如一北橋晶片，其經由一匯流排或其它通訊路徑106(例如超傳送標準鏈路)連接到一輸入/輸出I/O，IO橋接器107。I/O橋接器107可為例如一南橋晶片，其接收來自一或多個使用者輸入裝置108(例如鍵盤、滑鼠)的使用者輸入，並經由通訊路徑106及記憶體橋接器105轉送該輸入到CPU 102。一平行處理子系統112經由一匯流排或第二通訊路徑113(例如快速周邊組件互連接(PCI Express，Peripheral Component Interconnect Express)、加速圖形處理埠、或超傳送標準鏈路)耦合至記憶體橋接器105；在一具體實施例中，平行處理子系統112為一圖形子系統，其傳遞像素到一顯示器110(例如一習用陰極射線管或液晶式的顯示器)。一系統碟114亦連接至I/O橋接器107。一交換器116提供I/O橋接器107與其它像是網路轉接器118與多種嵌入卡120及121之組件之間的連接。其它組件(未明確顯示)，包括有通用串列匯流排(USB，Universal serial bus)或其它埠連接、光碟(CD，CD)驅動器、數位視訊碟(DVD，DVD)驅動器、薄膜記錄裝置及類似者，其亦可連接至I/O橋接器107。第一圖所示之該等多種通訊路徑(包括特定名稱的通訊路徑106與113)可使用任何適當的協定來實作，例如PCI Express、加速圖形通訊埠(AGP，Accelerated Graphics Port)、超傳送標準、或任何其它匯流排或點對點通訊協定，及不同裝置之間的連接皆可使用如本技術中所知的不同協定。

在一具體實施例中，平行處理子系統112加入可針對圖形及視訊處理最佳化的電路，其包括例如視訊輸出電路，且構成一圖形處理器(GPU，GPU)。在另一具體實施例中，平行處理子系統112加入可針對一般性目的處理最佳化的電路，而可保留底層的運算架構，在此處會有更為詳細的說明。在又另一具體實施例中，平行處理子系統112在一單一子系統中可被整合於一或多個其它系統元件，例如結合記憶體橋接器105、CPU 102及I/O橋接器107而形成一系統單晶片(SoC，System on chip)。

將可瞭解到此處所示的系統僅為例示性，其有可能有多種變化及修正。連接拓樸，包括橋接器的數目與配置、CPU 102的數目及平行處理子系統112的數目皆可視需要修改。例如，在一些具體實施例中，系統記憶體104直接連接至CPU 102而非透過一橋接器耦接，而其它裝置透過記憶體橋接器105及CPU 102與系統記憶體104進行通訊。在其它可替代的拓樸中，平行處理子系統112連接至I/O橋接器107或直接連接至CPU 102，而非連接至記憶體橋接器105。在又其它具體實施例中，替代於做為一或多個分散的裝置，I/O橋接器107及記憶體橋接器105可被整合到一單一晶片當中。大型具體實施例可包括兩個或更多的CPU 102，及兩個或更多的平行處理子系統112。此處所示的特定組件皆為選擇性的；例如可支援任何數目的嵌入卡或周邊裝置。在一些具體實施例中，交換器116被省略，且網路轉接器118及嵌入卡120、121直接連接至I/O橋接器107。

第二圖例示根據本發明一具體實施例之一平行處理子系統112。如所示，平行處理子系統112包括一或多個平行處理單元(PPU，parallel processing unit)202，其每一者耦合於一局部平行處理(PP，parallel processing)記憶體204。概言之，一平行處理子系統包括數目為U的PPU，其中U□1。(在此處，類似物件的多個實例標示有辨識該物件之參考編號，而括號中的數目辨識所需要的實例。)PPU 202及平行處理記憶體204可以使用一或多個積體電路裝置來實作，例如可程式化處理器、特殊應用積體電路(ASIC，Application specific integrated circuit)，或記憶體裝置，或以任何其它技術上可行的方式來實作。

請再次參照第一圖以及第二圖，在一些具體實施例中，平行處理子系統112中部份或所有的PPU 202為圖形處理器，其具有顯像管線，其能夠設置成執行關於自CPU 102及/或系統記憶體104經由記憶體橋接器105及第二通訊路徑113所供應的圖形資料產生像素資料的多種作業，與局部平行處理記憶體204進行互動(其能夠做為圖形記憶體，其包括例如一習用圖框緩衝器)，以儲存及更新像素資料，傳遞像素資料到顯示器110及類似者。在一些具體實施例中，平行處理子系統112可以包括可操作為圖形處理器的一或多個PPU 202，及用於通用型運算的一或多個其它PPU 202。該等PPU可為相同或不同，且每個PPU可以具有一專屬的平行處理記憶體裝置或並無專屬的平行處理記憶體裝置。在平行處理子系統112中一或多個PPU 202可以輸出資料到顯示器110，或在平行處理子系統112中每個PPU 202可以輸出資料到一或多個顯示器110。

在作業中，CPU 102為電腦系統100的主控處理器，其控制及協調其它系統組件的作業。特別是CPU 102發出控制PPU 202之作業的命令。在一些具體實施例中，CPU 102對每一PPU 202寫入一命令串流至一資料結構(未明確示於第一圖或第二圖中)，其可位於系統記憶體104、平行處理記憶體204或可由CPU 102與PPU 202存取的其它儲存位置。指向至每一資料結構的一指標被寫入至一推入緩衝器來啟始在該資料結構中該命令串流之處理。PPU 202自一或多個推入緩衝器讀取命令串流，然後相對於CPU 102的該作業非同步地執行命令。執行優先性可針對每一推入緩衝器由一應用程式經由裝置驅動器103來指定，以控制該等不同推入緩衝器的排程。

現在請回頭參照第二圖以及第一圖，每個PPU 202包括一I/O單元205，其經由通訊路徑113與電腦系統100的其它部份進行通訊，其連接至記憶體橋接器105(或在一替代具體實施例中直接連接至CPU 102)。PPU 202與電腦系統100的其餘部份之連接亦可改變。在一些具體實施例中，平行處理子系統112係實作成一嵌入卡，其可被插入到電腦系統100的一擴充槽中。在其它具體實施例中，PPU 202可與一匯流排橋接器整合在一單一晶片上，例如記憶體橋接器105或I/O橋接器107。在又其它的具體實施例中，PPU 202之部份或所有元件可與CPU 102整合在一單一晶片上。

在一具體實施例中，通訊路徑113為一PCI Express鏈路，其中如本技術中所熟知，具有專屬的線路分配給每個PPU 202。亦可使用其它通訊路徑。一I/O單元205產生封包(或其它信號)在通訊路徑113上傳輸，且亦自通訊路徑113接收所有進入的封包(或其它信號)，導引該等進入封包到PPU 202的適當組件。例如，關於處理任務的命令可被導引到一主控介面206，而關於記憶體作業的命令(例如自平行處理記憶體204讀取或寫入其中)可被導引到一記憶體交叉開關單元210。主控介面206讀取每個推入緩衝器，並輸出儲存在該推入緩衝器中的命令串流至一前端212。

每一PPU 202較佳地是實作一高度平行的處理架構。如詳細所示，PPU 202(0)包括一處理叢集陣列230，其包括數目為C的通用處理叢集(GPC，General processing cluster)208，其中C1。每一GPC 208能夠同時執行大量(例如數百或數千)的執行緒，其中每個執行緒為一程式的一實例。在多種應用中，不同的GPC 208可分配來處理不同種類的程式，或執行不同種類的運算。GPC 208的分配可根據每種程式或運算所產生的工作負荷而改變。

GPC 208由一任務/工作單元207內的一工作分配單元接收要被執行的處理任務。該工作分配單元接收指向至被編碼成任務中介資料(TMD，Task Metadata)且儲存在記憶體中的處理任務的指標。該等指向至TMD的指標被包括在儲存成一推入緩衝器且由前端單元212自主控介面206接收的命令串流中。可被編碼成TMD的處理任務包括要被處理之資料的索引，以及定義了該資料要如何被處理的狀態參數和命令(例如哪一個程式要被執行)。任務/工作單元207自前端212接收任務，並確保GPC 208在由該等TMD之每一者所指定的處理啟始之前被設置成一有效狀態。一優先性可針對用於排程該處理任務之執行的每一TMD來指定。處理任務亦可自處理叢集陣列230接收。視需要，該TMD可包括一參數，其控制該TMD是否要被加入至一處理任務清單(或指向至該等處理任務的指標清單)的頭端或尾端，藉此提供在優先性之上的另一控制層級。

記憶體介面214包括數目為D的區隔單元215，其每一者被直接耦合至平行處理記憶體204的一部份，其中D 1。如所示，區隔單元215的該數目大致上等於動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)220的數目。在其它具體實施例中，區隔單元215的數目可能不等於記憶體裝置的數目。本技術專業人士將可瞭解到DRAM 220可由其它適當儲存裝置取代，並可為一般的習用設計，因此可省略詳細說明。顯像目標，例如圖框緩衝器或紋路映射，其可儲存在DRAM 220中，其允許區隔單元215平行地寫入每個顯像目標之部份而有效率地使用平行處理記憶體204之可使用頻寬。

GPC 208之任何一者可處理要被寫入到平行處理記憶體204內DRAM 220中任一者的資料。交叉開關單元210設置成導引每個GPC 208之輸出到任何區隔單元215的輸入或到另一個GPC 208做進一步處理。GPC 208經由交叉開關單元210與記憶體介面214進行通訊，以自多個外部記憶體裝置讀取或寫入其中。在一具體實施例中，交叉開關單元210具有與記憶體介面214的一連接來與I/O單元205進行通訊，以及與局部平行處理記憶體204的一連接，藉此使得不同GPC 208內的處理核心能夠與系統記憶體104或並非位在PPU 202局部之其它記憶體進行通訊。在第二圖所示的該具體實施例中，交叉開關單元210直接連接於I/O單元205。交叉開關單元210可使用虛擬通道來隔開GPC 208與區隔單元215之間的流量串流。

再次地，GPC 208可被程式化來執行關於許多種應用之處理任務，其中包括但不限於線性及非線性資料轉換、影片及/或聲音資料的過濾、模型化作業(例如應用物理定律來決定物件的位置、速度及其它屬性)、影像顯像作業(例如鑲嵌著色器、頂點著色器、幾何著色器及/或像素著色器程式)等等。PPU 202可將來自系統記憶體104及/或局部平行處理記憶體204的資料轉移到內部(晶片上)記憶體，處理該資料及將結果資料寫回到系統記憶體104及/或局部平行處理記憶體204，其中這些資料可由其它系統組件存取，包括CPU 102或另一個平行處理子系統112。

一PPU 202可具有任何數量的局部平行處理記憶體204，並不包括局部記憶體，並可用任何的組合來使用局部記憶體及系統記憶體。例如，一PPU 202可為在一統一記憶體架構(UMA，Unified memory architecture)具體實施例中的一圖形處理器。在這些具體實施例中，將可提供少數或沒有專屬的圖形(平行處理)記憶體，且PPU 202將專有地或大致專有地使用系統記憶體。在UMA具體實施例中，一PPU 202可被整合到一橋接器晶片中或處理器晶片中，或提供成具有一高速鏈路(例如PCI Express)之一分離的晶片，其經由一橋接器晶片或其它通訊手段連接PPU 202到系統記憶體。

如上所述，任何數目的PPU 202可以包括在一平行處理子系統112中。例如，多個PPU 202可提供在一單一嵌入卡上，或多個嵌入卡可被連接至通訊路徑113，或一或多個PPU 202可被整合到一橋接器晶片中。在一多PPU系統中的PPU 202可彼此相同或彼此不相同。例如，不同的PPU 202可具有不同數目的處理核心、不同數量的局部平行處理記憶體等等。當存在有多個PPU 202時，那些PPU可平行地作業而以高於一單一PPU 202所可能處理的流量來處理資料。加入有一或多個PPU 202之系統可實作成多種組態及形式因子，其中包括桌上型、膝上型、或掌上型個人電腦、伺服器、工作站、遊戲主機、嵌入式系統及類似者。

多並行任務排程

多個處理任務可在GPC 208上並行地執行，且一處理任務於執行期間可以產生一或多個「子」(child)處理任務。任務/工作單元207接收該等任務，並動態地排程該等處理任務和子處理任務來由GPC 208執行。

第三A圖係根據本發明一具體實施例中第二圖之任務/工作單元207的方塊圖。任務/工作單元207包括一任務管理單元300和工作分配單元340。任務管理單元300基於執行優先性程度組織要被排程的任務。針對每一優先性程度，任務管理單元300儲存對應於在排程器表321中該等任務之指向TMD 322的一指標清單，其中該清單可做為一鏈接串列來實作。TMD 322可被儲存在PP記憶體204或系統記憶體104中。任務管理單元300接受任務並儲存該等任務在排程器表321中的速率與任務管理單元300排程任務來執行的速率相脫離。因此，任務管理單元300可在排程該等任務之前收集數個任務。然後該等經收集的任務可基於優先性資訊或使用其它技術進行排程，例如循環式排程。

工作分配單元340包括一任務表345，其具有位置，而每一位置可由將要被執行的一任務之TMD 322佔用。任務管理單元300在當任務表345中有空的位置時即可排程任務來執行。當沒有空位置時，未佔用一位置的一較高優先性的任務可以逐出佔用一位置的一較低優先性的任務。當一任務被逐出時，該任務即停止，且如果該任務的執行尚未完成，則指向至該任務的一指標被加入到要被排程的一任務指標清單，以致該任務的執行將在稍後恢復。當於一任務執行期間產生一子處理任務時，指向至該子任務的一指標被加入到要被排程的該任務指標清單。一子任務可由在處理叢集陣列230中執行的一TMD 322來產生。

不像是任務/工作單元207自前端212接收的一任務，子任務係自處理叢集陣列230接收。子任務不會被插入到推入緩衝器中或被傳送至該前端。當產生一子任務或該子任務的資料被儲存在記憶體中時，不會通知CPU 102。經由推入緩衝器提供的該等任務和子任務之間另一個差別在於經由該等推入緩衝器提供的該等任務由應用程式定義，然而該等子任務係於該等任務的執行期間被動態地產生。

任務處理概述

第三B圖為根據本發明一具體實施例中第二圖之該等PPU 202中之一者內的一GPC 208的方塊圖。每個GPC 208可設置成平行地執行大量的執行緒，其中術語「執行緒」(thread)代表在一特定組合的輸入資料上執行的一特定程式之實例。在一些具體實施例中，使用單一指令多重資料(SIMD，Single-instruction,multiple-data)指令發行技術來支援大量執行緒之平行執行，而不需要提供多個獨立指令單元。在其它具體實施例中，單一指令多重執行緒(SIMT，Single-instruction,multiple-thread)技術係用來支援大量概略同步化執行緒的平行執行，其使用一共用指令單元，該共用指令單元設置成發出指令到GPU 208之每一者內的一組處理引擎。不像是一SIMD執行方式，其所有處理引擎基本上執行相同的指令，SIMT的執行係允許不同的執行緒經由一給定執行緒程式而更可立即地遵循相異的執行路徑。本技術專業人士將可瞭解到一SIMD處理方式代表一SIMT處理方式的一功能子集合。

GPC 208的作業較佳地是經由一管線管理員305控制，其可分配處理任務至串流多處理器(SM，Streaming multiprocessor)310。管線管理員305亦可設置成藉由指定SM 310之已處理資料輸出的目的地來控制一工作分配交叉開關330。

在一具體實施例中，每個GPC 208包括M個數目的SM 310，其中M1，每個SM 310設置成處理一或多個執行緒群組。同時，每個SM 310較佳地是包括可被管線化的相同組合的功能性執行單元(例如執行單元和載入儲存單元，如第三C圖中所示的執行單元302和載入儲存單元(LSU，Load-store Unit)303)，允許在一先前指令已經完成之前發出一新指令，其為本技術中已知。並可提供任何功能性執行單元的組合。在一具體實施例中，該等功能單元支援多種運算，其中包括整數及浮點數算術(例如加法及乘法)、比較運算、布林運算(AND、OR、XOR)、位元偏位及多種代數函數的運算(例如平面內插、三角函數、指數及對數函數等)；及相同的功能單元硬體可被利用來執行不同的運算。

傳送到一特定GPC 208之指令系列構成一執行緒，如先前此處所定義者，遍及一SM 310內之平行處理引擎(未示出)的並行地執行某個數目之執行緒的集合在此稱之為「包繞」(warp)或「執行緒群組」(thread group)。如此處所使用者，一「執行緒群組」代表同步地對於不同輸入資料執行相同程式的一執行緒的群組，該群組的一執行緒被指定給一SM 310內的一不同處理引擎。一執行緒群組可包括比SM 310內之處理引擎的數目要少的執行緒，其中當該執行緒群組正在被處理的循環期間，一些處理引擎將為閒置。一執行緒群組亦可包括比SM 310內的處理引擎之數目要更多的執行緒，其中處理將發生在連續的時脈循環之上。因為每個SM 310可並行地支援最多到G個執行緒群組，因此在任何給定時間在GPC 208中最多可執行G*M個執行緒群組。

此外，在相同時間於一SM 310內可以啟動複數個相關的執行緒群組(在不同的執行階段)。此執行緒群組的集合在此處稱之為「協同執行緒陣列」(CTA，Cooperative thread array)或「執行緒陣列」(thread array)。一特定CTA之大小等於m*k，其中k為在一執行緒群組中並行地執行的執行緒之數目，其基本上為SM 310內平行處理引擎的數目之整數倍數，而m為在SM 310內同時啟動的執行緒群組之數目。一CTA的大小概略由程式器及該CTA可使用之硬體資源(例如記憶體或暫存器)的數量所決定。

每一SM 310包含一階(L1)快取(如第三C圖所示)，或使用在SM 310外部的一相對應L1快取中用於執行負載與儲存作業的空間。每個SM 310亦可存取到所有GPC 208之間共用的二階(L2)快取，並可用於在執行緒之間傳送資料。最後，SM 310亦可存取到晶片外的「通用」記憶體，其可包括例如平行處理記憶體204及/或系統記憶體104。應瞭解到在PPU 202外部的任何記憶體皆可做為通用記憶體。此外，一1.5階(L1.5)快取335可包括在GPC 208之內，設置成由SM 310要求經由記憶體介面214接收及保持自記憶體提取的資料，其中包括指令、一致性資料與常數資料，並提供該要求的資料至SM 310。在GPC 208中具有多個SM 310的具體實施例較佳地是共用被快取在L1.5快取335中的共通指令和資料。

每一GPC 208可包括一記憶體管理單元(MMU，Memory management unit)328，其設置成將虛擬位址映射到實體位址。在其它具體實施例中，MMU 328可存在於記憶體介面214內。MMU 328包括一組頁表項(PTE，Page table entry)，用於將一虛擬位址映射到一瓷磚的一實體位址，或是一快取線索引。 MMU 328可以包括位址轉譯後備緩衝器(TLB，Translation lookaside buffer)或可以存在於多處理器SM 310或L1快取或GPC 208內的快取。該實體位址被處理成分配表面資料存取局部性，以允許在區隔單元215之間有效率的要求交叉。該快取線索引可用於決定一快取線的一要求為一命中或錯失。

在圖形和運算應用中，一GPC 208可設置成使得每個SM 310耦合於一紋路單元315，用於執行紋路映射作業，例如決定紋路樣本位置、讀取紋路資料及過濾該紋路資料。紋路資料自一內部紋路L1快取(未示出)讀取，或是在一些具體實施例中自SM 310內的L1快取讀取，且視需要自所有GPC 208、平行處理記憶體204或系統記憶體104之間所共用的一L2快取來擷取。每一SM 310輸出已處理的任務至工作分配交叉開關330，藉以提供該已處理的任務至另一GPC 208進行進一步處理，或是將該已處理的任務經由交叉開關單元210儲存在一L2快取、平行處理記憶體204或系統記憶體104中。一預先掃描場化作業(preROP，Pre-raster Operation)325設置成自SM 310接收資料、導引資料到間隔單元215內的ROP單元並進行色彩混合的最佳化、組織像素色彩資料並執行位址轉譯。

將可瞭解到此處所示的核心架構僅為例示性，其有可能有多種變化及修正。在一GPC 208內可包括任何數目的處理單元，例如SM 310或紋路單元315、preROP 325。再者，如第二圖所示，一PPU 202可以包括任何數目的GPC 208，其較佳地是在功能上彼此類似，以致執行行為並不會根據是哪一個GPC 208接收一特定處理任務而決定。再者，每個GPC 208較佳地是與其它使用分開且不同的處理單元、L1快取的GPC 208獨立地運作，以針對一或多個應用程式來執行任務。

本技術專業人士將可瞭解到在第一圖、第二圖、第三A圖和第三B圖中所述之該架構並未以任何方式限制本發明之範疇，而此處所教示的技術可以實作在任何適當設置的處理單元上，其包括但不限於一或多個CPU、一或多個多核心CPU、一或多個PPU 202、一或多個GPC 208、一或多個圖形或特殊目的處理單元或類似者，其皆不背離本發明之範疇。

在本發明之具體實施例中，需要使用PPU 202或一運算系統的其它處理器來使用執行緒陣列執行一般性運算。在該執行緒陣列中每一執行緒被指定一唯一執行緒識別(thread ID)，其可在該執行緒的執行期間由該執行緒存取。可被定義成一維或多維度數值的執行緒ID控制該執行緒的處理行為之多種態樣。例如，一執行緒ID可用於決定一執行緒要做處理的是輸入資料集的哪一部份，及/或決定一執行緒要產生或寫入的是一輸出資料集的哪一部份。

每個執行緒指令的一序列可以包括至少一指令來定義代表性執行緒和執行緒陣列的一或多個其它執行緒之間的一協同行為。例如，每個執行緒指令的該序列可以包括一指令來在該序列中一特定點處中止該代表性執行緒之作業的執行，直到當該等其它執行緒中一或多者到達該特定點為止，該代表性執行緒的一指令係儲存資料在該等其它執行緒中一或多者可存取的一共用記憶體中，該代表性執行緒的一指令係基於它們的執行緒ID原子性地讀取和更新儲存在該等其它執行緒中一或多者可存取的一共用記憶體中的資料，或類似者。CTA程式亦可包括一指令來運算在該共用記憶體中的一位址，資料係從該共用記憶體讀取，其中該位址為執行緒ID的函數。藉由定義適當的函數和提供同步化技術，資料可藉由一CTA的一執行緒被寫入到共用記憶體中一給定的位置，並以一可預測的方式由該相同CTA的一不同執行緒自該位置讀取。因此，即可支援在執行緒當中共用任何需要的資料型式，且在一CTA中的任何執行緒能夠與該相同CTA中的任何其它執行緒共用資料。如果有的話，在一CTA的執行緒當中之資料共用的程度係由該CTA程式決定；因此，應瞭解到在使用CTA的一特定應用中，根據該CTA程式，一CTA的該等執行緒可以或不需要實際地彼此共用資料，該等術語「CTA」和「執行緒陣列」在此處為同義地使用。

第三C圖為根據本發明一具體實施例中第三B圖的SM 310的方塊圖。SM 310包括一指令L1快取370，其設置成經由L1.5快取335自記憶體接收指令和常數。一包繞排程器和指令單元312自指令L1快取370接收指令和常數，並根據該等指令和常數控制局部暫存器檔案304和SM 310功能性單元。SM 310功能性單元包括N個執行(執行或處理)單元302和P個載入儲存單元(LSU)303。

SM 310提供具有不同程度之存取性的晶片上(內部)資料儲存。特殊暫存器(未示出)可由LSU 303讀取但不能寫入，並用於儲存定義每一執行緒的「位置」之參數。在一具體實施例中，特殊暫存器包括每一執行緒(或SM 310內的每一執行單元302)的一暫存器，用於儲存一執行緒ID；每一執行緒ID暫存器僅可由執行單元302的個別單元存取。特殊暫存器亦可包括額外的暫存器，其可由執行由儲存一CTA識別、CTA維度、該CTA所屬的一格柵的維度(或如果TMD 322編碼一佇列任務而非一格柵任務時的佇列位置)、以及該CTA被指定到的TMD 322之一識別的一TMD 322(或由所有LSU 303)所代表的處理相同任務的所有執行緒來讀取。

如果TMD 322為一格柵TMD，TMD 322的執行造成固定數目的CTA被啟動及執行，以處理儲存在佇列525中固定數量的資料。該CTA的數目被指定為格柵之寬度、高度及深度的產物。該固定數量的資料可以儲存在TMD 322中，或者 TMD 322可以儲存指向至將由該等CTA處理的資料之一指標。TMD 322亦儲存由該等CTA執行的程式之一開始位址。

如果TMD 322為一佇列TMD，則使用TMD 322的一佇列特徵，這代表要被處理的資料量並不一定是固定的。佇列項目儲存資料來由指定給TMD 322的CTA做處理。該等佇列項目亦可代表於一執行緒的執行期間由另一TMD 322產生的一子任務，藉此提供巢化的平行度。基本上，該執行緒或包括該執行緒的CTA之執行被中止，直到該子任務的執行完成為止。該佇列可儲存在TMD 322中或隔離於TMD 322，其中TMD 322儲存指向至該佇列的一佇列指標。較佳地是，當代表該子任務的TMD 322正在執行時，由該子任務產生的資料可被寫入到該佇列。該佇列可實作成一圓形佇列，以致資料的總量並不限於該佇列的大小。

屬於一格柵的CTA具有隱式格柵寬度、高度和深度參數以指明該格柵內個別CTA的位置。特殊暫存器在啟始期間回應於經由前端212自裝置驅動器103接收的命令而被寫入，且於一處理任務的執行期間不會改變。前端212排程每一處理任務來執行。每一CTA關聯於一特定TMD 322來用於一或多個任務的並行執行。此外，一單一GPC 208可以並行地執行多個任務。

一參數記憶體(未示出)儲存運行時間參數(常數)，其可被相同CTA(或任何LSU 303)內的任何執行緒讀取但無法寫入。在一具體實施例中，裝置驅動器103在導引SM 310開始使用這些參數的一項任務之執行之前提供參數至該參數記憶體。任何CTA內的任何執行緒(或SM 310內的任何執行單元302)能夠經由一記憶體介面214存取共通記憶體。共通記憶體的一些部份可被儲存在L1快取320中。

局部暫存器檔案304由每一執行緒使用做為暫存空間；每一暫存器被分配做為一執行緒的專屬使用，而在任何局部暫存器檔案304中的資料僅可由該暫存器被分配到的執行緒來存取。局部暫存器檔案304可以實作成一暫存器檔案，其被實體或邏輯地區分成P條線路，其每一者具有某個數目的項目(其中每一項目可以儲存例如一32位元的字元)，其在以下配合第五圖到第八圖做詳細的說明。一條線路被指定給N個執行單元302和P個載入儲存單元LSU 303之每一者，而在不同線路中相對應的項目可存在有執行相同程式的不同執行緒之資料來便於SIMD執行。該等線路的不同部份可被分配給G個並行執行緒群組之不同的執行緒群組，以致於在局部暫存器檔案304中一給定項目僅可由一特定執行緒存取。在一具體實施例中，局部暫存器檔案304內某些項目被保留來儲存執行緒識別及實作特殊暫存器之一。此外，一一致性L1快取375儲存N個執行單元302和P個載入儲存單元LSU 303之每一線路的一致性或常數值。

共用記憶體306可由一單一CTA內的執行緒存取；換言之，在共用記憶體306中的任何位置可由該相同CTA內任何執行緒存取(或可由SM 310內任何處理引擎存取)。共用記憶體306可實作成利用一互連接的一共用暫存器檔案或共用的晶片上快取記憶體，其可允許任何處理引擎可讀取或寫入到該共用記憶體中的任何位置。在其它具體實施例中，共用的狀態空間可映射到晶片外記憶體的一每一CTA的區域之上，且被快取在L1快取320中。參數記憶體可被實作成該相同共用暫存器檔案或實作共用記憶體306的共用快取記憶體內一指定的區段，或是實作成一獨立的共用暫存器檔案或LSU 303可唯讀存取的晶片上快取記憶體。在一具體實施例中，實作該參數記憶體的區域亦用於儲存CTA ID與任務ID，以及CTA與格柵維度或佇列位置，實作特殊暫存器的某些部份。在SM 310中的每一LSU 303耦合至一統一位址映射單元352，其轉換提供用於載入與儲存在一統一記憶體空間中指定的指令之一位址成為在每一不同記憶體空間中的一位址。因此，一指令可藉由指定在該統一記憶體空間中的一位址來用於存取局部、共用或共通記憶體空間之任一者。

在每一SM 310中的L1快取320可用於快取私密的每一執行緒之局部資料，以及每一應用程式的共通資料。在一些具體實施例中，每一CTA共用的資料可被快取在L1快取320中。LSU 303經由一記憶體和快取互連接380耦合至共用記憶體306和L1快取320。

暫存器檔案型讀取

第四圖為根據本發明另一示例具體實施例中第三B圖的SM 310的方塊圖。雖然未明確示出，但第四圖的SM 310除了明確示於第四圖中的組件之外可包含第三C圖之SM 310的部份或所有組件，如上所述。如第四圖所示，SM 310包括包繞排程器和指令單元312、局部暫存器檔案304和一或多個執行單元302。包繞排程器和指令單元312包括一解碼單元450和一分派單元470。解碼單元450接收要被分派到執行單元302的下一個指令。解碼單元450執行該指令的一完整解碼，並傳送該經解碼的指令至分派單元470。例如，解碼單元450將決定由指令中一運算碼所指定的特定型式的指令、被指定為該指令之運算元的特定局部暫存器檔案304索引，以及用於儲存一指令的結果之一暫存器索引。在一些具體實施例中，指令可被雙重或四重發出，且解碼單元450可針對每一經發出的指令實作獨立的解碼邏輯。分派單元470實作一FIFO，並寫入經解碼的數值到局部暫存器檔案304來執行。在同時發出多個指令的具體實施例中，分派單元470可以發出每一指令到SM 310的執行單元302的一不同部份。

在一具體實施例中，局部暫存器檔案304包括四個暫存器記憶庫(bank_0 422、bank_1 424、bank_2 426和bank_3 428)。在大多數習用的處理單元中，局部暫存器檔案304可以相當小。例如，x86 CPU架構包括每一處理器核心有8個(32位元)或16個(64位元)的暫存器。相反地，局部暫存器檔案304的每一記憶庫可以包括大量的暫存器，可以用來做為執行單元302的輸入，如以下配合第五圖到第八圖之詳細說明。交叉開關420設置成連接該等暫存器記憶庫之每一者中的該等多個暫存器到執行單元302，其可實作一用於執行一作業的一資料路徑。在一具體實施例中，該資料路徑包括一運算元收集器440、一算術邏輯單元(ALU，Arithmetic logic unit)452和一結果FIFO 454。在一具體實施例中，運算元收集器440包括複數個儲存元件，其皆可耦合至ALU 452的輸入。該等儲存元件的每一者可為一正反器、閂鎖或任何技術上可行而能夠暫時地儲存一數值來供應做為到ALU 452之一輸入的電路組件。該等儲存元件的輸出可被硬接線至包含ALU 452的該等電路元件，例如一加法器電路或一浮點乘法器電路。如所示，來自ALU 452的輸出被輸入到結果FIFO 454，使得算術結果可由ALU 452重新使用，或後續儲存回到記憶體中，例如經由記憶體和快取互連接380儲存到共用記憶體306。

在習用的包括相對較小之暫存器檔案的處理器設計中，一交叉開關或其它互連接可設置成於一單一時脈循環期間耦合在一局部暫存器檔案中的任何暫存器至資料路徑輸入中的任何一者。再者，在習用的處理器中，一些暫存器，其數目等於該資料路徑之輸入的數目，皆可在一單一時脈循環中同時地連接至該等資料路徑輸入中的任何一者。將可瞭解到增加局部暫存器檔案304之大小超過8或16個暫存器可能增加交叉開關420的複雜度。

第五圖例示根據本發明一具體實施例之局部暫存器檔案403的細部圖500。如第五圖所示，bank_0(422)被分隔成bank_0.a(422-1)和bank_0.b(422-2)子記憶庫，bank_1(424)被分隔成bank_1.a(424-1)和bank_1.b(424-2)子記憶庫，bank_2(426) 被分隔成bank_2.a(426-1)和bank_2.b(426-2)子記憶庫，以及bank_3(428)被分隔成bank_3.a(428-1)和bank_3.b(428-2)子記憶庫。亦如所示，每一子記憶庫包括八個不同執行緒T0、T1、T2、T3、T4、T5、T6和T7的六個個別可定址暫存器。例如，一獨立和不同的32位元暫存器R0被包括而分別遍及於執行緒T0-T3和T4-T7之每一者的bank_0.a(422-1)和bank_0.b(422-2)，其由暫存器R0分解502所示。當然本發明之具體實施例涵蓋被設置成儲存任何N個數目的個別可定址暫存器的每一子記憶庫。

執行緒T0-T3和執行緒T4-T7之暫存器的位置係交替地遍及R0之後的每一偶數暫存器，例如一獨立和不同的32位元暫存器R10被包括而遍及於執行緒T4-T7和T0-T3之每一者的bank_0.a(422-1)和bank_0.b(422-2)，其如暫存器分解504所示。同樣地，執行緒T0-T3和T4-T7之暫存器的位置係交替地遍及R1之後的每一奇數暫存器。如以下配合第六圖到第八圖之進一步詳細說明，局部暫存器檔案304內的記憶庫422、424、426和428根據細部圖500被組織，藉以使得該等執行緒能夠僅使用一單一時脈循環發出暫存器的32位元、64位元和128位元的讀取。

本技術專業人士將可瞭解到包括在局部暫存器檔案403中的每一暫存器可設置成儲存任何數目的位元，例如8位元、16位元、32位元、64位元、128位元等等。再者，針對任意數值的N，對於子記憶庫的該等暫存器指定在當讀取擴充的數值時可被一般化成N*2個子記憶庫(例如以下配合第七圖所述的64位元讀取)，而在當讀取進一步擴充的數值時可被進一步一般化成N*4個子記憶庫(例如以下配合第八圖所述的128位元讀取)。

第六圖例示根據本發明一具體實施例中八個執行緒T0-T7的暫存器R0、R9、R14和R7的32位元讀取。在第六圖所例示的示例中，該等執行緒T0-T7之每一者針對儲存在暫存器R0、R9、R14和R7中它們個別的數值發出一32位元讀取要求(因為針對八個執行緒的每一者讀取四個32位元數值，總共為32個不同的32位元數值)。因此，交叉開關420設置成允許32位元數值由八個不同的R0暫存器讀取，其每一者對應於該等執行緒T0-T7之個別一者，其如事件602所例示。交叉開關420亦設置成允許32位元數值由八個不同的R9暫存器讀取，其每一者對應於該等執行緒T0-T7之個別一者。交叉開關420亦設置成允許32位元數值可由八個不同的R14暫存器讀取，其每一者對應於該等執行緒T0-T7之個別一者。交叉開關420進一步設置成允許32位元數值可由八個不同的R7暫存器讀取，其每一者對應於該等執行緒T0-T7之個別一者。

因此，在一時脈循環中，八個不同執行緒T0-T7之每一者能夠讀取四個不同的32位元暫存器R0、R9、R14和R7。然後，在事件602中擷取的32位元數值被儲存在運算元收集器440中，且最終傳送到ALU 452進行算術作業。但是在一些案例中，執行緒T0-T7可以接收一指令來對儲存在局部暫存器檔案304內的64位元數值做運算。因此，暫存器R0-R23由該等執行緒T0-T7讀取的方式係採用以下配合第七圖所述的技術。

第七圖例示根據本發明一具體實施例中八個執行緒T0-T7的暫存器R8、R10、R4和R22的64位元讀取。在第七圖所例示的示例中，該等執行緒T0-T7之每一者針對儲存在暫存器R8、R10、R4和R22中它們個別的數值發出一64位元讀取要求。在此案例中，因為該等讀取要求為64位元，其並未映射到暫存器R0-R23之每一者的32位元長度，因此交叉開關420設置成亦連同該等執行緒T0-T7之每一者的該等暫存器R8、R10、R4和R22讀取該等執行緒T0-T7之每一者的暫存器R9、R11、R5和R23。如以下的詳細說明，讀取該等執行緒T0-T7之每一者的該等暫存器R8-R9、R10-R11、R4-R5和R22-R23被執行橫跨兩個時脈循環，並由事件702和704所例示。

特別是第一讀取事件702回應於接收執行緒T0-T7的暫存器R8、R10、R4和R22的一64位元讀取要求而發生，並牽涉到自記憶庫422、424、426和428讀取該等執行緒T0-T3之每一者的暫存器R8-R10、R9-R11、R4-R22和R5-R23。如所示，該等暫存器R8、R10、R9、R11、R4、R22、R5和R23之每一者的32位元數值在一第一時脈循環期間由交叉開關420擷取。然後，針對該等執行緒T0-T3之每一者，該相對應暫存器R8串聯於該暫存器R9以得到該暫存器R8的一64位元數值，該相對應暫存器R10串聯於該暫存器R11以得到該暫存器R10的一64位元數值，該相對應暫存器R4串聯於該暫存器R5以得到該暫存器R4的一64位元數值，以及該相對應暫存器R22串聯於該暫存器R23以得到該暫存器R22的一64位元數值。此藉由第一讀取事件702內的箭頭所例示。因此，在該第一時脈循環終止時，由執行緒T0-T3所要求的該等64位元數值已經自局部暫存器檔案304擷取。

接著，第二讀取事件704回應於接收執行緒T0-T7的暫存器R8、R10、R4和R22的一64位元讀取要求而發生，並牽涉到自記憶庫422、424、426和428讀取該等執行緒T4-T7之每一者的暫存器R8-R10、R9-R11、R4-R22和R5-R23。如所示，該等暫存器R8、R10、R9、R11、R4、R22、R5和R23之每一者的32位元數值在一第二時脈循環期間由交叉開關420擷取。然後，針對該等執行緒T4-T7之每一者，該相對應暫存器R8串聯於該暫存器R9以得到該暫存器R8的一64位元數值，該相對應暫存器R10串聯於該暫存器R11以得到該暫存器R10的一64位元數值，該相對應暫存器R4串聯於該暫存器R5以得到該暫存器R4的一64位元數值，以及該相對應暫存器R22串聯於該暫存器R23以得到該暫存器R22的一64位元數值。此藉由第一讀取事件702內的箭頭所例示。因此，在該第二時脈循環終止時，由執行緒T4-T7所要求的該等64位元數值已經自局部暫存器檔案304擷取。

因此，在每一時脈循環中，四個不同執行緒(T0-T3/T4-T7)之每一者能夠讀取四個不同的64位元暫存器(例如R8、R10、R4和R22(以及個別的相對應暫存器R9、R11、R5和R23))。然後，針對該等執行緒T0-T7在事件702和704中擷取的64位元數值被儲存在運算元收集器440中，且最終傳送到ALU 452進行算術作業。但是在一些案例中，執行緒T0-T7可以接收一指令來對儲存在局部暫存器檔案304內的128位元數值做運算。因此，暫存器R0-R23由該等執行緒T0-T7讀取的方式係採用以下配合第七圖所述的技術。

第八圖例示根據本發明一具體實施例之八個執行緒T0-T7的暫存器R4之128位元讀取。在第八圖所例示的示例中，該等執行緒T0-T7之每一者針對儲存在暫存器R4中它們個別的數值發出一128位元讀取要求。在此案例中，因為該等讀取要求為128位元，其並未映射到暫存器R0的32位元長度，因此交叉開關420設置成除了允許該暫存器R4由該等執行緒T0-T7之每一者讀取之外，也允許該等暫存器R5、R6和R7由該等執行緒T0-T7之每一者讀取。然後暫存器R4、R5、R6和R7之32位元數值被串聯來建立由該等執行緒T0-T7之每一者所要求的個別的128位元數值，如以下進一步的詳細說明。

事件802例示在一第一時脈循環期間執行緒T0-T3的暫存器R4之128位元讀取。如上所述，當一暫存器的一128位元讀取要求被要求時，交叉開關420設置成自動地讀取在該暫存器正後方的三個暫存器，即針對暫存器R4的一128位元讀取要求的暫存器R5-R7。如所例示，在事件802中，暫存器R4-R7 的32位元數值被重新排序，使得128位元數值針對該等執行緒T0-T3之每一者被適當地排序(R4-R7)。

事件804例示在一第二時脈循環期間執行緒T4-T7的暫存器R4之128位元讀取。根據以上所述之技術，交叉開關420設置成除了該等執行緒T4-T7的該暫存器R4之外自動地讀取三個暫存器R5-R7，藉以擷取個別的128位元數值。再次地，暫存器R4-R7的32位元數值被重新排序，使得該等128位元數值針對該等執行緒T4-T7之每一者被適當地排序(R4-R7)。

因此，在每一時脈循環中，四個不同執行緒(例如T0-T3)之每一者能夠讀取一相對應的128位元暫存器(例如R4-R7)。然後，針對執行緒T0-T7在事件802和804中擷取的128位元數值被儲存在運算元收集器440中，且最終傳送到ALU 452進行算術作業。

本發明一具體實施例可以實作成由一電腦系統使用的一程式產品。該程式產品的程式定義具體實施例的功能(包括此處所述的方法)，並可包含在多種電腦可讀取儲存媒體上。例示性的電腦可讀取儲存媒體包括但不限於：(i)不可寫入儲存媒體(例如在一電腦內的唯讀記憶體裝置，例如可由光碟唯讀記憶體(CD-ROM，Compact Disc Read Only Memory)驅動器讀取的光碟唯讀記憶體(CD-ROM)碟片、快閃記憶體、唯讀記憶體(ROM)晶片或任何其它種類的固態非揮發性半導體記憶體)，其上可永久儲存資訊；及(ii)可寫入儲存媒體(例如在一磁碟機內的軟碟片、硬碟機或任何種類的固態隨機存取半導體記憶體)，其上可儲存可改變的資訊。

本發明已經參照特定具體實施例在以上進行說明。但是本技術專業人士將可瞭解到在不背離所附申請專利範圍所提出之本發明的廣義精神與範疇之下可對其進行多種修正與改變。因此前述的說明及圖式係在以例示性而非限制性的角度來看待。

100‧‧‧電腦系統

102‧‧‧中央處理單元

103‧‧‧裝置驅動器

104‧‧‧系統記憶體

105‧‧‧記憶體橋接器

106‧‧‧通訊路徑

107‧‧‧輸入/輸出橋接器

108‧‧‧輸入裝置

110‧‧‧顯示器

112‧‧‧平行處理子系統

113‧‧‧通訊路徑

114‧‧‧系統碟

116‧‧‧交換器

118‧‧‧網路轉接器

120,121‧‧‧嵌入卡

202‧‧‧平行處理單元

204‧‧‧平行處理記憶體

205‧‧‧輸入/輸出單元

206‧‧‧主控介面

207‧‧‧任務/工作單元

208‧‧‧通用處理叢集

210‧‧‧交叉開關單元

212‧‧‧前端

214‧‧‧記憶體介面

215‧‧‧區隔單元

220‧‧‧動態隨機存取記憶體

230‧‧‧處理叢集陣列

300‧‧‧任務管理單元

302‧‧‧執行單元

303‧‧‧載入儲存單元

304‧‧‧局部暫存器檔案

305‧‧‧管線管理員

306‧‧‧共用記憶體

310‧‧‧串流多處理器

312‧‧‧包繞排程器和指令單元

315‧‧‧紋路單元

320‧‧‧L1快取

321‧‧‧排程器表

322‧‧‧任務中介資料

325‧‧‧預先掃描場化作業

328‧‧‧記憶體管理單元

330‧‧‧工作分配交叉開關

335‧‧‧L1.5快取

340‧‧‧工作分配單元

345‧‧‧任務表

352‧‧‧統一位址映射單元

370‧‧‧指令L1快取

380‧‧‧記憶體和快取互連接

420‧‧‧交叉開關

422‧‧‧記憶庫

424‧‧‧記憶庫

426‧‧‧記憶庫

428‧‧‧記憶庫

440‧‧‧運算元收集器

450‧‧‧解碼單元

452‧‧‧算術邏輯單元

454‧‧‧結果先進先出

470‧‧‧分派單元

R0-R23‧‧‧暫存器

所以，可以詳細瞭解本發明上述特徵之方式中，一更為特定的說明簡述如上，其可藉由參照示例具體實施例來進行，其中一些例示於所附圖式中。但是可注意到，所附圖式僅例示本發明的典型具體實施例，因此其並非要做為本發明之範疇的限制，其可允許其它同等有效的具體實施例。

第一圖為例示設置成實作本發明一或多種態樣之電腦系統的方塊圖；第二圖為根據本發明一具體實施例中第一圖之電腦系統的一平行處理子系統之方塊圖；第三A圖為根據本發明一具體實施例中第二圖的該前端的方塊圖；第三B圖為根據本發明一具體實施例中第二圖之該等平行處理單元中之一者內的一通用處理叢集的方塊圖；第三C圖為根據本發明一具體實施例之第三B圖的該串流多處理器之一部份的方塊圖；以及第四圖為根據本發明另一示例具體實施例中第三B圖的該串流多處理器的方塊圖；第五圖例示根據本發明一具體實施例的第三C圖之局部暫存器檔案的細部圖；第六圖例示根據本發明一具體實施例之八個執行緒的四個不同暫存器之32位元讀取；第七圖例示根據本發明一具體實施例之八個執行緒的四個不同暫存器之64位元讀取；第八圖例示根據本發明一具體實施例之八個執行緒的一暫存器之128位元讀取。

Claims

一種用於執行包括一組N個暫存器的一暫存器檔案之一成型存取的電腦實作方法，其中N為大於或等於2，該方法包括：針對被包括在一執行緒群組中的至少一執行緒接收一要求來從該組N個暫存器中每一暫存器存取一第一數量的資料；以及設置一交叉開關以允許該至少一執行緒可自該組N個暫存器中每一暫存器存取該第一數量的資料。
如申請專利範圍第1項之電腦實作方法，其中該暫存器檔案包含複數個記憶庫，且在該組N個暫存器中的每一暫存器常駐在一不同的記憶庫中。
如申請專利範圍第1項之電腦實作方法，其中在每一時脈循環中該至少一執行緒可由下列方式中任一者來存取該第一數量的資料：在該組N個暫存器中每一暫存器可產生包含該第一數量資料之N次存取的一成型存取作業；在N/2個連續暫存器之對準配對中每一暫存器可產生包含該第一數量資料之兩倍的N/2次存取的一成型存取作業；或者在N/4個連續暫存器之對準的四者中每一暫存器可產生包含該第一數量資料之四倍的N/4次存取的一成型存取作業。
如申請專利範圍第1項之電腦實作方法，其中該組N個暫存器包括N/2個連續暫存器的對準配對，且該至少一執行緒在一單一時脈循環中自每一個連續暫存器的對準配對中每一暫存器存取該第一數量的資料，以產生包含該第一數量資料之兩倍的N/2次存取的一成型存取作業。
如申請專利範圍第1項之電腦實作方法，其中該組N個暫存器包括N/4個連續暫存器的對準之四者，且該至少一執行緒在一單一時脈循環中自每一個連續暫存器的對準之四者中每一暫存器存取該第一數量的資料，以產生包含該第一數量資料之四倍的N/4次存取的一成型存取作業。
如申請專利範圍第1項之電腦實作方法，其中該第一執行緒群組包含一第二執行緒群組的一子集合，並包括被包括在該第二執行緒群組中該等執行緒的一連續下半部或被包括在該第二執行緒群組中該等執行緒的一連續上半部當中任何一者。
如申請專利範圍第1項之電腦實作方法，其中該至少一執行緒藉由自該組N個暫存器中每一暫存器讀取該第一數量的資料或是寫入該第一數量的資料到該組N個暫存器中每一暫存器，以存取該第一數量的資料。
如申請專利範圍第1項之電腦實作方法，其中該第一數量的資料包含32位元的資料。
一種用於執行包括一組N個暫存器的一暫存器檔案之一成型存取的系統，其中N為大於或等於2，該系統包含：該暫存器檔案；一交叉開關；以及一處理器，其配置成：針對被包括在一執行緒群組中的至少一執行緒接收一要求來從該組N個暫存器中每一暫存器存取一第一數量的資料；以及設置該交叉開關以允許該至少一執行緒可自該組N個暫存器中每一暫存器存取該第一數量的資料。
如申請專利範圍第9項之系統，其中在每一時脈循環中該至少一執行緒可自下列方式中任一者一存取該第一數量的資料：在該組N個暫存器中每一暫存器可產生包含該第一數量資料之N次存取的一成型存取作業；在N/2個連續暫存器之對準配對中每一暫存器可產生包含該第一數量資料之兩倍的N/2次存取的一成型存取作業；或者在N/4個連續暫存器之對準的四者中每一暫存器可產生包含該第一數量資料之四倍的N/4次存取的一成型存取作業。