TW201336027A

TW201336027A - 半導體元件及其形成方法

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Publication number: TW201336027A
Application number: TW101122933A
Authority: TW
Inventors: 林正忠; 林修任; 陳正庭; 林俊成; 鄭明達; 劉重希
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2012-02-17
Filing date: 2012-06-27
Publication date: 2013-09-01
Also published as: US8674496B2; TWI469282B; US9281288B2; CN103258818B; US20140151878A1; CN103258818A; US20130214401A1

Abstract

本發明之實施例提供細微間距的層疊封裝及其形成方法，此層疊封裝可藉由在具有半導體晶粒附著於其上的第一基底上放置連接器例如焊球，進行第一回焊製程將焊球拉長，之後將具有另一半導體晶粒附著於其上的第二基底連接至焊球，進行第二回焊製程，形成沙漏形狀的連接器。

Description

半導體元件及其形成方法

本發明係有關於半導體元件，特別有關於細微間距的層疊封裝結構及其形成方法。

從積體電路發展至今，由於各種電子元件，例如電晶體、二極體、電阻器、電容器等在集成密度上的持續改進，半導體工業經歷了持續快速的成長。在集成密度上的改進大多數來自於最小特徵尺寸的重複縮減，藉此可讓更多的元件被整合在特定的面積內。

這些在集成密度上的改進實質上是屬於二維(two-dimensional：2D)的，其中積體元件佔據的體積實質上是在半導體晶圓的表面。雖然在微影技術上令人注目的進步已經對2D積體電路的製造產生相當大的改進，但是對於集成密度而言，在二維空間上仍有其物理性的限制，這些限制其中之一為製造這些元件所需的最小尺寸，而且當更多元件被放置在一個晶片內時，需要更複雜的設計。

為了更進一步地增加電路密度，目前已經對三維(three dimensional：3D)積體電路進行研究，在典型的3D積體電路的製程中，兩個晶粒被接合在一起，並且在每一個晶粒與基底的接觸墊之間形成電性連接，例如將兩個晶粒的頂端互相接合，然後將堆疊的晶粒接合至載體基底上，並利用打線接合方式將每一個晶粒上的接觸墊電性耦接至載體基底上的接觸墊。

另一種3D封裝係利用層疊封裝(Package on Package； PoP)或中介層(interposer)技術將晶粒堆疊，以降低形狀因子(form factor)。層疊封裝(PoP)包含第一晶粒電性耦接至矽中介層，並具有另一封裝晶粒放置在第一晶粒上方，且另一封裝晶粒電性耦接至此矽中介層，然後矽中介層電性耦接至另一基底，例如印刷電路板。

在一實施例中提供半導體元件，此半導體元件包括：具有第一半導體晶粒耦接至其上的第一基底，具有第二半導體晶粒耦接至其上的第二基底，以及複數個電性連接器電性耦接第一基底至第二基底，每一個電性連接器具有高度對寬度比值介於1至4之間。

在另一實施例中提供半導體元件，此半導體元件包括：具有第一半導體晶粒耦接至其上的第一基底，具有第二半導體晶粒耦接至其上的第二基底，以及複數個電性連接器電性耦接第一基底至第二基底，每一個該電性連接器具有沙漏形狀。

在又另一實施例中提供形成半導體元件的方法，此方法包括：提供具有第一半導體晶粒附著至其上的第一基底；提供具有第二半導體晶粒附著至其上的第二基底；在第一基底上放置複數個電性連接器；進行第一回焊製程，拉長這些電性連接器；使第二基底接觸這些電性連接器；以及進行第二回焊製程，將每一個電性連接器塑造成一形狀，相較於此形狀接觸第一基底與第二基底的區域，此形狀的中間區域具有較寬的部分。

為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：

以下詳述各實施例的製造與使用，然而，可以理解的是，這些實施例提供許多可應用的發明概念，其可以在各種不同的特定領域中實施，在此所討論的特定實施例僅用於說明揭示的實施例之製造與使用的特定方式，並非限定本揭示的範圍。

首先參閱第1圖，其顯示依據一實施例之第一基底108與第二基底104的剖面示意圖。在一實施例中，第一基底108為封裝100的組成元件，封裝100可包含例如第一積體電路晶粒106，第一積體電路晶粒106經由第一組導電連接器110固定在第一基底108上，第一組導電連接器110可包括例如無鉛焊料、共晶引線(eutectic lead)、導電柱(conductive pillars)、前述之組合，以及/或類似的導電連接器。

第一基底108可以是例如封裝基底、印刷電路板、高密度內連線或類似的基底，在第一積體電路晶粒106與第一基底108的另一相反表面上的第一組導電特徵112之間可使用貫穿的導通孔(through vias；TVs)(未繪出)來提供電性連接。第一基底108也可包含重分佈線(redistribution lines；RDLs)(未繪出)在其中，以及/或在第一基底108的一個或兩個表面上，以容許較大電性連接器的不同引腳狀態(pin configuration)。此外，也可以在元件上方形成密封劑或覆頂模塑料(overmold)114，以保護元件避免受到環境及外界污染物的影響。

依據一實施例，第二基底104可具有第二積體電路晶粒102固定在其上，其詳細討論如下所述，封裝100將會電性耦接至第二基底104，藉此形成層疊封裝(PoP)結構。

第二基底104更包含設置在第二基底104的表面上之第二組導電特徵116，此表面具有第二積體電路晶粒102固定在其上，以及沿著與第二積體電路晶粒102為相反側的，在第二基底104的另一表面上設置的第三組導電特徵118。在此實施例中，第二基底104經由後續形成的一組導電連接器(參閱第5圖)，提供第一積體電路晶粒106與第二積體電路晶粒102之間的電性連接，以及/或提供第二基底104的第三組導電特徵118與第一積體電路晶粒106和第二積體電路晶粒102的其中一個或兩個之間的電性連接。在第二基底104中的貫穿導通孔(TVs)(未繪出)提供第二組導電特徵116與第三組導電特徵118之間的電性連接，第二基底104也可包含重分佈線(RDLS)(未繪出)在其中，以及/或在第二基底104的一個或兩個表面上，以容許較大電性連接器的不同引腳狀態。在一實施例中，第二基底104可以是任何合適的基底，例如矽基底、有機基底、陶瓷基底、介電基底、層壓基板(laminate substrate)或類似的基底。

如第1圖所示，第二積體電路晶粒102經由第二組導電連接器120電性耦接至第二基底104上的第二組導電特徵116的一些導電特徵。第二組導電連接器120可包括例如無鉛焊料、共晶引線、導電柱、前述之組合，以及/或類似的導電連接器。

第二積體電路晶粒102與第一積體電路晶粒106可以是針對特殊應用的任何合適的積體電路晶粒，例如第二積體電路晶粒102和第一積體電路晶粒106其中之一可以是記憶體晶片，例如動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、非揮發性隨機存取記憶體(Non-volatile random-access memory；NVRAM)，以及/或類似的記憶體晶片，而另一個積體電路晶粒則可以是邏輯電路(logic circuit)。

參閱第2圖，依據一實施例，將助焊劑(flux)230施加在第二基底104的表面上，以及形成第三組導電連接器232電性連接至第二組導電特徵116。助焊劑230的施加可以藉由例如浸潤操作(dipping operation)方式進行，其中第二基底104的表面浸潤在助焊劑中。助焊劑可以幫助第二組導電特徵116的表面清潔，其有助於在第二組導電特徵116與第三組導電連接器232之間形成電性接觸。

在一實施例中，第三組導電連接器232包括具有較柔軟的外部表面之內部核心，例如第三組導電連接器232可以是銅核心或塑膠核心的焊球。在此實施例中，焊球具有與銅核心或塑膠核心在一起的焊料外部，此焊料外部例如為共晶焊料、無鉛焊料或類似的焊料外部。此焊料外部具有較內部核心低的熔融溫度，因此當外部的形狀可能會在後續的回焊製程期間重新塑形時，內部核心仍可以保持其形狀。

第3圖顯示依據一實施例，在第一回焊製程後的第三組導電連接器232。如第2及3圖所示，第一回焊製程使得第三組導電連接器232從第2圖的相對圓球形狀改變成第3圖的子彈形狀。在一實施例中，第一回焊製程使用感應回焊(induction reflow)製程，進行感應回焊製程可以使得磁場(如第3圖中的虛線336所示)垂直於第二基底104的主要表面，在此方法中進行感應回焊製程將有助於拉長第三組導電連接器232(例如拉長連接器的焊料外部)。感應回焊製程期間使用的電流可以調整，以達到針對特殊應用所需的形狀。然而，在其他實施例中也可使用其他回焊製程，例如快速熱製程(rapid thermal processing；RTP)、紅外線(infra-red；IR)以及類似的回焊製程。

第3圖還顯示依據一實施例，將模塑料(molding compound)340施加在第二基底104上。在一實施例中，模塑料340為模塑底部填膠(molding underfill；MUF)，模塑底部填膠包括例如高分子、環氧化物(epoxy)以及/或類似的材料。模塑料340可以與第二積體電路晶粒102的頂部表面及邊緣接觸，可使用例如壓縮成形(compressive molding)或轉移成形(transfer molding)方式將模塑料340塑形在第二積體電路晶粒102和第二基底104上。第3圖所示之實施例的模塑料340之頂部表面與第二積體電路晶粒102之頂部表面共平面，在其他實施例中，模塑料340的頂部表面可以高於第二積體電路晶粒102的頂部表面，使得第二積體電路晶粒102可以完全地被密封在模塑料340中。可以選擇性地進行研磨或拋光製程，移除模塑料340覆蓋在第二積體電路晶粒102的頂部表面上方的部分，暴露出第二積體電路晶粒102。

第4圖顯示依據一實施例，在最初的接合步驟中將第一基底108的第一組導電特徵112與第三組導電連接器232(例如焊球)接觸之後，封裝100的剖面示意圖。可使用助焊劑(在第4圖中未繪出)清潔第一基底108的第一組導電特徵112以及/或第三組導電連接器232的表面，其有助於電性連接的形成。

第5圖顯示依據一實施例，在進行第二回焊製程之後，第三組導電連接器232的形狀。如第5圖所示，第二回焊製程使得第三組導電連接器232產生沙漏形狀(hourglass shape)。在一實施例中，第二回焊製程使用感應回焊製程，感應回焊製程的進行使得磁場(如第5圖中的虛線542所示)垂直於第二基底104的主要表面，在此方法中進行感應回焊製程將有助於拉長第三組導電連接器232(例如拉長連接器的焊料外部)，拉長第三組導電連接器232的外部部分有助於產生如第5圖所示之沙漏形狀。在感應回焊製程期間使用的電流可以調整，以達到針對特殊應用所需的形狀。在其他實施例中也可使用其他回焊製程，例如快速熱製程(RTP)、紅外線(IR)以及類似的回焊製程。

在一實施例中，第三組導電連接器232的單一個連接器具有沿著中間區之寬度W以及高度H，如第5圖所示。在一實施例中，高度H對寬度W的比值(H/W ratio)為約1.0至約4.0。使用上述討論的回焊製程形成連接器，會先產生子彈形狀(bullet shape)的連接器，然後再產生沙漏形狀的連接器，藉此可以得到高密度的連接器。例如，藉由使用相對長且窄的連接器，使得連接器足夠長至可以適應如第5圖所示之層疊封裝(PoP)狀態，並且仍具有高密度的連接器以適應半導體元件在工業上的縮小趨勢，此外使用沙漏形狀的連接器也可以降低鄰接的連接器短路在一起的可能性。

上述討論僅提供實施例的一般描述，實施例還可包含許多其他特徵，例如實施例可包含凸塊下金屬層(bump metallization layers)、鈍態層、模塑料、額外的晶粒以及/或基底，以及類似的特徵。此外，第一積體電路晶粒106與第二積體電路晶粒102的結構、配置以及位置僅用於說明一實施例，因此其他實施例的第一積體電路晶粒106與第二積體電路晶粒102也可使用不同的結構、配置及位置。

上述討論的各步驟之順序僅用於說明一實施例，因此其他實施例也可使用不同順序的步驟，這些步驟的各種順序都包含在實施例的範圍內。

在一實施例中，第一基底108上的第一組導電特徵112以及第二基底104上的第二組導電特徵116和第三組導電特徵118可以排列成球柵陣列(ball grid array；BGA)的方式。

之後，可使用其他標準的製程完成封裝100，例如第二基底104可附著至另一基底上，另一基底例如為印刷電路板(printed circuit board；PCB)、高密度內連線、矽基底、有機基底、陶瓷基底、介電基底、層壓基板、另一半導體封裝或類似的基底。

雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

100‧‧‧封裝

102‧‧‧第二積體電路晶粒

104‧‧‧第二基底

106‧‧‧第一積體電路晶粒

108‧‧‧第一基底

110‧‧‧第一組導電連接器

112‧‧‧第一組導電特徵

114‧‧‧密封劑

116‧‧‧第二組導電特徵

118‧‧‧第三組導電特徵

120‧‧‧第二組導電連接器

230‧‧‧助焊劑

232‧‧‧第三組導電連接器

340‧‧‧模塑料

336、542‧‧‧磁場

W‧‧‧連接器中間區的寬度

H‧‧‧連接器的高度

第1至5圖顯示形成一實施例的各中間階段之剖面示意圖。