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TW201327815A - 高電子遷移率電晶體及其製造方法 - Google Patents

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TW201327815A
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姚福偉
游承儒
陳柏智
黃敬源
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台灣積體電路製造股份有限公司
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Abstract

一種高電子遷移率電晶體，包括：第一III-V族化合物層；第二III-V族化合物層，設置於該第一III-V族化合物層上，具有不同於第一III-V族化合物層之組成，其於第一III-V族化合物層與第二III-V族化合物層之間形成有載子通道；源極構件與汲極構件，設置於第二III-V族化合物層上，源極構件與汲極構件分別包括至少部分地埋設於第二III-V族化合物層內之對應之金屬間化合物，其中每一金屬間化合物不含金但包括鋁、鈦或銅；P型膜層，設置於源極構件與汲極構件間之第二III-V族化合物層上；閘電極，設置於P型膜層上；以及空乏區，設置於載子通道內並位於閘電極之下方。

Description

高電子遷移率電晶體及其製造方法
本發明係關於一種半導體結構，且特別是關於一種高電子遷移率電晶體(high electron mobility transistor，HEMT)及其製造方法。
於半導體技術中，基於其特性，便使用了III-V族半導體化合物(Group III-GroupIV semiconductor compound)以形成多種積體電路裝置，例如高功率場效電晶體(high power field-effect transistors)、高頻電晶體(high efficiency transistors)或高電子遷移率電晶體(high electron mobility transistors，HEMT)。高電子遷移率電晶體為一種場效應電晶體，其採用介於不同能隙的兩種材料之間之一接面(即異質接面，heterojunction)做為通道(channel)，而非如金氧半導體場校電晶體(MOSFETs)所通常採用一摻雜區做為通道。相較於金氧半導體場效電晶體，高電子遷移率電晶體具有包括如高電子遷移率以及高頻下傳輸訊號能力等數個吸引力特點。
就應用觀點而言，增強型高電子遷移率電晶體(enhancement-mode HEMT，E-mode HEMT)具有許多優點。增強型高電子遷移率電晶體可消除負極性電壓供應(negative-polarity voltage supply)，且因此降低電路複雜與成本。無論前述之吸引力特性，於發展III-V族半導體化合物基元件仍存在有眾多挑戰。目前已發展出了III-V族半導體化合物之形態與材料有關之多種技術，以嘗試並更改善 電晶體元件的表現。
本發明之目的之一在於提供一種高電子遷移率電晶體，包括：一第一III-V族化合物層；一第二III-V族化合物層，設置於該第一III-V族化合物層之上，具有不同於該第一III-V族化合物層之組成，其於該第一III-V族化合物層與該第二III-V族化合物層之間形成有一載子通道；一源極構件與一汲極構件，設置於該第二III-V族化合物層之上，該源極構件與該汲極構件分別包括至少部分地埋設於該第二III-V族化合物層內之對應之一金屬間化合物，其中每一金屬間化合物不含金但包括鋁、鈦或銅；一P型膜層，設置於該源極構件與該汲極構件間之該第二III-V族化合物層之上；一閘電極，設置於該P型膜層之上；以及一空乏區，設置於該載子通道內並位於該閘電極之下方。
本發明之另一目的提供有一種高電子遷移率電晶體，包括：一氮化鎵層，設置於一基板之上；一氮化鋁層，設置於該氮化鎵層之上；一源極構件與一汲極構件，設置於該氮化鋁層之上，該源極構件與該汲極構件分別包括一對應之金屬間化合物，其中每一金屬間化合物具有一非平坦頂面並至少部分地埋設於該氮化鋁層之內；一P型膜層之一部，設置於該氮化鋁層之上；以及一閘電極，設置於該P型膜層之該部之上。
本發明亦提供了一種高電子遷移率電晶體之製造方 法，包括：磊晶成長一第二III-V族半導體化合物層於一第一III-V族半導體化合物層之上，其中於該第一III-V族半導體化合物層與該第二III-V族半導體化合物層之間設置有一載子通道；形成分隔之兩金屬構件，並設置該些金屬構件於該第二III-V族半導體化合物層之上，其中每一金屬構件不具有金且包括鋁、鈦或銅；回火該些金屬構件以形成對應之金屬間化合物；沉積一P型膜層於介於該些金屬間化合物之間之該第二III-V族化合物層之一部上；以及形成一閘電極於該P型膜層之該部之上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
於基板上可藉由位於晶片區域之間的切割道以標示出複數個半導體晶片區域。基板會經過如清潔、層疊、圖案化、蝕刻與摻雜等多個步驟以形成積體電路。上述”基板”之描述通常係指其上形成有多個膜層與元件結構之塊狀基板。於部份實施例中，塊狀基板可包括矽或如砷化鎵(GaAs)、磷化銦(InP)、矽/鍺(Si/Ge)或碳化矽(SiC)之化合物半導體。而上述膜層之範例則包括介電層、摻雜層、多晶矽層與導電層。上述元件結構之範例則包括電晶體、電阻及或電容，其可藉由一內連層而內部連結於與額外之積體電路。
第1圖為一剖面圖，顯示了本發明之一或多個實施例 之具有一高電子遷移率電晶體(HEMT)之一種半導體結構100。
請參照第1圖，繪示了具有一高電子遷移率電晶體之半導體結構100。半導體結構100包括一基板102。於本實施例中，基板102包括一矽基板。於部分實施例中，基板102包括碳化矽(SiC)基板或藍寶石(sapphire)基板。
半導體結構100亦包括形成於兩不同半導體材料層之間之一異質接面(heterojunction)，例如為於具有不同能隙(band gap)之材料膜層之間。舉例來說，半導體基板100包括一未經摻雜之窄能隙通道層(non-doped narrow channel layer)以及一寬能隙N型施體供應層(wide-band gap n-type donor-supply layer)。於至少一實施例中，半導體結構100包括形成於一基板102上之一第一III-V化合物層(或稱為一通道層)104，以及形成於通道層104上之一第二III-V化合物層(或稱為一施體供應層)106。通道層104與施體供應層106為由週期表內III-V族元素之化合物所組成。然而，通道層104與施體供應層係具有不同之組成。通道層104係為未經摻雜(undoped)的或非刻意摻雜(unintentionally doped)的。於本範例之半導體結構100中，通道層104包括了一氮化鎵層(GaN layer，亦稱為氮化鎵層104)。施體供應層106包括了一氮化鋁層(AlN layer，亦稱為氮化鋁層106)。氮化鎵層104與施體供應層106彼此實體接觸。於部分實施例中，通道層104包括砷化鎵層或磷化銦層。於部分實施例中，施體供應層106包括砷化鋁鎵層(AlGaAs layer)、氮化鋁鎵層(AlGaN layer)或磷化鋁銦層(AlInP layer)。
於氮化鋁層106與氮化鎵層104之間存在有能隙的不連續性(band gap discontinuity)。於氮化鋁層106內之電子由於壓電效應(piezoelectric effect)而墜入氮化鎵層104內，而於氮化鎵層104內產生了具有極高遷移導電電子之薄膜層108。此薄膜層108亦稱之為二維電子氣體(two-dimensional electron gas，2-DEG)，且形成了一載子通道(carrier channel，亦稱為載子通道108)。此二維電子氣體之薄膜層108係位於氮化鋁層106與氮化鎵層104之界面處。因此，由於氮化鎵層104係為未經摻雜或非刻意摻雜的，因此載子通道具有極高之電子遷移率，且電子可自由地移動而不會產生碰撞或具有與摻質之間大體減少之碰撞情形。
氮化鎵層104為未經過摻雜的。或者，氮化鎵層104係非刻意摻雜的，例如由於用於形成氮化鎵層104之一前驅物而輕度摻雜有N型摻質。於至少一實施例中，氮化鎵層104具有介於約0.5-10微米(microns)之一厚度。
氮化鋁層106為經刻意摻雜的。於至少一實施例中，氮化鋁層106具有約為2-20奈米之一厚度。相較於如砷化鋁鎵層、氮化鋁鎵層或磷化鋁銦層之其他施體供應層，氮化鋁層106與氮化鎵層104間較其他施體供應層與氮化鎵層104間具有較大之晶格不匹配(lattice mismatch)情形。因此，氮化鋁層106可使用一相對薄厚度以於載子通道108內製造出之如同其他施體供應層所能達成之相同之二維電子氣體濃度。較薄的氮化鋁層有助於使得後續形成之閘電 極可較接近載子通道108而改善閘極控制能力。此外，氮化鋁層可降低於載子通道108內之電子散射效應(electron scattering effect)而使得載子遷移率變高。
半導體結構100亦可包括設置於氮化鋁層106之頂面107上之一介電上蓋層110。介電上蓋層110更包括數個開口，此些開口露出了氮化鋁層106之一部，以用於形成閘電極以及源極構件/汲極構件之用。介電上蓋層110保護了下方之氮化鋁層106免於受到具有電漿之後續製程的毀損。
半導體結構100亦包括設置於第二III-V族化合物層106(例如氮化鋁層106)上且用於電性連結載子通道層108之一源極構件與一汲極構件。第二III-V族化合物層106具有介於源極構件與汲極構件之間之一大體平坦頂面。源極構件與汲極構件分別包括對應之一金屬間化合物(intermetallic compound)112。於至少一範例中，金屬間化合物112不具有金且包括鋁、鈦或銅。於至少一範例中，金屬間化合物112不具有金且包括氮化鋁(AlN)、氮化鈦(TiN)、鈦鋁合金(Al3Ti)或氮化鋁鈦(AlTi2N)。
於至少一實施例中，金屬間化合物112係形成於介電上蓋層110之開口內，其至少部分地埋設於氮化鋁層106之內並位於介電上蓋層110之一部之上。如此，金屬間化合物112具有非平坦頂面。金屬間化合物112具有一頂部寬度WT及一底部寬度WB。頂部寬度WT係寬於底部寬度WB。
於部分實施例中，金屬間化合物112係部分地埋入於 氮化鋁層106內且不會覆蓋介電上蓋層110之一部上。因此，頂部寬度WT大體相同於底部寬度WB。
於部分實施例中，金屬間化合物112至少埋入於氮化鋁層106內以及部分之氮化鎵層104之一頂部內。於部分實施例中，金屬間化合物112係由製造一圖案化金屬層於氮化鋁層106之凹口內而形成。接著，針對圖案化金屬層施行一熱回火程序使得金屬層、氮化鋁層106及氮化鎵層104反應圖以形成了金屬間化合物112。金屬間化合物112接觸了位於氮化鋁層106與氮化鎵層104之界面處之載子通道108。由於氮化鋁層106內凹口的形成，於金屬間化合物112內之金屬元素可更擴散進入氮化鋁層106與氮化鎵層104內。金屬間化合物112改善了電性連結且形成了於源極構件/汲極構件與載子通道108之間之歐姆接觸(ohmic contact)。
半導體結構100更包括位於第一III-V族化合物層104以及第二III-V族化合物層106內之數個隔離區116。此些隔離區116隔離了半導體結構100內之高載子遷移率電晶體與基板102內之其他元件。於至少一範例中，隔離區116包括了具有氧氣或氮氣之元素所摻雜之一摻雜區。
於介電上蓋層110與金屬間化合物112之頂面上設置有一保護層114。保護層114更包括對準於介電上蓋層110內之開口之一開口。位於保護層114內之開口與位於介電上蓋層110內之開口所形成之一結合開口露出了氮化鋁層106內之用於形成閘電極一部。保護層114覆蓋了源極構件與汲極構件，並保護了源極構件/汲極構件免於暴露於形 成隔離區116之一回火程序中。
半導體結構100更包括一P型膜層120。P型膜層120係沿著保護層140與介電上蓋層110內之結合開口之內部表面而設置，其位於氮化鋁層106之露出部之上且位於保護層114之一部之上。於部份實施例中，P型膜層120包括了氧化鎳(NiOx)、氧化鋅(ZnOx)、氧化鐵(FeOx)、氧化錫(SnOx)、銅鋁氧化物(CuAlO2)、銅鎵氧化物(CuGaO2)或銅鍶氧化物(SrCu2O2)，其中X約介於1-2。P型膜層120包括了點缺陷(point defects)，例如為具有錫材料與氧空缺(oxygen vacancies)之氧化鋅(ZnOx)。上述之點缺陷產生了電洞且誘導出P型膜層120之P型導電性。P型膜層120空乏了位於結合開口下方之載子通道108內之電子。於至少一範例中，P型膜層120具有介於約3-30奈米之一厚度。當其厚度少於3奈米時，P型膜層並不會空乏載子通道108。故較難產生增強型(enhanced-mode)高電子遷移率電晶體。而當P型膜層之厚度大於30奈米時，即使於操作時施加高正閘極電壓時，載子通道108可能完全地空乏(completed depleted)。故很難開啟上述高電子遷移率電晶體之載子通道108。
於一實施例中，P型膜層更包括數個摻質以降低於P型膜層120內之電洞密度至介於約1017-1019/每立方公分。此些摻質增加了P型膜層120朝向P型導電性且更空乏了載子通道108內之電子。於部份範例中，此些摻質包括了磷、五氧化二磷(P2O5)、砷或砷化鋅(Zn3As2)。
半導體基板100亦包括設置源極構件與汲極構件之間 且位於氮化鋁層106上方之結合開口內之一閘電極124。閘電極124包括了用於電性偏壓及電性耦接載子通道108之一導電材料層。於不同實施例中，導電材料層包括一耐火金屬或其化合物，例如鈦(Ti)、氮化鈦(TiN)、鎢化鈦(TiW)、氮鎢化鈦(TiWN)、鎢(W)或氮化鎢(WN)。於至少另一實施例中，導電材料層包括鎳、金或銅。而至少於一範例中，閘電極124係設置於位於氮化鋁層106上之結合開口內之P型膜層120之上。並移除了未為閘電極124所覆蓋之P型膜層120以避免空乏了閘電極124區域以外之載子通道108內之電子。P型膜層120與閘電極124之邊緣係大體對準。
P型膜層120亦做為半導體結構100之一閘絕緣物(gate insulator)之用。出現於閘電極124與施體供應層106之間之P型膜層120形成了一金屬絕緣半導體高電子遷移率電晶體(metal insulator semiconductor HEMT，MIS-HEMT)。於此金屬絕緣半導體高電子遷移率電晶體操作時，電子流入於介於源極構件與汲極構件之間的載子通道108。於部份實施例中，電子朝向閘電極124注入。P型膜層120提供了一較高阻障高度，以避免電子穿透P型膜層120而抵達閘電極124。因此，P型膜層124提供了用於避免半導體結構100內之高電子遷移率電晶體之閘極漏電流之隔離情形。
半導體結構100亦包括位於保護層114與介電上蓋層110之結合開口下方之載子通道108內之一空乏區122。由於空乏區122之因素，載子通道108變為常關 (normally-off)。於如第1圖所示之實施例中，可施加正閘極電壓以開啟此高電子遷移率電晶體之載子通道108。於如第1圖所示實施例中，此高電子遷移率電晶體亦可稱為一增強型高電子遷移率電晶體(enhanced-mode HEMT)，其係相反於一空乏型高電子遷移率電晶體(depletion-mode HEMT)。空乏型高電子遷移率電晶體具有一常開(normally-on)之載子通道，且可施加一負閘極電壓以關閉載子通道。
於前述實施例中，閘電極128、源極構件/汲極構件以及位於氮化鎵層104內之載子通道108形成了一電晶體。當施加一電壓於閘堆疊物時，便可以調節電晶體之元件電流。
第2圖為沿著具有直接位於一氮化鎵(GaN)層上之一氮化鋁(AlN)層之比較用之一高電子遷移率電晶體之一能隙圖(band gap diagram)。位於氮化鋁層與氮化鎵層之界面121處之導帶(conductance band)EC係低於費米能階(Fermi level)Ef。於界面121處出現有二維高電子氣體(2-DEG)之薄膜層，因此可形成一常開通道(normally-on channel)。此習知之高電子遷移率電晶體為一空乏型高電子遷移率電晶體(depletion-mode HEMT)。
第2B圖為沿著如第1圖所示之半導體結構100之高電子遷移率電晶體之一能隙圖。於至少半導體結構100之高電子遷移率電晶體之一範例中，氮化鋁層係為於氮化鎵層之上，而一P型膜層係直接位於氮化鋁層之頂面上。相較於上述比較用之高電子遷移率電晶體，由於P型膜層的存 在，便可提升位於氮化鋁層與氮化鎵層之界面123處之導帶EC。位於氮化鋁層與氮化鎵層之界面123處之導帶EC可高於費米能階Ef。於界面123處出現有二維高電子氣體之薄膜層便可形成一常關通道(normally-off channel)。可施加一正電壓以開啟此增強型高電子遷移率電晶體(enhanced-mode HEMT)之載子通道。
第3圖為一流程圖，顯示了依據本發明之一實施例之之形成具有一高電子遷移率電晶體之一種半導體結構之方法300。請參照第3圖，顯示了方法300之流程圖，於操作301中，提供一第一III-V族化合物層。第一III-V族化合物層係形成於基板上。接著，方法300繼續操作302，其於第一III-V族化合物層上磊晶成長一第二III-V族化合物層。方法300繼續操作303，其於第二III-V族化合物層上形成一源極構件與一汲極構件。方法300接著繼續操作304，其於介於源極構件與汲極構件間之第二III-V族化合物層之一部上沈積形成一P型膜層。方法300接著繼續操作305，其形成一閘電極於P型膜層上。可以理解的是可於第3圖所示之方法300之施行時、施行前或施行後加入額外程序。
第4-11圖為一系列剖面圖，顯示了依據本發明之一或多個實施例之具有一高電子遷移率電晶體之一種半導體結構100於如第3圖所示之製造方法300中之不同製造階段時。基於便於瞭解本發明之概念，此些圖式係經過了簡化。
請參照第4圖，顯示了於方法300中之操作301與302施行後之一半導體結構100之基板102之一部。於部份實 施例中，基板102包括一碳化矽基板、藍寶石基板、或一矽基板。於基板102之上形成一第一III-V族化合物層104，其亦稱為一通道層。於如第4-11圖所示之實施例中，第一III-V族化合物層104亦稱為一氮化鎵層(亦稱為氮化鎵層104)。於部份實施例中，氮化鎵層104藉由使用含鎵前驅物與含氮前驅物之金屬氧化氣相磊晶方式(metal organic vapor phase epitaxy，MOVPE)的磊晶成長而形成。含鎵前驅物包括了三甲基鎵(trimethylgallium)、三乙基鎵(triethygallium)或其他適當材料，含氮前驅物包括氨(NH3)、第三丁胺(tertiarybutylamine，TBAm)、苯胼(phenyl hydrazine)或其他適當材料。於如第4-11圖所示之實施例中，氮化鎵層104具有約介於0.5-10微米之一厚度。於其他實施例中，第一III-V族化合物層104可包括砷化鎵(GaAs)層或磷化銦(InP)層。
第二III-V族化合物層106，亦稱之為施體供應層，係成長於第一III-V族化合物層104之上。於第一III-V族化合物層104與第二III-V族化合物層106之間定義有一界面。具有二維電子氣體(2-DEG)之載子通道係位於第一III-V族化合物層104與第二III-V族化合物層106間之此界面處。於至少一實施例中，第二III-V族化合物層106係為一氮化鋁層(亦稱之為氮化鋁層106)。於如第4-11圖所示之實施例中，氮化鋁層106係藉由採用含鋁前驅物與含氮前驅物之金屬氧化氣相磊晶成長方式而磊晶成長於氮化鎵層104之上。含鋁前驅物包括了三甲基鋁(trimethylaluminum)、三乙基鋁(triethylalumnium)或其他適 當材料。含氮前驅物包括了氨(NH3)、第三丁胺(tertiarybutylamine，TBAm)、苯胼(phenyl hydrazine)或其他適當材料。於如第4-11圖所示實施例中，氮化鋁層106具有介於約2-20奈米之一厚度。於其他實施例中，第二III-V族化合物層106包括了砷化鋁鎵(AlGaAs)層、氮化鋁鎵(AlGaN)層或磷化鋁銦(AlInP)層。
於施行操作301與302之後，於第二III-V族化合物層106之一頂面107上沈積一介電上蓋層110。介電上蓋層110具有一厚度約介於100-5000埃。於部份實施例中，介電上蓋層110包括了二氧化矽(SiO2)或氮化矽(Si3N4)。於至少一實施例中，介電上蓋層110為氮化矽且藉由使用矽甲烷與氨氣但不採用電漿之一低壓化學氣相沈積方法的施行所形成。其操作溫度約介於650-800℃。其操作壓力約介於0.1-1托爾(Torr)。介電上蓋層110保護了位於下方之第二III-V族化合物層免於受到後續製程中之電漿的毀損。接著，於介電上蓋層110內藉由微影與蝕刻製程形成兩開口109，以分別露出第二III-V族化合物層106之一部。
請回到第3圖，方法300接著進行操作303。第5-6圖繪示了用於形成源極構件與汲極構件之製造階段之剖面圖。
請參照第5圖，於介電上蓋層110之上形成一金屬層，其填滿了開口109且接觸了第二III-V族化合物層106。於金屬層之一部上形成一阻劑層(未顯示)並顯影成為形成位於開口109上之一構件。藉由反應離子蝕刻移除未為阻劑層之構件所覆蓋之金屬層之一部，其向下蝕刻了金屬層之 露出部份至下方之介電上蓋層110。金屬構件111係由蝕刻製程所形成。於形成金屬構件111之後移除阻劑材料。介電上蓋層110保護了下方之第二III-V族化合物層106免於用於形成金屬構件111時之蝕刻製程的毀損。於上述蝕刻製程中，位於第二III-V族化合物層106下方之二維電子氣體之載子通道108內載子並不會受到影響。因而正向地影響了半導體結構100之電性表現。因此，便可增加整體封裝物之良率。
於部份實施例中，金屬構件111之金屬層包括了一或多個導電材料。於至少一範例中，金屬層不具有金但包括了鈦(Ti)、氮化鈦(TiN)或鋁銅(AlCu)合金。於至少一範例中，金屬層包括了一底部之鈦/氮化鈦膜層以及覆蓋了底部之鈦/氮化鈦膜層之一鋁銅膜層，以及頂部之一鈦膜層以覆蓋鋁銅膜層。金屬層之形成方法包括了原子層沈積或物理氣相沈積等程序。於金屬構件111中沒有使用金材料，因而可消除於矽基板製程中應用金之污染疑慮，因此方法300可適用於應用矽基板之積體電路的產線中。
於至少一實施例中，金屬構件111係形成於開口109之內側表面之上以及於介電上蓋層110之頂面之一部上。於開口109內之金屬構件111與位於介電上蓋層110上之金屬構件111具有一歩階高度差。因此，金屬構件111具有一非平坦頂面。金屬構件111具有一頂部寬度WT與一底部寬度WB。頂部寬度WT寬於底部寬度WB。
於至少另一實施例中，金屬構件111係位於開口109內之氮化鋁層106之上且不會覆蓋介電上蓋層110之一 部。因此，頂部寬度WT便大體相同於底部寬度WB。
第6圖顯示了於針對半導體結構100之金屬構件111施行一熱回火製程後之一剖面圖。於部分實施例中，於金屬構件111施行熱回火製程後使得金屬構件111、第二III-V族化合物層106及/或第一III-V族化合物層104反應以形成一金屬間化合物112。金屬間化合物層112係做為源極構件/汲極構件之用，以有效電性連結於載子通道108。於至少一範例中，熱回火程序可使用快速熱回火(rapid thermal anneal)裝置與製程。熱回火程序係於約介於800-1100℃間之一回火溫度下施行。於至少一範例中，金屬間化合物112不具有金且包括了鋁、鈦與銅。於至少另一範例中，金屬間化合物112不具有金且包括了氮化鋁、氮化鈦、鈦鋁合金(Al3Ti)或氮化鋁鈦(AlTi2N)。
於至少一範例中，金屬層間化合物112至少部分埋設於氮化鋁層106之內且位於介電上蓋層110之頂面之一部上。於開口109內之金屬間化合物112與於介電上蓋層110上之金屬層間化合物112之間存在有步階高度差，因而使得金屬間化合物112具有非平坦表面。金屬層間化合物112具有一頂部寬度WT與一底部寬度WB。而頂部寬度WT寬於底部寬度WB。
於至少另一範例中，金屬間化合物112部分埋設於氮化鋁層106內但不會覆蓋介電上蓋層110之頂面的部分上。頂部寬度WT大體相同於底部寬度WB。
第7圖為半導體結構110於沉積一保護層114於介電上蓋層110與金屬間介電層112之頂面上後之一剖面圖。 於部分實施例中，保護層114包括了如二氧化矽與氮化矽之介電材料。於至少一範例中，保護層114為氮化矽且藉由一電漿加強型化學氣相沉積方法所形成。保護層114具有介於約100-700奈米之一厚度。
第8圖繪示了於半導體結構100之第一III-V族化合物層104與第二III-V族化合物層106之內形成隔離區116後之剖面圖。隔離區106隔離了半導體結構100內之高電子遷移率電晶體與基板102內之其他元件。於至少一範例中，隔離區116係由具有氧氣與氮氣之元素之一佈植製程所形成。保護層114覆蓋了源極構件與汲極構件，而避免了源極/汲極構件於於形成隔離結構116之佈植製程後暴露於一回火製程中。
第9圖繪示了半導體結構100於形成位於保護層114與介電上蓋層110內之一結合開口118後之圖式。於保護層114之頂面形成一圖案化罩幕層(未顯示)，並施行一蝕刻製程以移除保護層114與介電上蓋層110之一部。開口118露出了第二III-V族化合物層106之頂面107之一部。介於金屬間化合物112之間的第二III-V族化合物層106之露出部具有大體平坦頂面。開口118係設置於形成後續閘電極之一位置處。
請回到第3圖，方法300接著繼續操作304。第10圖繪示了沉積一P型膜層120於源極構件與汲極構件之間之第二III-V族化合物層106之一部上之一剖面圖。
P型膜層120係設置於保護層114之上，並沿著結合開口118之一內部界面設置並位於第二III-V族化合物層 106之露出部之上。P型膜層120亦設置於源極構件/汲極構件之上。P型構件120具有約介於3-30奈米之一厚度。於部分實施例中，P型膜層120包括了特定之金屬氧化物。適用於P型膜層120之金屬氧化物包括至少鎳、鋅、鐵、錫、銅、鋁、鎵、鍶中之一氧化物或其組合。於部份實施例中，P型膜層120包括了氧化鎳(NiOx)、氧化鋅(ZnOx)、氧化鐵(FeOx)、氧化錫(SnOx)、銅鋁氧化物(CuAlO2)、銅鎵氧化物(CuGaO2)或銅鍶氧化物(SrCu2O2)，而X約介於1-2。於至少一範例中，P型膜層120係為氧化鎳(NiOx)。鎳層係藉由採用一鎳靶材而濺鍍沉積。接著，施行氧化製程以轉化鎳層成為氧化鎳。於其他實施例中，P型膜層120係藉由一原子層沉積方法(ALD)或一電漿加強型化學氣相沉積法(PECVD)所形成。
P型膜層120包括了點缺陷，例如為具有錫材料與氧空缺(oxygen vacancies)之氧化鋅(ZnOx)。上述之點缺陷產生了電洞且誘導出P型膜層120之P型導電性。P型膜層提升了位於結合開口108之下之第一III-V族化合物層104與第二III-V族化合物層106之界面處(如界面123所示)之價帶EC至高於第一III-V族化合物層與第二III-V族化合物層之界面處之費米能階Ef之一程度。如此便空乏了位於結合開口108下方之載子通道108的電子。因此，便於載子通道108內產生了一空乏區122。於半導體結構100內之高電子遷移率電晶體因而自一空乏型高電子遷移率電晶體轉變成為一加強型高電子遷移率電晶體。載子通道108成為常關(normally-off)，且可施加正電壓以開啟此加強型高 電子遷移率電晶體之載子通道108。
於至少一實施例中，P型膜層120亦接受包括磷、五氧化二磷(P2O5)、砷或砷化鋅(Zn3As2)等摻質的處理。接著，施行一回火製程以於一氮氣環境下及介於600-900℃之一溫度下活化此些摻質。於P型膜層120內此些摻質造成了約為1017-1019/每立方公分之電洞密度。此些電洞增加了P型膜層120的P型導電性且更空乏於載子通道108內之空乏區122之電子。
請再參照第3圖，方法300繼續操作305。第11圖繪示了於P型膜層120之上形成一閘電極124之圖式。
於至少一範例中，閘電極層係沉積於P型膜層120之上並填滿了結合開口118。針對閘電極層施行微影與蝕刻製程以定義出介於源極構件與汲極構件間之閘電極124。移除未為閘電極124所覆蓋之P型膜層120以避免空乏位於位於閘電極124以外區域之載子通道108內之電子。P型膜層120與閘電極124之邊緣係大體對準。於不同實施例中，閘電極包括一耐火金屬或其化合物，例如鈦(Ti)、氮化鈦(TiN)、鎢化鈦(TiW)、氮鎢化鈦(TiWN)、鎢(W)或氮化鎢(WN)。藉由耐火金屬或其化合物的使用，方法300可施行於應用矽基板之積體電路之產線。便消除了於矽製造製程中起因於不適合材料之汙染疑慮。於至少另一範例中，閘電極包括了鎳、金或銅。
第12-14圖為一系列剖面圖，顯示了依據本發明之其實施例之如第3圖所示之具有一高電子遷移率電晶體之一種半導體結構之製造方法中於不同製造階段時之剖面情 形。特別地，關於第4-6圖所示之操作303則於第12-14圖內繪示為一不同實施例。
於第12圖中，透過適當微影與蝕刻製程以於介電上蓋層110內形成數個開口109，並露出第二III-V化合物層106之一頂面107之數個部份。接著，經由如反應性離子蝕刻之一適當製程以蝕刻為開口109所露出之第二III-V化合物層106之露出部，以於III-V化合物層106內(或稱為氮化鋁層106)之開口109內形成一凹口。於至少一實施例中，氮化鋁層106係經由如氯氣環境下之電漿製程所蝕刻。於至少另一實施例中，氮化鋁層106係經由一氬氣濺鍍製程所移除。於至少一範例中，此凹口延伸有一深度D，其約為第二III-V化合物層106之一厚度之10-100%。於至少另一範例中，此凹口更延伸進入第一III-V化合物層104內(或稱氮化鎵層104)。於第二III-V化合物層106與第一III-V化合物層104內之凹口的深度約為第二III-V化合物層106厚度之100-190%。可以理解的是，針對第二III-V化合物層106施行之於電漿環境中之凹口蝕刻製程可於第二III-V化合物層106與第一III-V化合物層104內創造出了氮空缺(nitrogen vacancies)。此些氮空缺增加了載子，進而改善了元件之電性表現。
請參照第13圖，於介電上蓋層110之上沉積一金屬層，其沉積於開口109的內部表面與凹口之內，並接觸了凹口的底面。於金屬層上形成一阻劑層(未顯示)且經過顯影而形成了一構件於開口109之上。未為阻劑層之此構件所覆蓋之金屬層則藉由反應性離子蝕刻而移除，其自金屬 層之露出部向下蝕刻直至下方之介電上蓋層110。藉由此蝕刻製程形成了金屬構件111。於形成金屬構件111之後移除阻劑層。金屬構件111係至少部分埋設於位於第二III-V化合物層106與介電上蓋層110內之凹口之內。
請參照第14圖，於金屬構件111之上施行一熱回火製成，使得個金屬構件111、第二III-V化合物層106與第三III-V化合物層104反應形成一金屬間化合物112。較佳地，所形成之此凹口於凹口蝕刻製程之後降低了第二III-V化合物層106之剩餘厚度。於部分實施例中，於此回火製程所形成之金屬間化合物112之金屬元素更朝向第二III-V化合物層106與第一III-V化合物層104而擴散深入。於部分實施例中，金屬間化合物112改善了電性連結並形成了介於源極構件/汲極構件與載子通道108之間的歐姆接觸情形。
本發明之多個實施例係用於改善具有高電子遷移率電晶體之半導體結構的表現。舉例來說，於習知方法中，第二III-V化合物層106之一部係經過蝕刻以形成用於一增強型高電子遷移率電晶體之閘極之一凹口。而於蝕刻此凹口時，較難控制於相同基板102上之數個半導體晶片區域之間的蝕刻均勻度。於相同半導體晶片區域或相同基板102內之每一高電子遷移率電晶體之電性表現無法準確地控制。而於本發明中，位於第二III-V化合物層106上之P型膜層120空乏了位於一增強型高電子遷移率電晶體內之載子通道108內之電子。於相同基板102上之數個半導體晶片區域間之每一開口118內之P型膜層120係均勻地形 成。P型膜層120消除了習知方法中的缺點。P型膜層120亦扮演了一閘絕緣物以於半導體結構100之高電子遷移率電晶體內提供一較低閘漏電流。金屬間化合物112不具有金且包括了鋁、鈦或銅。由於金屬間化合物112內沒有使用金，由於消除了於矽晶圓製程內來自於金的汙染問題，方法300便可施行於應用矽基板之積體電路之製造產線。相較於源極構件/汲極構件具有金之高電子遷移率電晶體，依據本發明之高電子遷移率電晶體之具有較低之製造成本。由於III-V化合物製程與矽製程可於相同產線中施行，其亦增加了於產線中製作多種產品的彈性。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧第一III-V化合物層/通道層/氮化鎵層
106‧‧‧第二III-V化合物層/施體供應層/氮化鋁層
107‧‧‧頂面
108‧‧‧薄膜層/二維電子氣體/載子通道
109‧‧‧開口
110‧‧‧介電上蓋層
111‧‧‧金屬構件
112‧‧‧金屬間化合物
114‧‧‧保護層
116‧‧‧隔離區
118‧‧‧開口
120‧‧‧P型膜層
121‧‧‧界面
122‧‧‧空乏區
123‧‧‧界面
124‧‧‧閘電極
300‧‧‧方法
301、302、303、304、305‧‧‧操作
D‧‧‧深度
WT‧‧‧頂部寬度
WB‧‧‧底部寬度
EC‧‧‧導帶
Ef‧‧‧費米能階
第1圖為一剖面圖，顯示了依據本發明之一或多個實施例之具有一高電子遷移率電晶體(HEMT)之一種半導體結構；第2A圖顯示了沿著比較用之一種高電子遷移率電晶體之能隙圖；第2B圖顯示了沿著如第1圖所示之高電子遷移率電晶體之能隙圖；第3圖為一流程圖，顯示了依據本發明之一或多個實施例之具有一高電子遷移率電晶體之一種半導體結構之製造方法； 第4-11圖顯示了依據本發明之一或多個實施例之具有如第3圖所示之一高電子遷移率電晶體之一種半導體結構於不同製造階段時之剖面圖；以及第12-14圖顯示了依據本發明之一或多個實施例之具有如第3圖所示之一高電子遷移率電晶體之一種半導體結構於不同製造階段時之剖面圖。
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧第一III-V化合物層/通道層/氮化鎵層
106‧‧‧第二III-V化合物層/施體供應層/氮化鋁層
107‧‧‧頂面
108‧‧‧薄膜層/二維電子氣體/載子通道
110‧‧‧介電上蓋層
112‧‧‧金屬間化合物
114‧‧‧保護層
116‧‧‧隔離區
118‧‧‧開口
120‧‧‧P型膜層
122‧‧‧空乏區
124‧‧‧閘電極
WT‧‧‧頂部寬度
WB‧‧‧底部寬度

Claims (10)

  1. 一種高電子遷移率電晶體，包括：一第一III-V族化合物層；一第二III-V族化合物層，設置於該第一III-V族化合物層之上，具有不同於該第一III-V族化合物層之組成，其於該第一III-V族化合物層與該第二III-V族化合物層之間形成有一載子通道；一源極構件與一汲極構件，設置於該第二III-V族化合物層之上，該源極構件與該汲極構件分別包括至少部分地埋設於該第二III-V族化合物層內之對應之一金屬間化合物，其中每一金屬間化合物不含金但包括鋁、鈦或銅；一P型膜層，設置於該源極構件與該汲極構件間之該第二III-V族化合物層之上；一閘電極，設置於該P型膜層之上；以及一空乏區，設置於該載子通道內並位於該閘電極之下方。
  2. 如申請專利範圍第1項所述之高電子遷移率電晶體，其中每一金屬間化合物係埋設於該第二III-V族化合物層之內以及該第一III-V族化合物層之一頂部之內。
  3. 如申請專利範圍第1項所述之高電子遷移率電晶體，其中每一金屬間化合物具有一非平坦頂面。
  4. 如申請專利範圍第1項所述之高電子遷移率電晶體，其中該P型膜層係用於空乏該空乏區內之該載子通道。
  5. 如申請專利範圍第1項所述之高電子遷移率電晶體，其中該P型膜層係用於提升位於該第一III-V族化合物 層與該第二III-V族化合物層間之一界面之一導帶EC至高於該第一III-V族化合物層與該第二III-V族化合物層間之費米能階Ef之一程度。
  6. 如申請專利範圍第1項所述之高電子遷移率電晶體，其中該P型膜層包括至少一金屬氧化物並具有P型導電性。
  7. 一種高電子遷移率電晶體，包括：一氮化鎵層，設置於一基板之上；一氮化鋁層，設置於該氮化鎵層之上；一源極構件與一汲極構件，設置於該氮化鋁層之上，該源極構件與該汲極構件分別包括一對應之金屬間化合物，其中每一金屬間化合物具有一非平坦頂面並至少部分地埋設於該氮化鋁層之內；一P型膜層之一部，設置於該氮化鋁層之上；以及一閘電極，設置於該P型膜層之該部之上。
  8. 如申請專利範圍第7項所述之高電子遷移率電晶體，其中每一金屬間化合物不具有金且包括鋁、鈦或銅。
  9. 如申請專利範圍第7項所述之高電子遷移率電晶體，其中該P型膜層包括至少一金屬氧化物且具有P型導電性。
  10. 一種高電子遷移率電晶體之製造方法，包括：磊晶成長一第二III-V族半導體化合物層於一第一III-V族半導體化合物層之上，其中於該第一III-V族半導體化合物層與該第二III-V族半導體化合物層之間設置有一載子通道； 形成分隔之兩金屬構件，並設置該些金屬構件於該第二III-V族半導體化合物層之上，其中每一金屬構件不具有金且包括鋁、鈦或銅；回火該些金屬構件以形成對應之金屬間化合物；沉積一P型膜層於介於該些金屬間化合物之間之該第二III-V族化合物層之一部上；以及形成一閘電極於該P型膜層之該部之上。
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