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TW201327140A - 晶片保護電路 - Google Patents

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TW201327140A TW101100067A TW101100067A TW201327140A TW 201327140 A TW201327140 A TW 201327140A TW 101100067 A TW101100067 A TW 101100067A TW 101100067 A TW101100067 A TW 101100067A TW 201327140 A TW201327140 A TW 201327140A
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guo-yi Chen
Bo Tian
Yang Gao
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Hon Hai Prec Ind Co Ltd
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Abstract

一種晶片保護電路包括一PCH、一逆變電路、一BIOS腳座及一控制電路；PCH包括一第一引腳及一第二引腳，當一電腦處於關機狀態時，第一引腳輸出低電平訊號，第二引腳輸出高電平訊號；當電腦處於開啟至未完全啟動這一時間端內時，第一引腳輸出高電平訊號，第二引腳輸出高電平訊號；逆變電路用於接收第一引腳輸出的電平訊號，經過處理後輸出一逆變訊號；控制電路包括一觸發器及一第一單緩衝器，觸發器用於接收該第一引腳輸出的電平訊號與該逆變訊號，並輸出一控制訊號至該第一單緩衝器；第一緩衝器根據控制訊號輸出一處理訊號至BIOS腳座的寫保護引腳。

Description

晶片保護電路
本發明涉及一種晶片保護電路，特別涉及一種控制BIOS晶片寫入操作的晶片保護電路。
目前，電腦在啟動過程中都使用BIOS（Basic Input Output System，基本輸入輸出系統）來偵測或更新底層物理元件（如記憶體、硬碟等）的狀態資訊。習知的BIOS都具有一寫保護引腳，當寫保護引腳為高電平時，則表示該BIOS可以被寫入；當寫保護引腳為低電平時，則表示該BIOS處於禁止寫入狀態，如在電腦處於關機狀態時，該BIOS的寫保護引腳為高電平，即該BIOS進入寫入操作狀態；當電腦完成開機自檢後，即表示各底層物理元件均處於正常工作狀態，此時，該BIOS可自行配置其寫保護引腳的電平。然，在電腦進行開機自檢的過程中，該寫保護引腳為高電平狀態，此時，該BIOS處於可寫入狀態，若不小心對該BIOS進行寫入操作時，則可能導致該BIOS的損壞，進而導致電腦無法啟動。
鑒於以上內容，有必要提供一種在電腦開機自檢過程中對BIOS晶片進行保護的晶片保護電路。
一種晶片保護電路，包括：
一平臺控制中樞，包括一第一引腳及一第二引腳，當一電腦處於關機狀態下時，該第一引腳輸出低電平訊號，該第二引腳輸出高電平訊號；當電腦處於未完成開機自檢時，該第一引腳輸出高電平訊號，該第二引腳輸出高電平訊號；
一逆變電路，用於接收該第一引腳輸出的電平訊號，經過處理後輸出一與第一引腳輸出的電平訊號相反的逆變訊號；
一BIOS腳座，用於插接一BIOS晶片，該BIOS腳座包括一寫保護引腳；以及
一控制電路，包括一觸發器及一第一單緩衝器，該觸發器用於接收該第一引腳輸出的電平訊號與該逆變訊號，並輸出一控制訊號至該第一單緩衝器，該第一單緩衝器用於接收該平臺控制中樞第二引腳輸出的電平訊號，並根據該控制訊號輸出一處理訊號至該BIOS腳座的寫保護引腳；
其中當該第一引腳輸出低電平訊號，且第二引腳輸出高電平訊號時，該逆變電路輸出高電平的逆變訊號，該第一單緩衝器輸出高電平的處理訊號，以使得該BIOS晶片進入寫操作狀態；當該第一引腳輸出高電平訊號，且該平臺控制中樞的第二引腳輸出高電平訊號時，該逆變電路輸出低電平的逆變訊號，第一單緩衝器輸出低電平的處理訊號，以使得該BIOS晶片進入禁止寫入狀態。
上述晶片保護電路透過該控制電路來根據計算機工作的不同階段來輸出相應的處理訊號至該BIOS腳座的寫保護引腳，如此當電腦未完成開機自檢時，該控制電路輸出低電平的處理訊號，使得BIOS進入禁止寫入狀態，避免了在該階段由於不小心對BIOS進行寫操作而導致BIOS損壞的可能。
請參考圖1，本發明晶片保護電路的較佳實施方式包括一PCH（Platform Controller Hub，平臺控制中樞）10、一緩衝電路20、一逆變電路30、一控制電路40及一用於插接一BIOS晶片的BIOS腳座50。
請參考圖2，該PCH 10包括一通用輸入輸出引腳GPIO1及GPIO2，該通用輸入輸出引腳GPIO1透過一電阻R1連接於一第一電源P3V3。該第一電源P3V3在電腦開機狀態下輸出電壓；在電腦關機狀態下，該第一電源P3V3則無電壓輸出。即該通用輸入輸出引腳GPIO1在電腦開機狀態下輸出高電平訊號，在電腦關機狀態下輸出低電平訊號。該通用輸入輸出引腳GPIO2在電腦未成功啟動之前則一直輸出高電平訊號。
該緩衝電路20包括一電阻R2、一電阻R3、一場效應電晶體Q1及一場效應電晶體Q2。該場效應電晶體Q1的閘極用於接收該通用輸入輸出引腳GPIO1輸出的電平訊號，源極接地，還與該場效應電晶體Q2的源極相連，該場效應電晶體Q1的汲極透過該電阻R2連接於一第二電源P3V3_AUX，還與該場效應電晶體Q2的閘極相連。其中，該第二電源P3V3_AUX在電腦關機或開機時都會輸出電壓。該場效應電晶體Q2的汲極透過該電阻R3連接於該第二電源P3V3_AUX。該緩衝電路20用於接收該通用輸入輸出引腳GPIO1輸出的電平訊號，經過緩衝之後，輸出與該通用輸入輸出引腳GPIO1電平一致的緩衝訊號。本實施方式中，該場效應電晶體Q1及Q2均為N溝道場效應電晶體。
請參考圖3，該逆變電路30包括一逆變器U1。該逆變器U1的輸入端8用於接收該緩衝電路20輸出的緩衝訊號，該逆變器U1的電源端14連接於該第二電源P3V3_AUX，接地端9接地，輸出端13用於輸出逆變訊號。如當該逆變器U1接收到高電平的緩衝訊號後，其輸出端13則輸出低電平的逆變訊號；當該逆變器U1接收到低電平的緩衝訊號後，其輸出端13則輸出高電平的逆變訊號。
該控制電路40包括一觸發器U2、一第一單緩衝器U3、一第二單緩衝器U4及一電阻R4。該觸發器U2包括一電源引腳VCC、一時鐘訊號引腳CLK、一預設引腳PRE、一清零引腳CLR、一接地引腳GND、一資料登錄引腳D及兩訊號輸出引腳Q11及Q12。該電源引腳VCC連接於該第二電源P3V3_AUX，時鐘訊號引腳CLK及資料登錄引腳D透過該電阻R4接地，訊號輸出引腳Q12懸空，接地引腳GND接地。該觸發器U2的預設引腳PRE用於接收該緩衝電路20輸出的緩衝訊號，清零引腳CLR用於接收該逆變電路30輸出的逆變訊號，該輸出引腳Q11用於輸出一控制訊號。當該預設引腳PRE接收到低電平的緩衝訊號，且該清零引腳CLR接收到高電平的逆變訊號時，該輸出引腳Q1則輸出高電平的控制訊號；當該預設引腳PRE接收到高電平的緩衝訊號，且該清零引腳CLR接收到低電平的逆變訊號時，該輸出引腳Q1則輸出低電平的控制訊號。
該第一單緩衝器U3及第二單緩衝器U4均包括一連接於該第二電源P3V3_AUX的電源引腳5、一用於接收該觸發器U2輸出的控制訊號的輸入引腳6、一連接於該PCH 10的通用輸入輸出引腳GPIO2的使能引腳17、一接地的接地引腳3及一輸出引腳4。當該通用輸入輸出引腳GPIO2輸出高電平訊號時，該第一單緩衝器U3導通，第二單緩衝器U4截止，即該第一單緩衝器U3的輸出引腳4輸出與接收到控制訊號一致的處理訊號。當該通用輸入輸出引腳GPIO2輸出低電平訊號時，該第一單緩衝器U3截止，第二單緩衝器U4導通，即該第二單緩衝器U4的輸出引腳4輸出與接收到控制訊號一致的處理訊號。
請參考圖4，該BIOS腳座50包括16個引腳J1-J16，其中引腳J9為寫保護引腳，該寫保護引腳J9透過一電阻R6連接於該第二電源P3V3_AUX，還直接與該第一單緩衝器U3及第二單緩衝器U4的輸出引腳4相連。該BIOS腳座50的第一電源端J1透過一電阻R5連接於該第二電源P3V3_AUX，第二電源端J2直接連接至該第二電源P3V3_AUX。
當電腦處於關機狀態下時，該PCH 10的通用輸入輸出引腳GPIO1輸出低電平訊號，通用輸入輸出引腳GPIO2輸出高電平訊號。此時，該緩衝電路20的場效應電晶體Q1的閘極接收低電平訊號，使得該場效應電晶體Q1截止，該場效應電晶體Q2的閘極變為高電平，使得該場效應電晶體Q2導通，進而輸出低電平的緩衝訊號。當該逆變電路30接收到低電平的緩衝訊號時，該逆變器U1則輸出高電平的逆變訊號。此時，該控制電路40的觸發器U2的預設引腳PRE接收到低電平的緩衝訊號、清零引腳CLR接收到高電平的逆變訊號，從而使得該觸發器的輸出引腳Q11輸出高電平的控制訊號。此時，該第一單緩衝器U3接收來自該GPIO2引腳輸出的高電平的使能訊號後，該第一單緩衝器U3導通，使得該第一單緩衝器U3的輸出端4輸出與該控制訊號一致的高電平處理訊號，從而使得該BIOS腳座50的寫保護引腳J9接收到高電平的處理訊號。此時，則表示BIOS晶片可以被寫入。
當按下電腦的電源鍵後該電腦進行開機自檢這一時間段內，即電腦的開機自檢還未完成，為了避免該階段由於不小心對BIOS晶片進行寫操作而導致BIOS晶片損壞的可能，應使得BIOS晶片處於禁止寫入狀態。下面對本發明在該階段的工作原理做詳細描述。
當電腦未完成開機自檢時，該PCH 10的通用輸入輸出引腳GPIO1輸出高電平訊號，該通用輸入輸出引腳GPIO2也輸出高電平訊號。此時，該緩衝電路20中的場效應電晶體Q1導通，該場效應電晶體Q1的汲極變為低電平，該場效應電晶體Q2截止，該緩衝電路20則輸出該第二電源P3V3_AUX的電壓，即輸出高電平的緩衝訊號。當該逆變電路30接收到高電平的緩衝訊號後即輸出低電平的逆變訊號，此時，該控制電路40的觸發器U2的預設引腳PRE接收到高電平的緩衝訊號、清零引腳CLR接收到低電平的逆變訊號，使得該觸發器U2的輸出引腳Q11輸出低電平的控制訊號至該第一單緩衝器U3及第二單緩衝器U4。由於該GPIO2引腳輸出高電平訊號，此時，該第一單緩衝器U3導通，第二單緩衝器U4截止。該第一單緩衝器U3則輸出低電平的處理訊號至該BIOS腳座50的寫保護引腳J9，因該寫保護引腳J9接收到低電平訊號，即表示BIOS晶片已處於禁止寫入狀態，從而達到了使得BIOS晶片在該階段下處於禁止寫入狀態的目的。
根據BIOS的工作原理可知，當電腦完成開機自檢過程，BIOS還可對該通用輸入輸出引腳GPIO1及GPIO2進行配置。在該階段內，BIOS則設置該通用輸入輸出引腳GPIO2輸出低電平訊號。當該通用輸入輸出引腳GPIO2輸出低電平訊號時，該第二單緩衝器U4處於導通狀態，此時，該BIOS腳座50的寫保護引腳J9接收到的處理訊號則由該通用輸入輸出引腳GPIO1來進行控制，即當BIOS設置該通用輸入輸出引腳GPIO1輸出高電平訊號時，根據上面的描述可知，此時該第二單緩衝器U4的輸出端4則輸出低電平的處理訊號，進而使得BIOS晶片進入禁止寫入狀態；當BIOS設置該通用輸入輸出引腳GPIO1輸出低電平訊號時，該第二單緩衝器U4的輸出端4則輸出高電平的處理訊號，如此使得BIOS晶片可進入寫入操作狀態下，進而使得在該階段內BIOS可自行對該BIOS腳座50的寫保護引腳J9進行自行配置。
由上述的描述可知，該場效應電晶體Q1及Q2在電路中均起到電子開關的作用。因此，其他實施方式中，該場效應電晶體Q1及Q2可採用其他類型的電晶體來代替。甚至其他的具有電子開關功能的電子元件均可。比如，使用應NPN型的晶體管來代替該場效應電晶體Q1及Q2，該NPN型晶體管基極、射極、集極分別相當於該場效應電晶體Q1及Q2的閘極、源極、汲極。
上述晶片保護電路透過該控制電路40來根據計算機工作的不同階段來輸出相應的處理訊號至該BIOS腳座50的寫保護引腳，如此當電腦未完成開機自檢時，該控制電路40輸出低電平的處理訊號，使得BIOS晶片進入禁止寫入狀態，避免了在該階段由於不小心對BIOS晶片進行寫操作而導致BIOS損壞的可能。
綜上所述，本發明確已符合發明專利的要件，爰依法提出專利申請。惟，以上所述者僅為本發明的較佳實施方式，本發明的範圍並不以上述實施方式為限，舉凡熟悉本案技藝的人士援依本發明的精神所作的等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10．．．PCH
20．．．緩衝電路
30．．．逆變電路
40．．．控制電路
50．．．BIOS腳座
R1-R6．．．電阻
Q1-Q2．．．場效應電晶體
U1．．．逆變器
U2．．．觸發器
U3．．．第一單緩衝器
U4．．．第二單緩衝器
P3V3．．．第一電源
P3V3_AUX．．．第二電源
圖1是本發明晶片保護電路的較佳實施方式的方框圖。
圖2是本發明晶片保護電路的緩衝電路的電路圖。
圖3是本發明晶片保護電路的逆變電路與控制電路的電路圖。
圖4是本發明晶片保護電路的BIOS腳座的引腳分佈圖。
10．．．PCH
20．．．緩衝電路
30．．．逆變電路
40．．．控制電路
50．．．BIOS腳座

Claims (8)

  1. 一種晶片保護電路，包括：
    一平臺控制中樞，包括一第一引腳及一第二引腳，當一電腦處於關機狀態下時，該第一引腳輸出低電平訊號，該第二引腳輸出高電平訊號；當電腦處於未完成開機自檢時，該第一引腳輸出高電平訊號，該第二引腳輸出高電平訊號；
    一逆變電路，用於接收該第一引腳輸出的電平訊號，經過處理後輸出一與第一引腳輸出的電平訊號相反的逆變訊號；
    一BIOS腳座，用於插接一BIOS晶片，該BIOS腳座包括一寫保護引腳；以及
    一控制電路，包括一觸發器及一第一單緩衝器，該觸發器用於接收該第一引腳輸出的電平訊號與該逆變訊號，並輸出一控制訊號至該第一單緩衝器，該第一單緩衝器用於接收該平臺控制中樞第二引腳輸出的電平訊號，並根據該控制訊號輸出一處理訊號至該BIOS腳座的寫保護引腳；
    其中當該第一引腳輸出低電平訊號，且第二引腳輸出高電平訊號時，該逆變電路輸出高電平的逆變訊號，該第一單緩衝器輸出高電平的處理訊號，以使得該BIOS晶片進入寫操作狀態；當該第一引腳輸出高電平訊號，且該平臺控制中樞的第二引腳輸出高電平訊號時，該逆變電路輸出低電平的逆變訊號，第一單緩衝器輸出低電平的處理訊號，以使得該BIOS晶片進入禁止寫入狀態。
  2. 如申請專利範圍第1項所述之晶片保護電路，還包括一緩衝電路，該緩衝電路連接於該平臺控制中樞的第一引腳，並輸出與該第一引腳輸出電平一致的緩衝訊號至該逆變電路及觸發器。
  3. 如申請專利範圍第1項所述之晶片保護電路，其中該控制電路還包括一第二單緩衝器，當電腦完成開機自檢時，該BIOS晶片控制該第二引腳輸出低電平訊號，使得該第二單緩衝器導通，該第二單緩衝器輸出與該觸發器輸出的控制訊號電平一致的處理訊號至該BIOS腳座的寫保護引腳。
  4. 如申請專利範圍第2項所述之晶片保護電路，其中該緩衝電路包括一第一電子開關、一第二電子開關、一第一電阻及一第二電阻，該第一電子開關的第一端連接於該平臺控制中樞的第一引腳，第二端接地，第三端透過該第一電阻連接於一電源，還連接於該第二電子開關的第一端，該第二電子開關的第二端與該第一電子開關的第二端相連，該第二電子開關的第三端透過該第二電阻連接該電源，還用於輸出緩衝訊號；當該第一電子開關的第一端為高電平時，該第一電子開關的第二端與第三端導通，該第二電子開關的第一端為低電平，該第二電子開關的第二端與第三端截止；當第一電子開關的第一端為低電平時，該第一電子開關的第二端與第三端截止，該第二電子開關的第一端為高電平，該第二電子開關的第二端與第三端導通。
  5. 如申請專利範圍第2項所述之晶片保護電路，其中該逆變電路包括一逆變器，該逆變器的第一端用於接收緩衝電路輸出的緩衝訊號，第二端接地，第三端連接於該電源，第四端輸出逆變訊號。
  6. 如申請專利範圍第1項所述之晶片保護電路，其中該觸發器的電源引腳連接於一電源，接地引腳接地，時鐘訊號引腳及資料登錄引腳透過一第三電阻接地，接地引腳接地，預設引腳用於接收該平臺控制中樞的第一引腳輸出的電平訊號，清零引腳用於接收該逆變電路輸出的逆變訊號，第一輸出引腳懸空，第二輸出引腳用於根據該平臺控制中樞的第一引腳輸出的電平訊號與該逆變訊號輸出對應的控制訊號；當該平臺控制中樞的第一引腳輸出高電平訊號，且第二引腳輸出高電平訊號時，該觸發器的第二輸出引腳輸出低電平的控制訊號；當該平臺控制中樞的第一引腳輸出低電平訊號，且第二引腳輸出高電平訊號時，該觸發器的第二輸出引腳輸出高電平的控制訊號。
  7. 如申請專利範圍第4項所述之晶片保護電路，其中該第一電子開關為一N溝道場效應電晶體或一NPN型晶體管，當該第一電子開關為N溝道場效應電晶體時，該第一電子開關的第一端、第二端及第三端分別為N溝道場效應電晶體的閘極、汲極及源極；當該第一電子開關為NPN晶體管時，該第一電子開關的第一端、第二端及第三端分別為NPN晶體管的基極、集極及射極。
  8. 如申請專利範圍第4項所述之晶片保護電路，其中該第二電子開關的為一N溝道場效應電晶體或一NPN晶體管，當該第二電子開關為N溝道場效應電晶體時，該第二電子開關的第一端、第二端及第三端分別為N溝道場效應電晶體的閘極、汲極及源極；當該第二電子開關為NPN晶體管時，該第二電子開關的第一端、第二端及第三端分別為NPN晶體管的基極、集極及射極。
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