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TW201303884A - 記憶體輸出電路 - Google Patents

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TW201303884A
TW201303884A TW101124170A TW101124170A TW201303884A TW 201303884 A TW201303884 A TW 201303884A TW 101124170 A TW101124170 A TW 101124170A TW 101124170 A TW101124170 A TW 101124170A TW 201303884 A TW201303884 A TW 201303884A
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Shih-Huang Huang
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Abstract

本發明提供一種記憶體輸出電路。於一實施例中，該記憶體輸出電路接收一記憶單元陣列所輸出的位元線資料及反位元線資料，包括一預充電電路、一前置放大器、以及一感測放大器。該預充電電路預充電一第一節點及一第一反節點，其中該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點。該前置放大器依據於該第一節點之一第一電壓及於該第一反節點之一第一反電壓分別於一第二節點及一第二反節點產生一第二電壓以及一第二反電壓。該感測放大器偵測於該第二節點之該第二電壓及於該第二反節點之該第二反電壓以分別於一第三節點及一第三反節點產生一第三電壓以及一第三反電壓。

Description

記憶體輸出電路
本發明係有關於記憶體，特別是有關於記憶體輸出電路。
第1圖為一習知記憶體電路100的至少一部分的區塊圖。記憶體電路100包括一記憶單元陣列120及一記憶體輸出電路110。記憶單元陣列120包括多個記憶單元121~12n。記憶單元121~12n為唯讀記憶體(read-only memory,ROM)單元且耦接於位元線(bit line)及反位元線(bit bar line)之間。每一記憶單元121~12n包括兩個NMOS電晶體且耦接至一字元線。舉例來說，記憶單元121耦接至字元線WL1並包括兩個NMOS電晶體121a與121b，而記憶單元122耦接至字元線WL2並包括兩個NMOS電晶體122a與122b。記憶單元121~12n的兩個NMOS電晶體之閘極均耦接至對應的字元線，而記憶單元121~12n的兩個NMOS電晶體之源極均耦接至地電壓GND。
每一記憶單元121~12n均儲存一資料位元，該資料位元之值可為「0」或「1」。記憶單元121~12n之一NMOS電晶體之汲極耦接至位元線BL或反位元線BLB。當記憶單元儲存之位元值為0，記憶單元之右方NMOS電晶體的汲極與反位元線BLB之間的連接在記憶單元被編程時被燒斷。舉例來說，當記憶單元122儲存之位元值為0，NMOS電晶體122a的汲極耦接至位元線BL，而NMOS電晶體 122b的汲極與反位元線BLB的耦接被切開。當記憶單元儲存之位元值為1，記憶單元之左方NMOS電晶體的汲極與位元線BL之間的連接在記憶單元被編程時被雷射光燒斷。舉例來說，當記憶單元121儲存之位元值為1，NMOS電晶體121b的汲極耦接至反位元線BLB，而NMOS電晶體121a的汲極與位元線BL的耦接被切開。
習知記憶輸出電路110包括一第一預充電電路102、一第二預充電電路106、以及Y解碼器104。於記憶單元陣列120的資料被輸出至位元線BL及反位元線BLB上之前，第一預充電信號PR觸發第一預充電電路102以充電位元線BL及反位元線BLB至一邏輯高電位。同樣的，於記憶單元陣列120的資料被輸出至位元線BL及反位元線BLB上之前，第二預充電信號PRB觸發第二預充電電路106以充電資料線DL及反資料線DLB至一邏輯高電位。
接著，自記憶單元陣列120的記憶單元121~12n中選取之一目標記憶單元被讀取。對應於目標記憶單元之字元線被選中以開啟該目標記憶單元之NMOS電晶體。若該目標記憶單元儲存位元值「0」，左側之NMOS電晶體將位元線BL耦接至地電位GND，將位元線BL之電壓降低至地電壓。若該目標記憶單元儲存位元值「1」，右側之NMOS電晶體將反位元線BLB耦接至地電位GND，將反位元線BLB之電壓降低至地電壓。選擇信號Y1接著被致能以啟動Y解碼器電路104的NMOS電晶體116與118。當選擇信號Y1被致能時，NMOS電晶體116與118分別耦接位元線BL與反位元線BLB至資料線DL及反資料線DLB。 目標記憶單元之資料值接著被輸出至資料線DL及反資料線DLB。
習知記憶輸出電路110，然而，有低運作速度的問題。為了將位元線BL與反位元線BLB與資料線DL及反資料線DLB相隔開，Y解碼器電路104的NMOS電晶體116及118有一高界限電壓VTH。由於NMOS電晶體116及118有一高界限電壓VTH，選擇信號Y1必須被提升到高電壓才能啟動NMOS電晶體116及118。因此，拉升選擇信號Y1到高電壓需要較多的時間，使記憶資料的輸出時間產生延遲，並降低記憶輸出電路100的運作速度。為了降低記憶電路的存取時間，需要具有快的運作速度之記憶輸出電路。
有鑑於此，本發明之目的在於提供一種記憶體輸出電路，以解決習知技術存在之問題。
本發明提供一種記憶體輸出電路。於一實施例中，該記憶體輸出電路接收一記憶單元陣列所輸出的位元線(bit line)資料及反位元線(bit bar line)資料，包括一預充電(pre-charge)電路、一前置放大器(pre-amplifier)、以及一感測放大器(sense amplifier)。該預充電電路預充電一第一節點及一第一反節點，其中該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點。該前置放大器依據於該第一節點之一第一電壓及於該第一反節點之一第一反電壓分別於一第二節點及一第二反節點產生一第二電壓以及一第二反電壓。該感測放大器偵測於該第二節點之 該第二電壓及於該第二反節點之該第二反電壓以分別於一第三節點及一第三反節點產生一第三電壓以及一第三反電壓。
本發明提供一種記憶體輸出電路。於一實施例中，該記憶體輸出電路接收一記憶單元陣列所輸出的位元線(bit line)資料及反位元線(bit bar line)資料，包括一預充電(pre-charge)電路、一源極隨耦器(source follower)、以及一半鎖存電路(half latch circuit)。該預充電(pre-charge)電路耦接於一第一電壓端、一第一節點、以及一第一反節點之間，預充電該第一節點及該第一反節點，其中該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點。該源極隨耦器(source follower)耦接於該第一節點、一第二節點、以及一第二反節點之間，接收於該第一節點之該第一電壓及於該第一反節點之該第一反電壓。該半鎖存電路(half latch circuit)耦接於該第一電壓端、該第二節點、以及該第二反節點之間，依據該第一電壓及該第一反電壓分別於該第二節點及該第二反節點產生該第二電壓以及該第二反電壓。
本發明的記憶體輸出電路減少輸出延遲，提高了輸出電路的運作速度。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
本發明提供一記憶體電路，包括一記憶單元陣列及一記憶體輸出電路。位元線(bit line)與反位元線(bit bar line)耦接於該記憶單元陣列及記憶體輸出電路之間。當記憶單元陣列被存取時，記憶單元陣列將被存取的儲存其中的資料輸出至位元線與反位元線，而記憶體輸出電路接著偵測位元線與反位元線的電壓以產生輸出電壓。記憶單元陣列包括耦接於位元線與反位元線之間的多個記憶單元。至少一記憶單元儲存一資料位元。記憶單元可為靜態隨機存取記憶體(static random access memory,SRAM)，唯讀記憶體(read only memory,ROM)，或其他種類的記憶單元。
第2A圖為依據本發明之靜態隨機存取記憶體(SRAM)之記憶單元200的電路圖。SRAM記憶單元200包括兩個PMOS電晶體212及214以及多個NMOS電晶體216~232。記憶單元200的核心電路包括PMOS電晶體212、214及NMOS電晶體216、218，並儲存一資料位元。PMOS電晶體212耦接於一第一電壓端(如VDD)與節點242之間，而PMOS電晶體214耦接於第一電壓端(如VDD)與節點244之間。NMOS電晶體216耦接於一第二電壓端(如GND)與節點242之間，而NMOS電晶體218耦接於第二電壓端(如GND)與節點244之間。PMOS電晶體212及NMOS電晶體216的閘極均耦接至節點244，而PMOS電晶體214及NMOS電晶體218的閘極均耦接至節點242。
當資料位元0被儲存至記憶單元200時，資料線DL具有一邏輯低電位，而反資料線DLB具有一邏輯高電位。寫入字元線WWL接著被致能以啟動NMOS電晶體222與 224，以分別將資料線DL及反資料線DLB耦接至節點242及244。節點242的電壓接著被降低到資料線DL的邏輯低電位，而節點244的電壓接著被提升到反資料線DLB的邏輯高電位。當資料位元1被儲存至記憶單元200時，資料線DL具有一邏輯高電位，而反資料線DLB具有一邏輯低電位。寫入字元線WWL接著被致能以啟動NMOS電晶體222與224，以分別將資料線DL及反資料線DLB耦接至節點242及244。節點242的電壓接著被提升到資料線DL的邏輯高電位，而節點244的電壓接著被降低到反資料線DLB的邏輯低電位。
當記憶單元200被讀取時，讀取字元線RWL被致能以啟動NMOS電晶體230與232。位元線BL因此耦接至NMOS電晶體226的汲極，而反位元線BLB因此耦接至NMOS電晶體228的汲極。若記憶單元200儲存資料位元「0」，則節點242具有邏輯低電位，而節點244具有邏輯高電位。NMOS電晶體226因此被啟動，而位於NMOS電晶體226之汲極的位元線BL被耦接至位於NMOS電晶體226之源極的第二電壓端GND，而位元線BL的電壓被降低至第二電壓端GND。相對的，NMOS電晶體228因此被關閉，而反位元線BLB的電壓未被降低。若記憶單元200儲存資料位元「1」，則節點242具有邏輯高電位，而節點244具有邏輯低電位。NMOS電晶體228因此被啟動，而位於NMOS電晶體228之汲極的反位元線BLB被耦接至位於NMOS電晶體228之源極的第二電壓端GND，而反位元線BLB的電壓被降低至第二電壓端GND。相對的，NMOS 電晶體226因此被關閉，而位元線BL的電壓未被降低。
第2B圖為依據本發明之唯讀記憶體(ROM)之記憶單元250之電路圖。唯讀記憶體之記憶單元250包括兩個NMOS電晶體262及264。NMOS電晶體262及264的源極均耦接至第二電壓端GND。NMOS電晶體262及264的閘極均耦接至字元線WL。當記憶單元250被讀取時，字元線WL被致能以啟動NMOS電晶體262及264。若記憶單元250儲存資料位元「0」，NMOS電晶體262的汲極被耦接至位元線BL，而NMOS電晶體264的汲極未被耦接至反位元線BLB。位於NMOS電晶體262之汲極的位元線BL因此被耦接至NMOS電晶體262之源極的第二電壓端GND，因此位元線BL的電壓被下拉至第二電壓端GND。相對的，反位元線BLB的電壓則不會下降。若記憶單元250儲存資料位元「1」，NMOS電晶體264的汲極被耦接至反位元線BLB，而NMOS電晶體262的汲極未被耦接至位元線BL。位於NMOS電晶體264之汲極的反位元線BLB因此被耦接至NMOS電晶體264之源極的第二電壓端GND，因此反位元線BLB的電壓被下拉至第二電壓端GND。相對的，位元線BL的電壓則不會下降。
第3圖為依據本發明之記憶體輸出電路300的電路圖。於一實施例中，記憶體輸出電路300包括預充電電路(pre-charge circuit)302、前置放大器(pre-amplifier)304、動態負載電路306、感測放大器(sense amplifier)308、以及輸出級電路310。記憶體輸出電路300有兩個輸入端NGDL與NGDLB分別耦接至位元線及反位元線以接收記憶單元陣列 所輸出的資料。本實施例中，於位元線及反位元線上的資料被傳輸至輸入端NGDL與NGDLB之前，預充電信號VPCB觸發預充電電路302以將第一節點NGDL及第一反節點NGDLB的電壓充電至一邏輯高電位。於其他實施例中，依據不同的記憶體輸出電路及/或記憶單元陣列的設計，預充電電路302將第一節點NGDL及第一反節點NGDLB的電壓充電至一邏輯低電位或其他電位。當位元線及反位元線的資料被傳送至第一節點NGDL及第一反節點NGDLB之後，前置放大器304放大第一節點NGDL及第一反節點NGDLB的電壓以於第二節點NGDLS產生一第二電壓並於第二反節點NGDLSB產生一第二反電壓。感測致能電壓VSAEI接著觸發感測放大器308以偵測第二節點NGDLS之第二電壓以及第二反節點NGDLSB之第二反電壓，以於第三節點NSSD產生一第三電壓並於第三反節點NSSDB產生一第三反電壓。輸出級電路310接著依據第三節點NSSD之第三電壓以及第三反節點NSSDB之第三反電壓於一輸出節點產生一輸出電壓DOUT。
記憶體輸出電路300有兩個控制信號VSAI及VSAEB。反相器IV4反轉控制信號VSAI以產生NAND閘ND0之第一輸入信號。反相器IV5與IV6能夠延遲控制信號VSAEB以產生NAND閘ND0之第二輸入信號。於此實施例中，於記憶單元陣列之資料被輸出至位元線及反位元線之前，NAND閘ND0之兩個輸入信號皆位於邏輯高電位，而NAND閘ND0可產生邏輯低電位之預充電信號VPCB。預充電信號VPCB可觸發預充電電路302將第一節點NGDL及第一反節點NGDLB充電至邏輯高電位。於其他實施例中，依 據不同的記憶體輸出電路及/或記憶單元陣列的設計，預充電信號VPCB可觸發預充電電路302將第一節點NGDL及第一反節點NGDLB充電至邏輯低電位或其他電位。於一實施例中，預充電電路302包括兩個PMOS電晶體P5及P6。PMOS電晶體P6耦接於第一電壓端VDD及第一節點NGDL之間，其閘極耦接至預充電信號VPCB。PMOS電晶體P5耦接於第一電壓端VDD及第一反節點NGDLB之間，其閘極耦接至預充電信號VPCB。
記憶體輸出電路300經由兩傳輸閘電晶體耦接至位元線及反位元線。第一傳輸閘電晶體耦接於位元線及第一節點NGDL之間，而第二傳輸閘電晶體耦接於反位元線及第一反節點NGDLB之間。當記憶單元陣列之一目標單元被讀取，該目標單元之資料位元被輸出至位元線及反位元線。若目標單元儲存一資料位元「0」，位元線的電壓下降到同地電位之第二電壓端GND。若目標單元儲存一資料位元「1」，反位元線的電壓下降到同地電位之第二電壓端GND。傳輸閘電晶體接著被啟動以分別耦接位元線及反位元線至第一節點NGDL及第一反節點NGDLB，而於第一節點NGDL產生第一電壓並於第一反節點NGDLB產生第一反電壓。當位元線及反位元線分別被耦接至第一節點NGDL及第一反節點NGDLB，預充電信號VPCB被失能以關閉預充電電路302的PMOS電晶體P5、P6以及前置放大器304的PMOS電晶體P8。若記憶單元儲存資料位元「0」，第一節點NGDL的第一電壓為邏輯低電位。若記憶單元儲存資料位元「1」，第一反節點NGDLB的第一電壓為邏輯低電位。
前置放大器304可接著放大第一節點NGDL的第一電壓以及第一反節點NGDLB的第一反電壓以於第二節點NGDLS的第二電壓以及第二反節點NGDLSB的第二反電壓。於一實施例中，前置放大器304包括源極隨耦器(source follower)、半鎖存電路、以及PMOS電晶體P8。源極隨耦器包括兩個NMOS電晶體N1及N2。NMOS電晶體N1耦接於第二節點NGDLS及第一節點NGDL之間，其閘極耦接至預充電信號VPCB。NMOS電晶體N2耦接於第二反節點NGDLSB及第一反節點NGDLB之間，其閘極也耦接至預充電信號VPCB。預充電信號VPCB可被失能以致能NMOS電晶體N1及N2以分別傳送第一節點NGDL及第一反節點NGDLB之電壓至第二節點NGDLS及第二反節點NGDLSB。若第一節點NGDL之第一電壓被下拉至邏輯低電位，NMOS電晶體N1將第二節點NGDLS之第二電壓亦下拉至邏輯低電位。若第一反節點NGDLB之第一反電壓被下拉至邏輯低電位，NMOS電晶體N2將第二反節點NGDLSB之第二反電壓亦下拉至邏輯低電位。當NAND閘ND0的輸出電壓VPCB觸發預充電電路302的預充電動作時，PMOS電晶體P8將NMOS電晶體N1的汲極耦接至NMOS電晶體N2的汲極。
前置放大器304之半鎖存電路包括兩個PMOS電晶體P0與P1。PMOS電晶體P0耦接於第一電壓端VDD與第二節點NGDLS之間，其閘極耦接至第二反節點NGDLSB。PMOS電晶體P1耦接於第一電壓端VDD與第二反節點NGDLSB之間，其閘極耦接至第二節點NGDLS。若第二節點NGDLS之第二電壓下降至邏輯低電壓，PMOS電晶體P1被啟動以將第 二反節點NGDLSB之第二反電壓提升至邏輯高電壓。若第二反節點NGDLSB之第二反電壓下降至邏輯低電壓，PMOS電晶體P0被啟動以將第二節點NGDLS之第二電壓提升至邏輯高電壓。
當第一節點NGDL的第一電壓大於PMOS電晶體P21的界限電壓時，動態負載電路306將第二節點NGDLS的電壓充電至邏輯高電壓。當第一反節點NGDLB的第一反電壓大於PMOS電晶體P24的界限電壓時，動態負載電路306將第二反節點NGDLSB的電壓充電至邏輯高電壓。於一實施例中，動態負載電路306包括兩個反相器IV3、IV7以及兩個PMOS電晶體P21、P24。反相器IV3耦接於第一節點NGDL以及PMOS電晶體P21之閘極之間。PMOS電晶體P21耦接於第一電壓端VDD與第二節點NGDLS之間。反相器IV7耦接於第一反節點NGDLB以及PMOS電晶體P24之閘極之間。PMOS電晶體P24耦接於第一電壓端VDD與第二反節點NGDLSB之間。若第一節點NGDL之第一電壓提升至邏輯高電位，反相器IV3反轉第一電壓以於PMOS電晶體P21之閘極產生邏輯低電壓，而PMOS電晶體P21被啟動以提升於第二節點NGDLS的第二電壓至邏輯高電壓。若第一反節點NGDLB之第一反電壓提升至邏輯高電位，反相器IV7反轉第一反電壓以於PMOS電晶體P24之閘極產生邏輯低電壓，而PMOS電晶體P24被啟動以提升於第二反節點NGDLSB的第二反電壓至邏輯高電壓。
感測放大器308可於第二節點NGDLS偵測第二電壓並於第二反節點NGDLSB偵測第二反電壓以於第三節點NSSD 產生第三電壓並於第三反節點NSSDB產生第三反電壓。感測致能信號VSAEI致能感測放大器308的感測動作。若第二節點NGDLS的第二電壓係位於邏輯低電壓且第二反節點NGDLSB的第二反電壓係位於邏輯高電壓，感測放大器308於第三節點NSSD產生邏輯低電壓之第三電壓並於第三反節點NSSDB產生邏輯高電壓之第三反電壓。若第二節點NGDLS的第二電壓係位於邏輯高電壓且第二反節點NGDLSB的第二反電壓係位於邏輯低電壓，感測放大器308於第三節點NSSD產生邏輯高電壓之第三電壓並於第三反節點NSSDB產生邏輯低電壓之第三反電壓。
於一實施例中，感測放大器308包括四個PMOS電晶體P12、P13、P14、P15以及三個NMOS電晶體N3、N4、N5。NMOS電晶體N5之閘極耦接至感測致能信號VSAEI，其源極耦接至第二電壓端GND。NMOS電晶體N4耦接於第三反節點NSSDB以及NMOS電晶體N5之汲極之間，其閘極耦接至第二節點NGDLS。NMOS電晶體N3耦接於第三節點NSSD以及NMOS電晶體N5之汲極之間，其閘極耦接至第二反節點NGDLSB。PMOS電晶體P12耦接於第一電壓端VDD以及第三反節點NSSDB之間，其閘極耦接至第三節點NSSD。PMOS電晶體P14耦接於第一電壓端VDD以及第三節點NSSD之間，其閘極耦接至第三反節點NSSDB。PMOS電晶體P15耦接於第一電壓端VDD以及第三反節點NSSDB之間，其閘極耦接至感測致能信號VSAEI。PMOS電晶體P13耦接於第一電壓端VDD以及第三節點NSSD之間，其閘極耦接至感測致能信號VSAEI。
當感測致能信號VSAEI被失能時，PMOS電晶體P13、P15被啟動以將第三節點NSSD及第三反節點NSSDB的電壓充電至邏輯高電壓。當感測致能信號VSAEI被致能時，PMOS電晶體P13、P15被關閉，NMOS電晶體N5被啟動以將NMOS電晶體N3、N4的源極電壓下拉至邏輯低電壓。當第二節點NGDLS之第二電壓係邏輯高電壓，NMOS電晶體N4被啟動以降低第三反節點NSSDB之第三反電壓至邏輯低電壓，且PMOS電晶體P14被啟動以提升第三節點NSSD之第三電壓至邏輯高電壓。當第二反節點NGDLSB之第二反電壓係邏輯高電壓，NMOS電晶體N3被啟動以降低第三節點NSSD之第三電壓至邏輯低電壓，且PMOS電晶體P12被啟動以提升第三反節點NSSDB之第三反電壓至邏輯高電壓。
輸出級電路310依據第三節點NSSD之第三電壓以及第三反節點NSSDB之第三反電壓產生一輸出電壓DOUT。於一實施例中，輸出級電路310包括三個反相器IV0、IV8、IV2、PMOS電晶體P16、以及NMOS電晶體N10。反相器IV0、IV8串聯於第三反節點NSSDB及PMOS電晶體P16之閘極之間。反相器IV2耦接於第三節點NSSD及NMOS電晶體N10之閘極之間。PMOS電晶體P16耦接於第一電壓端VDD及輸出節點之間。NM OS電晶體N10耦接於輸出節點及第二電壓端GND之間。當第三電壓於邏輯高電位而第三反電壓於邏輯低電位，PMOS電晶體P16被啟動以產生邏輯高電位之輸出電壓DOUT。當第三電壓於邏輯低電位而第三反電壓於邏輯高電位，NMOS電晶體N10被啟動以產生邏輯 低電位之輸出電壓DOUT。
第4圖為依據本發明之記憶輸出電路300電壓變化之第一實施例之示意圖。於記憶單元陣列之資料被存取之前，前置充電信號PCB係於邏輯低電壓以觸發前置充電電路302對第一節點NGDL及第一反節點NGDLB進行充電。記憶單元陣列的資料接著被輸出至位元線及反位元線。於位元線及反位元線分別被耦接至第一節點NGDL及第一反節點NGDLB之前，前置充電信號PCB被提升至邏輯高電壓以失能前置充電電路302。假設記憶單元陣列輸出值為「0」之一資料位元。位元線接著將第一節點NGDL的第一電壓GDL下拉至邏輯低電壓，而反位元線不將第一反節點NGDLB的第一反電壓GDLB下拉。前置放大器304及動態負載電路306接著共同合作以於第二節點NGDLS產生邏輯低電壓之第二電壓GDLS並於第二反節點NGDLSB產生邏輯高電壓之第二反電壓GDLSB。感測致能信號SAEI接著被上拉至邏輯高電壓，而感測放大器308接著於第三節點NSSD產生邏輯低電壓之第三電壓並於第三反節點NSSDB產生邏輯高電壓之第三反電壓。輸出級電路310接著於輸出節點產生邏輯低電壓之輸出電壓DOUT。
第5圖為依據本發明之記憶輸出電路300電壓變化之第二實施例之示意圖。於記憶單元陣列之資料被存取之前，前置充電信號PCB係於邏輯低電壓以觸發前置充電電路302對第一節點NGDL及第一反節點NGDLB進行充電。記憶單元陣列的資料接著被輸出至位元線及反位元線。於位元線及反位元線分別被耦接至第一節點NGDL及第一反節 點NGDLB之前，前置充電信號PCB被提升至邏輯高電壓以失能前置充電電路302。假設記憶單元陣列輸出值為「1」之一資料位元。反位元線接著將第一反節點NGDLB的第一反電壓GDLB下拉至邏輯低電壓，而位元線不將第一節點NGDL的第一電壓GDL下拉。前置放大器304及動態負載電路306接著共同合作以於第二節點NGDLS產生邏輯高電壓之第二電壓GDLS並於第二反節點NGDLSB產生邏輯低電壓之第二反電壓GDLSB。感測致能信號SAEI接著被上拉至邏輯高電壓，而感測放大器308接著於第三節點NSSD產生邏輯高電壓之第三電壓並於第三反節點NSSDB產生邏輯低電壓之第三反電壓。輸出級電路310接著於輸出節點產生邏輯高電壓之輸出電壓DOUT。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
120‧‧‧記憶單元陣列
121,122,12n‧‧‧記憶單元
121a,121b,122a,122b,12na,12nb‧‧‧NMOS電晶體
110‧‧‧記憶輸出電路
102‧‧‧第一預充電電路
104‧‧‧Y解碼器
106‧‧‧第二預充電電路
112,114,116,118‧‧‧NMOS電晶體
200‧‧‧靜態隨機存取記憶體(SRAM)之記憶單元
230,226,222,216,218,224,228,232‧‧‧NMOS電晶體
212,214‧‧‧PMOS電晶體
250‧‧‧唯讀記憶體(ROM)之記憶單元
262,264‧‧‧NMOS電晶體
300‧‧‧記憶體輸出電路
302‧‧‧預充電電路
304‧‧‧前置放大器
306‧‧‧動態負載電路
308‧‧‧感測放大器
310‧‧‧輸出級電路
IV1、IV5、IV6、IV4、IV0、IV2、IV8、IV3、IV7‧‧‧反 相器
ND0‧‧‧NAND閘
P0、P1、P2、P5、P6、P8、P21、P24、P15、P13、P12、P14‧‧‧PMOS電晶體
N1、N2、N3、N4、N5、N10‧‧‧NMOS電晶體
第1圖為一習知記憶體電路的至少一部分的區塊圖；第2A圖為依據本發明之靜態隨機存取記憶體(SRAM)之記憶單元的電路圖；第2B圖為依據本發明之唯讀記憶體(ROM)之記憶單元之電路圖；第3圖為依據本發明之記憶體輸出電路的電路圖；第4圖為依據本發明之記憶輸出電路之電壓變化第一 實施例之示意圖；第5圖為依據本發明之記憶輸出電路之電壓變化第二實施例之示意圖。
300‧‧‧記憶體輸出電路
302‧‧‧預充電電路
304‧‧‧前置放大器
306‧‧‧動態負載電路
308‧‧‧感測放大器
310‧‧‧輸出級電路
IV1、IV5、IV6、IV4、IV0、IV2、IV8、IV3、IV7‧‧‧反相器
ND0‧‧‧NAND閘
P0、P1、P2、P5、P6、P8、P21、P24、P15、P13、P12、P14‧‧‧PMOS電晶體
N1、N2、N3、N4、N5、N10‧‧‧NMOS電晶體

Claims (22)

  1. 一種記憶體輸出電路，接收一記憶單元陣列所輸出的位元線(bit line)資料及反位元線(bit bar line)資料，包括：一預充電(pre- charge)電路，預充電一第一節點及一第一反節點，其中該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點；一前置放大器(pre-amplifier)，依據於該第一節點之一第一電壓及於該第一反節點之一第一反電壓分別於一第二節點及一第二反節點產生一第二電壓以及一第二反電壓；以及一感測放大器(sense amplifier)，偵測於該第二節點之該第二電壓及於該第二反節點之該第二反電壓以分別於一第三節點及一第三反節點產生一第三電壓以及一第三反電壓。
  2. 如申請專利範圍第1項所述之記憶體輸出電路，其中於該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點之前，一輸出觸發電壓被設定為一邏輯低電壓；而當該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點之後，該輸出觸發電壓被提升為一邏輯高電壓。
  3. 如申請專利範圍第2項所述之記憶體輸出電路，其中該預充電電路包括：一第一PMOS電晶體，耦接於一第一電壓端與該第一節點之間，具有一閘極耦接至該輸出觸發電壓；以及一第二PMOS電晶體，耦接於該第一電壓端與該第一 反節點之間，具有一閘極耦接至該輸出觸發電壓。
  4. 如申請專利範圍第2項所述之記憶體輸出電路，其中該預充電電路包括：一源極隨耦器(source follower)，依據該輸出觸發電壓接收於該第一節點之該第一電壓及於該第一反節點之該第一反電壓；以及一半鎖存電路(half latch circuit)，依據該第一電壓及該第一反電壓分別於該第二節點及該第二反節點產生該第二電壓以及該第二反電壓。
  5. 如申請專利範圍第4項所述之記憶體輸出電路，其中該源極隨耦電路包括：一第一NMOS電晶體，耦接於該第一節點及該第二節點之間，具有一閘極偶接至該輸出觸發電壓；一第二NMOS電晶體，耦接於該第一反節點及該第二反節點之間，具有一閘極偶接至該輸出觸發電壓；以及一PMOS電晶體，耦接於該第二反節點及該第二節點之間，具有一閘極偶接至該輸出觸發電壓。
  6. 如申請專利範圍第4項所述之記憶體輸出電路，其中該半鎖存電路包括：一第一PMOS電晶體，耦接於一第一電壓端及該第二節點之間，具有一閘極偶接至該第二反節點；以及一第二PMOS電晶體，耦接於該第一電壓端及該第二反節點之間，具有一閘極偶接至該第二節點。
  7. 如申請專利範圍第1項所述之記憶體輸出電路，其中記憶輸出電路更包括一動態負載電路，當於該第一節點 之該第一電壓超過一界限電壓時，充電該第二節點至一邏輯高電壓；當於該第一反節點之該第一反電壓超過該界限電壓時，充電該第二反節點至該邏輯高電壓。
  8. 如申請專利範圍第7項所述之記憶體輸出電路，其中該動態負載電路包括：一第一PMOS電晶體，耦接於一第一電壓端及該第二節點之間，具有一閘極偶接至一第一反轉電壓；以及一第二PMOS電晶體，耦接於該第一電壓端及該第二反節點之間，具有一閘極偶接至一第二反轉電壓；其中該第一反轉電壓係由反轉該第一電壓而得，而該第二反轉電壓係由反轉該第一反電壓而得。
  9. 如申請專利範圍第1項所述之記憶體輸出電路，其中該感測放大器包括：一第一NMOS電晶體，具有一閘極耦接至一感測致能信號，以及具有一源極耦接至一第二電壓端；一第二NMOS電晶體，耦接於該第三反節點及該第一NMOS電晶體之汲極之間，具有一閘極耦接至該第二節點；一第三NMOS電晶體，耦接於該第三節點及該第一NMOS電晶體之汲極之間，具有一閘極耦接至該第二反節點；一第一PMOS電晶體，耦接於一第一電壓端及該第三反節點之間，具有一閘極耦接至該第三節點；一第二PMOS電晶體，耦接於該第一電壓端及該第三節點之間，具有一閘極耦接至該第三反節點；一第三PMOS電晶體，耦接於該第一電壓端及該第三 反節點之間，具有一閘極耦接至該感測致能信號；一第四PMOS電晶體，耦接於該第一電壓端及該第三節點之間，具有一閘極耦接至該感測致能信號。
  10. 如申請專利範圍第1項所述之記憶體輸出電路，其中該記憶輸出電路更包括一輸出級電路，依據於該第三節點之該第三電壓及於該第三反節點之該第三反電壓於一輸出節點產生一輸出電壓。
  11. 如申請專利範圍第10項所述之記憶體輸出電路，其中該輸出級電路包括：一第一反向器，具有一輸入端耦接至該第三反節點；一第二反向器，具有一輸入端耦接至該第一反向器之輸出端；一第三反向器，具有一輸入端耦接至該第三節點；一PMOS電晶體，耦接於一第一電壓端及該輸出節點之間，具有一閘極耦接至該第二反向器之輸出端；以及一NMOS電晶體，耦接於該輸出節點及一第二電壓端之間，具有一閘極耦接至該第三反向器之輸出端。
  12. 如申請專利範圍第1項所述之記憶體輸出電路，其中該記憶單元陣列輸出該位元線資料及該反位元線資料至一位元線及一反位元線，且該記憶體輸出電路包括：一第一傳輸閘電晶體，耦接於該位元線及該第一節點之間，耦接該位元線至該第一節點以傳輸該位元線資料至該第一節點；以及一第二傳輸閘電晶體，耦接於該反位元線及該第一反節點之間，耦接該反位元線至該第一反節點以傳輸該反位 元線資料至該第一反節點。
  13. 如申請專利範圍第1項所述之記憶體輸出電路，其中該記憶單元陣列包括耦接於一位元線及一反位元線之間的多個唯讀記憶體(read only memory,ROM)單元，且該等唯讀記憶體單元至少其中之一包括：一第一NMOS電晶體，具有一汲極耦接至一第二電壓端，以及一閘極耦接至一字元線；以及一第二NMOS電晶體，具有一汲極耦接至該第二電壓端，以及一閘極耦接至該字元線，其中當該第二NMOS電晶體之源極未耦接至該反位元線時該第一NMOS電晶體之源極耦接至該位元線，而當該第一NMOS電晶體之源極未耦接至該位元線時該第二NMOS電晶體之源極耦接至該反位元線。
  14. 如申請專利範圍第12項所述之記憶體輸出電路，其中該記憶單元陣列包括耦接於該位元線及該反位元線之間的多個靜態隨機存取記憶體(static random access memory,SRAM)單元，且該等靜態隨機存取記憶體單元至少其中之一包括：一第一PMOS電晶體，耦接於一第一電壓端及一第四節點之間，具有一閘極耦接至一第五節點；一第二PMOS電晶體，耦接於該第一電壓端及該第五節點之間，具有一閘極耦接至該第四節點；一第一NMOS電晶體，耦接於該第四節點及一第二電壓端之間，具有一閘極耦接至該第五節點；一第二NMOS電晶體，耦接於該第二電壓端及該第五 節點之間，具有一閘極耦接至該第四節點；一第三NMOS電晶體，具有一閘極耦接至該第五節點，以及一源極耦接至該第二電壓端；一第四NMOS電晶體，耦接於該第三NMOS電晶體之汲極及該位元線之間，具有一閘極耦接至一字元線；一第五NMOS電晶體，具有一閘極耦接至該第四節點，以及一源極耦接至該第二電壓端；以及一第六NMOS電晶體，耦接於該第五NMOS電晶體之汲極及該反位元線之間，具有一閘極耦接至該字元線。
  15. 一種記憶體輸出電路，接收一記憶單元陣列所輸出的位元線(bit line)資料及反位元線(bit bar line)資料，包括：一預充電(pre-charge)電路，耦接於一第一電壓端、一第一節點、以及一第一反節點之間，預充電該第一節點及該第一反節點，其中該位元線資料及該反位元線資料分別被輸出至該第一節點及該第一反節點；一源極隨耦器(source follower)，耦接於該第一節點、一第二節點、以及一第二反節點之間，接收於該第一節點之該第一電壓及於該第一反節點之該第一反電壓；以及一半鎖存電路(half latch circuit)，耦接於該第一電壓端、該第二節點、以及該第二反節點之間，依據該第一電壓及該第一反電壓分別於該第二節點及該第二反節點產生該第二電壓以及該第二反電壓。
  16. 如申請專利範圍第15項所述之記憶體輸出電路，其中該記憶體輸出電路更包括：一感測放大器(sense amplifier)，偵測於該第二節點之 該第二電壓及於該第二反節點之該第二反電壓以分別於一第三節點及一第三反節點產生一第三電壓以及一第三反電壓。
  17. 如申請專利範圍第15項所述之記憶體輸出電路，其中記憶輸出電路更包括：一動態負載電路，當於該第一節點之該第一電壓超過一界限電壓時，充電該第二節點至一邏輯高電壓；當於該第一反節點之該第一反電壓超過該界限電壓時，充電該第二反節點至該邏輯高電壓。
  18. 如申請專利範圍第15項所述之記憶體輸出電路，其中該預充電電路包括：一第一PMOS電晶體，耦接於該第一電壓端與該第一節點之間，具有一閘極耦接至該輸出觸發電壓；以及一第二PMOS電晶體，耦接於該第一電壓端與該第一反節點之間，具有一閘極耦接至該輸出觸發電壓。
  19. 如申請專利範圍第15項所述之記憶體輸出電路，其中該源極隨耦電路包括：一第一NMOS電晶體，耦接於該第一節點及該第二節點之間，具有一閘極偶接至該輸出觸發電壓；一第二NMOS電晶體，耦接於該第一反節點及該第二反節點之間，具有一閘極偶接至該輸出觸發電壓；以及一PMOS電晶體，耦接於該第二反節點及該第二節點之間，具有一閘極偶接至該輸出觸發電壓。
  20. 如申請專利範圍第15項所述之記憶體輸出電路，其中該半鎖存電路包括： 一第一PMOS電晶體，耦接於該第一電壓端及該第二節點之間，具有一閘極偶接至該第二反節點；以及一第二PMOS電晶體，耦接於該第一電壓端及該第二反節點之間，具有一閘極偶接至該第二節點。
  21. 如申請專利範圍第17項所述之記憶體輸出電路，其中該動態負載電路包括：一第一PMOS電晶體，耦接於該第一電壓端及該第二節點之間，具有一閘極偶接至一第一反轉電壓；以及一第二PMOS電晶體，耦接於該第一電壓端及該第二反節點之間，具有一閘極偶接至一第二反轉電壓；其中該第一反轉電壓係由反轉該第一電壓而得，而該第二反轉電壓係由反轉該第一反電壓而得。
  22. 如申請專利範圍第16項所述之記憶體輸出電路，其中該感測放大器包括：一第一NMOS電晶體，具有一閘極耦接至一感測致能信號，以及具有一源極耦接至一第二電壓端；一第二NMOS電晶體，耦接於該第三反節點及該第一NMOS電晶體之汲極之間，具有一閘極耦接至該第二節點；一第三NMOS電晶體，耦接於該第三節點及該第一NMOS電晶體之汲極之間，具有一閘極耦接至該第二反節點；一第一PMOS電晶體，耦接於一第一電壓端及該第三反節點之間，具有一閘極耦接至該第三節點；一第二PMOS電晶體，耦接於該第一電壓端及該第三節點之間，具有一閘極耦接至該第三反節點； 一第三PMOS電晶體，耦接於該第一電壓端及該第三反節點之間，具有一閘極耦接至該感測致能信號；一第四PMOS電晶體，耦接於該第一電壓端及該第三節點之間，具有一閘極耦接至該感測致能信號。
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