TW201301357A - 金屬閘極之製作方法 - Google Patents

Abstract

一種金屬閘極之製作方法，該方法首先提供一基底，該基底上形成有至少一半導體元件，且該半導體元件具有一導電型式。接下來於該半導體元件內形成一閘極溝渠，在形成閘極溝渠後，係於該閘極溝渠內形成一功函數金屬層，該功函數金屬層具有該導電型式以及一對應該導電型式之預設功函數。最後進行一離子佈植製程，調整該預設功函數至一目標功函數，且該目標功函數係對應該導電型式。

Description

金屬閘極之製作方法

本發明係有關於一種金屬閘極及其製作方法，尤指一種採用後閘極(gate last)製程之金屬閘極及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿燧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(high dielectric constant，以下簡稱為high-k)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配high-k閘極介電層的控制電極。

然而，即使利用high-k閘極介電層取代傳統二氧化矽或氮氧化矽介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能，例如能確保N型金氧半導體(n-type metal-oxide-semiconductor，nMOS)電晶體的金屬閘極具有4.1電子伏特(eV)左右的功函數，以及確保p型金氧半導體(p-type metal-oxide-semiconductor，pMOS)電晶體的金屬閘極具有5.1 eV左右的功函數，一直為半導體業者所欲解決的問題。

因此，本發明之一目的係在於提供一種金屬閘極之製作方法，可確保nMOS電晶體或pMOS電晶體之金屬閘極具有所需的功函數。

根據本發明所提供之申請專利範圍，係提供一種金屬閘極之製作方法，該製作方法首先提供一基底，該基底上形成有至少一半導體元件，且該半導體元件具有一導電型式。接下來於該半導體元件內形成一閘極溝渠，在形成閘極溝渠後，係於該閘極溝渠內形成一功函數金屬層，該功函數金屬層具有該導電型式以及一對應該導電型式之預設功函數。最後進行一離子佈植製程，調整該預設功函數至一目標功函數，且該目標功函數係對應該導電型式。

根據本發明所提中申請專利範圍，另提供一種金屬閘極之製作方法，該製作方法首先提供一基底，該基底上形成有至少一第一半導體元件與一第二半導體元件，該第一半導體元件具有一第一導電型式，該第二半導體元件具有第二導電型式，且該第一導電型式與該第二導電型式互補。接下來於該第一半導體元件與該第二半導體元件內分別形成一第一閘極溝渠與一第二閘極溝渠，隨後於該第一閘極溝渠內形成一第一功函數金屬層，該第一功函數金屬層具有該第一導電型式以及一對應該第一導電型式之第一預設功函數。在形成該第一功函數金屬層之後，係進行一第一離子佈植製程，調整該第一預設功函數至一第一目標功函數。之後，移除部分該第一功函數金屬層，以暴露出該第二閘極溝渠之底部。接下來於該第二閘極溝渠內形成一第二功函數金屬層，該第二功函數金屬層具有該第二導電型式以及一對應該第二導電型式之第二預設功函數。最後進行一第二離子佈植製程，調整該第二預設功函數至一第二目標功函數。

根據本發明所提供之金屬閘極之製作方法，係於p型半導體元件或n型半導體元件之閘極溝渠內形成一功函數金屬層，且此功函數金屬層本身係具有對應該導電型式的預設功函數。隨後藉由離子佈植製程將特定的離子佈植進入該功函數金屬層，以調整該功函數金屬層之預設功函數至一目標功函數。離子佈植製程後的該功函數金屬層係具有對應該導電型式，且符合該導電型式要求的目標功函數。換句話說，本發明所提供之金屬閘極之製作方法係可確保p型半導體元件或n型半導體元件之金屬閘極皆具有符合要求之功函數，更進一步確保具有金屬閘極之p型半導體元件或n型半導體元件之電性表現。

請參閱第1圖至第10圖，第1圖至第10圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI) 102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一導電型式係為P型；而第二導電型式係為N型，但熟習該項技藝之人士應知反之亦可。

請參閱第1圖。第一半導體元件110與第二半導體元件112各包含一閘極介電層104、一底部阻障層(bottom barrier layer)106與一虛置閘極(圖未示)如一多晶矽層。閘極介電層104可為一傳統二氧化矽層或一高介電常數閘極介電層或其組合；而底部阻障層106則包含氮化鈦(titanium nitride，TiN)，但不限於此。此外第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。另外，第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物134。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130/132等皆為該領域之人士所熟知，故於此皆不再贅述。

請繼續參閱第1圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的CESL 140與ILD層142，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極，隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極，而於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152。值得注意的是，本較佳實施例係可與先閘極介電層(high-k first)製程整合，此時閘極介電層104包含一高介電常數(high dielectric constant，high-k)閘極介電層，其可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層104係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。另外，在high-k閘極介電層104與基底100之間，係可設置於一介面層(interfacial layer)(圖未示)。而在形成第一閘極溝渠150與第二閘極溝渠152後，係可於第一閘極溝渠150與第二閘極溝渠152內的底部阻障層106上形成一蝕刻停止層(etch stop layer) 108，故蝕刻停止層108係暴露於第一閘極溝渠150與第二閘極溝渠152之底部。蝕刻停止層108可包含氮化鉭(tantalum nitride，TaN)，但不限於此。

另外請參閱第2圖，第2圖係為本較佳實施例之一變化型之示意圖。如第2圖所示，本變化型係採用後閘極介電層(high-k last)製程整合，因此閘極介電層104可先為一傳統的二氧化矽層。而在移除多晶矽層形成第一閘極溝渠150與第二閘極溝渠152之後，暴露於第一閘極溝渠150與第二閘極溝渠152底部的閘極介電層140可作為一介面層。隨後於基底100上形成一high-k閘極介電層104a，其可包含上述材料。且如第2圖所示，在第一閘極溝渠150與第二閘極溝渠152內的high-k閘極介電層104a係具有一U型形狀，覆蓋第一閘極溝渠150與第二閘極溝渠152之側壁與底部。在形成high-k閘極介電層104a後，亦可再於其上形成前述之蝕刻停止層108。

請參閱第3圖。在形成完第1圖或第2圖之實施例的蝕刻停止層108後，進行一化學氣相沈積(chemical vapor deposition，CVD)製程或一物理氣相沈積(physical vapor deposition，PVD)製程，於第一閘極溝渠150與第二閘極溝渠152內形成一第一功函數金屬層160。第一功函數金屬層160具有一預設功函數，且預設功函數係對應於第一半導體元件110的導電型式，即第一功函數金屬層160可為一具有p型導電型式的p型功函數金屬層，例如包含氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第一功函數金屬層160可為一單層結構或一複合層結構。

請繼續參閱第3圖。在形成第一功函數金屬層160之後，係進行一離子佈植製程162，用以植入鋁(aluminum，Al)、氮(nitrogen，N)、氯(chlorine，Cl)、氧(oxygen，O)、氟(fluorine，F)、或溴(bromine，Br)至第一功函數金屬層160，用以調整第一功函數金屬層160之預設功函數至一目標功函數。該目標功函數係介於4.9電子伏特(eV)與5.2 eV之間，且較佳為5.1 eV。

另外，離子佈植製程162亦可實施於形成第一功函數金屬層160之前。請參閱第4圖。第4圖係為本較佳實施例之另一變化型之示意圖。如第4圖所示，本變化型係於形成蝕刻停止層108之後與形成第一功函數金屬層160之前，先進行離子佈植製程162，用以將Al、N、Cl、O、F或Br植入蝕刻停止層108。而在離子佈植製程162之後，方於第一閘極溝渠150與第二閘極溝渠152內形成第一功函數金屬層160。

在進行離子佈植製程162以及形成第一功函數金屬層160等步驟之後，係進行一熱處理164，使蝕刻停止層108內的摻雜質進入第一功函數金屬層160，以調整第一功函數金屬層160之預設功函數調整至目標功函數。另外，熱處理164亦可包含氧氣的通入，用以參與第一功函數金屬層160之功函數調整。值得注意的是，熱處理164更可如第5圖所示，係於對第一功函數金屬層160進行離子佈植製程162後進行，更確保第一功函數160的功函數調整結果。然而，當離子佈植製程162已可調整第一功函數金屬層160的預設功函數至目標功函數時，亦可省略熱處理164。換句話說，當本較佳實施例所提供之離子佈植製程162已將第一功函數金屬層160之預設功函數調整至目標功函數時，本較佳實施例所提供之離子佈植製程162係可取代包含氧氣的熱處理164。

請參閱第6圖。接下來於基底100上形成一圖案化遮罩，例如一圖案化光阻層(圖未示)，但不限於此。圖案化遮罩係用以遮蓋第一半導體元件110，並暴露出第二半導體元件112處之第一功函數金屬層160。隨後利用一合適之蝕刻劑移除未被圖案化遮罩保護的第一功函數金屬層160，使得蝕刻停止層108重新暴露於第二閘極溝渠152之內。在移除第一功函數金屬層160時，蝕刻停止層108係可保護其下方的底部阻障層106與high-k閘極介電層104。另外值得注意的是，為了改善後續金屬膜層的填入結果，在完全去除第二閘極溝渠152內之第一功函數金屬層160時，圖案化遮罩係可為一形成在第一閘極溝渠150內，且表面低於第一閘極溝渠150開口之膜層，因此後續進行移除第一功函數金屬層160時，第一功函數金屬層160僅存留於第一閘極溝渠160內，尤其是第一閘極溝渠160之底部與側壁，使得第一閘極溝渠160側壁之第一功函數金屬層160的高度小於第一閘極溝渠150的深度，進而增加後續金屬膜層的填入能力。

請繼續參閱第6圖。在移除第二閘極溝渠152內的第一功函數金屬層160後，係進行一CVD製程或PVD製程，於基底100上形成一第二功函數金屬層170。第二功函數金屬層170亦具有一預設功函數，且預設功函數係對應於第二半導體元件120的導電型式，即第二功函數金屬層170可為一具有n型導電型式之n型功函數金屬層。此外，第二功函數金屬層170可為一單層結構或一複合層結構。在本較佳實施例中，當第二功函數金屬層170可為一金屬層，較佳為一由CVD製程或PVD製程形成的鈦層，並且在形成鈦層之後隨即進行一鋁離子佈植製程172，以將鋁離子佈植進入該金屬層，而形成第二功函數金屬層170，例如一鋁化鈦層，同時可預調整第二功函數金屬層170的預設功函數。

另外，在本較佳實施例中，第二功函數金屬層170亦為一由CVD製程或PVD製程形成的鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。並且，在形成TiAl層、ZrAl層、WAl層或HfAl層之後，隨即進行鋁離子佈植製程172，以將鋁離子佈植進入第二功函數金屬層170，用以調整第二功函數金屬層170的鋁含量，並預調整第二功函數金屬層170的預設功函數。

請參閱第7圖。在形成第二功函數金屬層170之後，係進行一離子佈植製程174，用以植入鑭(lanthanum，La)、鋯(zirconium，Zr)、鉿(hafnium，Hf)、鈦(titanium，Ti)、鋁(aluminum，Al)、鈮(niobium，Nb)或鎢(tungsten，W)至第二功函數金屬層170，調整第二功函數金屬層170之預設功函數至一目標功函數。該目標功函數係介於3.9 eV與4.2 eV之間，且較佳為4.1 eV。

另外，離子佈植製程174亦可實施於形成第二功函數金屬層170之前。請參閱第8圖。第8圖係為本較佳實施例之另一變化型之示意圖。如第8圖所示，本變化型係於移除第一功函數金屬層160、暴露出蝕刻停止層108之後、以及形成第二功函數金屬層170之前，先進行離子佈植製程174，用以將La、Zr、Hf、Ti、Al、Nb或W植入蝕刻停止層108。而在離子佈植製程174之後，方於基底100上形成第二功函數金屬層170。

在進行離子佈植製程174以及形成第二功函數金屬層170等步驟之後，係進行一熱處理176，使蝕刻停止層108內的摻雜質進入第二功函數金屬層170，以調整第二功函數金屬層170之預設功函數調整至目標功函數。另外，熱處理176較佳包含氮氣的通入，用以緻密化(densify)第二功函數金屬層170。值得注意的是，熱處理176更可如第9圖所示，係於對第二功函數金屬層170進行離子佈植製程174調整功函數之後方進行，更確保第二功函數170的功函數調整結果，同時緻密化第二功函數金屬層170的表面。

請參閱第10圖。最後，係於第一閘極溝渠150與第二閘極溝渠152內的第二功函數金屬層170上形成一填充金屬層180。此外第二功函數金屬層170與填充金屬層180之間較佳可設置一頂部阻障層(圖未示)，頂部阻障層可包含TiN，但不限於此。填充金屬層180係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層180、第二功函數金屬層170、第一功函數金屬層160、以及蝕刻停止層108，而完成一第一金屬閘極(圖未示)與一第二金屬閘極(圖未示)之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

根據本發明所提供之金屬閘極之製作方法，係於p型半導體元件或n型半導體元件之閘極溝渠內形成一功函數金屬層，且此功函數金屬層本身係具有對應該導電型式的預設功函數。隨後藉由離子佈植製程將特定的離子佈植進入該功函數金屬層，以調整該功函數金屬層之預設功函數至一目標功函數。離子佈植製程後的該功函數金屬層係具有對應該導電型式，且符合該導電型式要求的目標功函數。換句話說，本發明所提供之金屬閘極之製作方法係可確保p型半導體元件或n型半導體元件之金屬閘極皆具有符合要求之功函數，更進一步確保具有金屬閘極之p型半導體元件或n型半導體元件之電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．淺溝隔離

104．．．閘極介電層

104a．．．高介電常數閘極介電層

106．．．底部阻障層

108．．．蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

134．．．金屬矽化物

140．．．接觸洞蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160．．．第一功函數金屬層

162．．．離子佈植製程

164．．．熱處理

170．．．第二功函數金屬層

172．．．鋁離子佈植製程

174．．．離子佈植製程

176．．．熱處理

180．．．填充金屬層

第1圖至第10圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一較佳實施例之示意圖，其中第2圖係為本較佳實施例之一變化型之示意圖、第4圖係為本較佳實施例之另一變化型之示意圖、第8圖係為本較佳實施例之另一變化型之示意圖。

100．．．基底

102．．．淺溝隔離

104．．．閘極介電層

106．．．底部阻障層

108．．．蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．側壁子

130．．．第一源極/汲極

132．．．第二源極/汲極

134．．．金屬矽化物

140．．．接觸洞蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160．．．第一功函數金屬層

162．．．離子佈植製程

Claims (36)

1. 一種金屬閘極之製作方法，包含有：提供一基底，該基底上形成有至少一半導體元件，且該半導體元件具有一導電型式；於該半導體元件內形成一閘極溝渠；於該閘極溝渠內形成一功函數金屬層，該功函數金屬層具有該導電型式以及一對應該導電型式之預設功函數；以及進行一離子佈植製程，調整該預設功函數至一目標功函數，且該目標功函數係對應該導電型式。
2. 如申請專利範圍第1項所述之製作方法，其中半導體元件更包含至少一高介電常數閘極介電層、一底部阻障層與一蝕刻停止層，且該蝕刻停止層係暴露於該閘極溝渠之一底部。
3. 如申請專利範圍第1項所述之製作方法，其中該半導體元件之該導電型式係為一P型導電型式。
4. 如申請專利範圍第3項所述之製作方法，其中該功函數金屬層包含氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)。
5. 如申請專利範圍第3項所述之製作方法，其中該離子佈植製程係包含植入鋁(aluminum，Al)、氮(nitrogen，N)、氯(chlorine，Cl)、氧(oxygen，O)、氟(fluorine，F)、或溴(bromine，Br)。
6. 如申請專利範圍第3項所述之製作方法，其中該目標功函數係介於4.9電子伏特(eV)與5.2 eV之間。
7. 如申請專利範圍第3項所述之製作方法，更包含一熱處理製程，進行於該離子佈植製程之後。
8. 如申請專利範圍第7項所述之製作方法，其中該熱處理製程更包含通入氧氣之步驟。
9. 如申請專利範圍第7項所述之製作方法，其中該離子佈植製程係進行於形成該功函數金屬層之前，而該熱處理製程係進行於形成該功函數金屬層之後。
10. 如申請專利範圍第7項所述之製作方法，其中該離子佈植製程係進行於形成該功函數金屬層之後。
11. 如申請專利範圍第1項所述之製作方法，其中該半導體元件之該導電型式係為一N型導電型式。
12. 如申請專利範圍第11項所述之製作方法，其中該功函數金屬層包含一鋁化鈦(titanium aluminide，TiAl)、鋁化鋯(zirconium aluminide，ZrAl)、鋁化鎢(tungsten aluminide，WAl)、鋁化鉭(tantalum aluminide，TaAl)或鋁化鉿(hafnium aluminide，HfAl)。
13. 如申請專利範圍第12項所述之製作方法，更包含：於該基底上與該閘極溝渠內形成該功函數金屬層；以及進行一鋁離子佈植製程，用以調整該功函數金屬層之鋁含量。
14. 如申請專利範圍第12項所述之製作方法，更包含：於該基底上與該閘極溝渠內形成一金屬層；以及進行一鋁離子佈植製程，形成該功函數金屬層。
15. 如申請專利範圍第11項所述之製作方法，其中該離子佈植製程係包含植入鑭(lanthanum，La)、鋯(zirconium，Zr)、鉿(hafnium，Hf)、鈦(titanium，Ti)、鋁(aluminum，Al)、鈮(niobium，Nb)或鎢(tungsten，W)。
16. 如申請專利範圍第11項所述之製作方法，其中該目標功函數係介於3.9 eV與4.2 eV之間。
17. 如申請專利範圍第11項所述之製作方法，更包含一氮氣熱處理製程，進行於該離子佈植製程之後。
18. 如申請專利範圍第17項所述之製作方法，其中該離子佈植製程係進行於形成該功函數金屬層之前，而該氮氣熱處理製程係進行於形成該功函數金屬層之後。
19. 如申請專利範圍第17項所述之製作方法，其中該離子佈植製程係進行於形成該功函數金屬層之後。
20. 如申請專利範圍第1項所述之製作方法，更包含於該閘極溝渠內形成一填充金屬層之步驟，且該填充金屬層係填滿該閘極溝渠。
21. 一種金屬閘極之製作方法，包含有：提供一基底，該基底上形成有至少一第一半導體元件與一第二半導體元件，該第一半導體元件具有一第一導電型式，該第二半導體元件具有第二導電型式，且該第一導電型式與該第二導電型式互補；於該第一半導體元件與該第二半導體元件內分別形成一第一閘極溝渠與一第二閘極溝渠；於該第一閘極溝渠內形成一第一功函數金屬層，該第一功函數金屬層具有該第一導電型式以及一對應該第一導電型式之第一預設功函數；進行一第一離子佈植製程，調整該第一預設功函數至一第一目標功函數；移除部分該第一功函數金屬層，以暴露出該第二閘極溝渠之底部；於該第二閘極溝渠內形成一第二功函數金屬層，該第二功函數金屬層具有該第二導電型式以及一對應該第二導電型式之第二預設功函數；以及進行一第二離子佈植製程，調整該第二預設功函數至一第二目標功函數。
22. 如申請專利範圍第21項所述之製作方法，其中該第一半導體元件之該第一導電型式係為一P型導電型式。
23. 如申請專利範圍第22項所述之製作方法，其中該第一功函數金屬層包含氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、碳化鉭(TaC)、碳化鎢(WC)、或氮化鋁鈦(TiAlN)。
24. 如申請專利範圍第22項所述之製作方法，其中該第一離子佈植製程係包含植入鋁(Al)、氮(N)、氯(Cl)、氧(O)、氟(F)、或溴(Br)。
25. 如申請專利範圍第22項所述之製作方法，其中該第一目標功函數係介於4.9 eV與5.2 eV之間。
26. 如申請專利範圍第22項所述之製作方法，更包含一熱處理製程，進行於該第一離子佈植製程之後。
27. 如申請專利範圍第26項所述之製作方法，其中該第一熱處理製程更包含通入氧氣之步驟。
28. 如申請專利範圍第26項所述之製作方法，其中該第一離子佈植製程係進行於形成該第一功函數金屬層之前或之後。
29. 如申請專利範圍第21項所述之製作方法，其中該第二半導體元件之該第二導電型式係為一N型導電型式。
30. 如申請專利範圍第29項所述之製作方法，其中該第二功函數金屬層包含一鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)。
31. 如申請專利範圍第30項所述之製作方法，更包含：於該基底上與該第二閘極溝渠內形成該第二功函數金屬層；以及進行一鋁離子佈植製程，用以調整該第二功函數金屬層之鋁含量。
32. 如申請專利範圍第30項所述之製作方法，更包含：於該基底上與該第二閘極溝渠內形成一金屬層；以及進行一鋁離子佈植製程，形成該第二功函數金屬層。
33. 如申請專利範圍第29項所述之製作方法，其中該第二離子佈植製程係包含植入鑭(La)、鋯(Zr)、鉿(Hf)、鈦(Ti)、鋁(Al)、鈮(Nb)或鎢(W)。
34. 如申請專利範圍第29項所述之製作方法，其中該第二目標功函數係介於3.9 eV與4.2 eV之間。
35. 如申請專利範圍第21項所述之製作方法，更包含一氮氣熱處理製程，進行於該第二離子佈植製程之後。
36. 如申請專利範圍第21項所述之製作方法，其中該第二離子佈植製程係進行於形成該第二功函數金屬層之前或之後。