TW201301283A - 記憶體單元 - Google Patents
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Abstract
一種記憶體單元，包括一記憶體元件，一電流限制元件電性耦接於該記憶體元件，以及一高選擇比元件與該電流限制元件耦接。記憶體元件被設定為以一電阻狀態儲存資料。電流限制元件為一電壓控制電阻元件(voltage-controlled resistor)，具有一電阻值，當施加一電壓時該電阻值先減少而後增加。當施加於記憶體單元的電壓約等同於記憶體單元的一選擇電壓時，高選擇比元件具有一第一電阻值，第一電阻值較小；當施加於記憶體單元的電壓約等同於記憶體單元的選擇電壓的二分之一時，高選擇比元件另具有一第二電阻值，其中第二電阻值較第一電阻值為大。
Description
本發明係關於記憶體，特別是關於具有控制部分的電阻式隨機存取記憶體。
電阻式隨機存取記憶體(RRAM)為一種新型態的非揮發性記憶體，以介電材料構成。RRAM單元中的記憶體為一種電阻式開關元件(resistive switching device)，當電阻式開關元件被施加一足夠高的一特定極性之電壓於其上，電阻式開關元件可切換(設定)至一低阻抗值狀態；反之當電阻式開關元件被施加一足夠高的另一特定極性之電壓於其上時，電阻式開關元件可切換(重設)至一高阻抗值狀態。電阻式開關元件的不同阻抗值狀態可分別被表示為不同的位元值”0”與”1”。
由於具有高速隨機存取能力，功率消耗低，高重複讀寫次數(cyclability)，於高溫時仍保有良好的記憶力，以及尺寸可微縮至10奈米以下等等優勢，RRAM已成為相當具有前瞻性的非揮發性記憶體技術，可望取代NOR與NAND快閃記憶體以及動態隨機存取記憶體(DRAM)。
為了使RRAM正常運作，一具有可變阻抗值的控制單元必須與電阻式開關元件串聯，使通過RRAM的電流得以被整流以分別用於不同的操作，例如讀取、設定或重設。由於需要不同極性的操作電壓，單一PN接面或單一蕭特基二極體(Schottky diode)不適合作為控制單元。一個典型的RRAM單元包括一個電阻式開關元件以及一個電晶體，例如場效電晶體(Field Effect Transistor，FET)，以作為阻抗式控制單元。場效電晶體之源極與汲極之間的阻抗可以藉由施加不同的閘極電壓加以控制。因此，如果電阻式開關元件電性耦合至場效電晶體的源極或汲極，與電阻式開關元件串聯的阻抗值得以藉由施加不同的閘極電壓加以調整。然而當場效電晶體為一平坦的元件，無法與電阻式開關元件垂直整合。因此，傳統以場效電晶體作為阻抗值控制單元的RRAM需要較大的單元面積，使得高儲存密度與高容量的目標更難達成。
因此，RRAM仍然具有許多改善的空間。
有鑑於此，本發明提出一種記憶體單元，包括一記憶體元件，將資料以一電阻狀態的方式儲存；一電流限制元件，與該記憶體元件電性耦合，該電流限制元件為一電壓控制電阻元件，具有隨著施加電壓增加而電阻值減少的性質；以及一高選擇比元件，與該記憶體元件電性耦合，當施加於該記憶體單元之電壓等同於該記憶體單元之一選擇電壓時，該高選擇比元件具有一第一電阻值，且當施加於該記憶體單元之電壓為該選擇電壓之二分之一時，該高選擇比元件具有一第二電阻值。
本發明更提出一種記憶體單元控制元件，包括一選擇部分，於足夠高的電壓時具有一第一電阻值，於足夠低的電壓時具有一第二電阻值，其中該第二電阻值大於該第一電阻值；以及一電壓控制電阻元件，與該選擇部分電性耦合。
本發明更提出一種三維記憶體陣列，包括複數個具有水平導線的平面垂直堆疊，每個上述平面皆包括由向一第一方向排列的水平導線組成一陣列，每一上述水平導線包括一金屬線；以及一電壓控制電阻材料形成於該金屬線之至少一側壁；複數個垂直導線，每個上述平面中之每一上述垂直導線與鄰近的一上述水平導線接觸，上述每一垂直導線包括一可變阻抗記憶體材料；以及一S型負微分電阻材料，其中該可變阻抗記憶體材料以及該S型負微分電阻材料彼此電性耦合，並亦與該電壓控制電阻元件電性耦合；以及複數條位元線，朝與該第一方向垂直的一第二方向排列，位於上述垂直導線上方並與上述垂直導線電性連接。
本發明所揭露之實施例包括一記憶體單元以及一記憶體控制單元。
下文中本發明所揭露之實施例具有圖式以配合解說，不同的圖式中相同的元件標號盡可能用來標示相同的或類似的部件。
第1圖顯示一實施例中記憶體陣列100的示意圖。記憶體陣列100包括M*N個記憶體單元110，其中M為列數，N為行數。每列中的記憶體單元皆與一字元線120連接，每行中的記憶體單元皆與一位元線130連接。每個記憶體單元110皆包括一位址，例如(i,j)，其中i與j皆為整數，顯示記憶體單元110連接至第i條字元線120與第j條位元線130。
記憶體單元110包括一記憶體元件112，例如一個電阻式開關元件，以及一控制元件114。控制元件114可透過施加一大於臨界電壓值的電壓於其兩端點之間而被開啟，於此狀態下的控制元件114，其阻抗值顯著的減少。一個理想的控制元件，當外加電壓小於臨界電壓時，沒有電流得以通過，也就是說當外加電壓小於臨界電壓時，理想的控制元件其阻抗值為無窮大。然而，於實務上即便外加電壓尚未到達臨界電壓值，控制元件還是會有微小的電流流過。因此實際上控制元件必定具有一有限的阻抗值，即使當外加電壓小於臨界電壓時，該有限的阻抗值可能相當的大。
為了選擇位址為(i,j)的記憶體單元110(下文稱之為被選擇的記憶體單元)，一負電壓可施加於第i條字元線120，一正電壓可施加於第j條位元線130。如此一來，橫跨被選擇的記憶體單元的電壓差即為該負電壓與該正電壓的差。在記憶體的選擇過程中，其他的字元線及位元線皆無施加任何電壓，亦即它們都被接地。此步驟使未連接至第i條字元線120與第j條位元線130之未被選擇的記憶體單元皆無施加電壓。
該負電壓與該正電壓的絕對值皆小於控制元件114的臨界電壓值，而跨越控制元件114的電壓值則大於控制元件114的臨界電壓值。即便跨越被選擇的記憶體單元110之電壓被分配至記憶體元件112與控制元件114之間，控制元件114的跨壓依然大於控制元件114的臨界電壓值。於是控制元件114被開啟，跨越記憶體單元110且足以開啟控制元件114的一電壓值被設定為選擇電壓。例如，控制元件的臨界電壓可為大於0.5伏特，小於1伏特之值。如此一來，一約為-0.5伏特的負電壓可施加於第i條字元線120，一約為0.5伏特的正電壓可施加於第j條位元線130。
當一約為-0.5伏特的負電壓及一約為0.5伏特的正電壓分別施加於第i條字元線120以及第j條位元線130時，約為0.5伏特的正電壓亦施加於所有連接至第i條字元線120的其他記憶體單元；約為-0.5伏特的負電壓亦施加於所有連接至第j條位元線130的其他記憶體單元，如第1圖所示。這些記憶體單元110可稱之為『半選擇』狀態的記憶體單元。如上所述，即使上述之外加電壓不足以開啟控制元件114，仍有一微小電流存在於這些半選擇狀態的記憶體單元中，於接地端與第i條字元線120之間形成N-1個可能的寄生路徑，且於第j條位元線130與接地端之間形成M-1個可能的寄生路徑。存在於上述M+N-2條寄生路徑中之電流可能相當微小，但若M與N之值較大，寄生路徑的總電流值可能與通過被選擇的記憶體單元的電流值相接近。
為使記憶體單元陣列100正常運作，流經被選擇的記憶體單元的電流必須顯著的大於流經半選擇狀態的記憶體單元的總電流。由於半選擇狀態的記憶體單元數量可以很龐大，當外加電壓值約等於選擇電壓值時通過記憶體單元110的電流值應遠大於當外加電壓值約等於選擇電壓值的一半時通過記憶體單元110的電流值。
上述兩種狀態下的電流比例在此稱之為選擇比(selection ratio)，記憶體單元110的選擇比與電阻值的比值RON/R1/2呈負相關，其中RON為當外加電壓約等於選擇電壓值時記憶體單元110的電阻值；R1/2為當外加電壓約等於選擇電壓值的一半時記憶體單元110的電阻值。電阻值比值RON/R1/2越低，選擇比的值就越高。
於一實施例中，預設通過被選擇的記憶體單元的電流值與通過未被選擇的記憶體單元的總電流值之比值需大於10。為達到該電流比值，所需要的電阻值的比值RON/R1/2可以下列公式表示之：
RON/R1/2<0.1(M+N-2)/[(M-1)(N-1)]
假設M=N>>1，則上述公式可簡化為：
RON/R1/2<0.2*N-1
對具有10Gb儲存容量的記憶體單元陣列而言，N=105，為達需求，RON/R1/2需小於2*10-6。較大的電流比值需要較小的電阻值的比值。
第2圖顯示本發明實施例中記憶體單元110的放大圖。記憶體單元110包括記憶體元件112以及控制元件114，互相電性串聯。於元件實施例中，記憶體元件112可為一電阻式開關裝置，在不同的狀態下可具有不同的阻抗值。一電壓或電流可被施加於電阻式開關裝置，以使之進入不同的阻抗值狀態。例如，當施加不同的電壓值時，電阻式開關裝置可以在一高阻抗狀態以及一低阻抗狀態之間切換，且於該電壓值移除後仍保持阻抗狀態。電阻式開關元件的不同阻抗值狀態可分別被表示為不同的位元值”0”與”1”。
控制元件114包括一高選擇比元件116以及一電流限制元件118彼此電性串聯，如第2圖所示。高選擇比元件116具有一可變電阻值，根據外加電壓而變化。於元件實施例中，當施加於記憶體單元110的電壓值約等於記憶體單元110的選擇電壓值時，也就是當有足夠高的電壓施加於記憶體單元110時，高選擇比元件116具有一第一電阻值R1。當施加於記憶體單元110的電壓值約等於記憶體單元110的選擇電壓值的一半時，也就是當施加於記憶體單元110的電壓足夠低時，高選擇比元件116具有一第二電阻值R2。第二電阻值R2遠大於第一電阻值R1。於部份實施例中，第二電阻值R2與第一電阻值R1的比值約大於5*105。再者，高選擇比元件116的第二電阻值R2亦遠大於記憶體元件112於高電阻值狀態的電阻值。於部份實施例中，高選擇比元件116的第二電阻值R2對記憶體元件112的電阻值的比值可大於106。
於部份實施例中，高選擇比元件116為一N+/P/N+雙橫向接面元件或一P+/N/P+雙橫向接面元件(bilateral junction device)。第3A圖為一實施例中，N+/P/N+雙橫向接面元件220之結構圖，N+/P/N+雙橫向接面元件220包括一第一N型重摻雜區221，一P型摻雜區222，以及一第二N型重摻雜區223。可以於雙橫向接面元件220中間的部分(例如N+/P/N+雙橫向接面元件的P型摻雜區222或P+/N/P+雙橫向接面元件的N型摻雜區)施加一電壓，以控制雙橫向接面元件220之電阻值。雙橫向接面元件220可以直接的或遠端地(remotely)與記憶體元件112串聯。
第3B及3C圖為第3A圖實施例中，N+/P/N+雙橫向接面元件220的能帶示意圖。參照第3B圖，當第一N型重摻雜區221與第二N型重摻雜區223皆未施加偏壓時，此時元件為未導通狀態(曲線C1)。當一正電壓外加於第一N型重摻雜區221，且外加於第二N型重摻雜區223電壓為零時，第一N型重摻雜區221與P型摻雜區222的接面為逆向偏壓(reverse-biased)，P型摻雜區222靠近接面處的半導體層形成空乏區，而第一N型重摻雜區221與P型摻雜區222的接面產生汲極感應障壁降低效應(drain induced barrier lowering，DIBL)。當第一N型重摻雜區221與第二N型重摻雜區223之電壓差超過一臨界電壓(例如0.8V)時，電子擁有足夠的能量以突破障壁，此時N+/P/N+雙橫向接面元件220導通，電流由第一N型重摻雜區221流向第二N型重摻雜區223(曲線C2)。
接著參照第3C圖，當第一N型重摻雜區221與第二N型重摻雜區223皆未施加偏壓時，此時元件為未導通狀態(曲線C3)。當外加於第一N型重摻雜區221的電壓為零且外加於第二N型重摻雜區223電壓為正時，第二N型重摻雜區223與P型摻雜區222的接面為逆向偏壓(reverse-biased)，P型摻雜區222靠近接面處的半導體層形成空乏區，而第二N型重摻雜區223與P型摻雜區222的接面產生汲極感應障壁降低效應(drain induced barrier lowering，DIBL)。當第一N型重摻雜區221與第二N型重摻雜區223之電壓差超過一臨界電壓(例如0.8V)時，電子擁有足夠的能量以突破障壁，此時雙橫向接面元件導通，電流由第二N型重摻雜區223流向第一N型重摻雜區221(曲線C4)。
於部份實施例中，高選擇比元件116為一元件，具有S型負微分電阻(S-shaped negative differential resistance,SSNDR)特性。此種元件的I-V特性曲線具有一種驟降(snapback)的現象，即急遽的電壓下降，如第4圖所示。於元件實施例中，SSNDR元件具有包括一穿遂漏電障壁層以及一局部的可變電荷密度層(如一半導體層或一電荷捕捉層)。穿遂漏電障壁層可以於低電壓時可能電阻值比可變電荷密度層還低，但於較高電壓時具有限制帶電載子傳輸的功能。可變電荷密度層可包括缺陷或摻雜雜質以捕捉電荷。藉由穿遂漏電障壁層的輔助，更多的電荷可累積於可變電荷密度層，使該層的載子密度顯著的提昇，形成局部性的導電路徑，一般稱為絲線(filament)。於部份實施例中，SSNDR元件包括一雙向臨界開關(ovonic threshold switch)或一經過金屬-絕緣轉變(metal-insulator transition)的材料。崩電載子倍增(Avalanche carrier multiplication)為電流密度大增的主因。較高的電流密度更可能因熱使材料變化，造成破壞性、不可逆的開關切換。上述的熱效應可以減少SSNDR元件的厚度加以改善。參照第4圖，當施加於SSNDR元件的電壓由0開始增加，流經SSNDR元件的電流會先逐漸的增大但仍保持在一個微小的量，表示此時此狀態的電阻值相當大。當此微小電流通過時，SSNDR元件處於關閉狀態。
如第4圖所示，當外加於SSNDR元件的電壓增加至超過一臨界電壓值Vth時，SSNDR元件的電阻值急遽的下降至一極小值。如此一來，流經SSNDR元件的電流值急速的上升。當如此大量的電流得以流經SSNDR元件時，SSNDR元件處於開啟狀態。當SSNDR元件處於開啟狀態時，SSNDR元件的跨壓被限制在一定值Vh。外加電壓被分配至所有與SSNDR元件相串聯且具有電阻值的元件。例如第2圖所示的實施例，具有電阻值的元件可包括記憶體元件112以及電流限制元件118。通過SSNDR元件的電流值亦與上述具有電阻值的元件相關。
因此，當一個SSNDR元件被用來作為高選擇比元件116，尚需要一電流限制元件118與之串聯以限制流經高選擇比元件116與記憶體元件112的電流值，以防止記憶體元件112受到損傷。電流限制元件118為一可藉由電壓控制電阻(voltage controlled resistor)，具有一電阻值，當外加電壓提昇的時候電阻值會減少。電流限制元件118並非具有固定電阻值的電阻元件。固定電阻值會使得於重設操作下的記憶體元件112與電流限制元件118的功率消耗相當。於許多實例中，甚至記憶體元件112本身的電阻值也會隨著外加電壓的增加而減少。因此，較佳將電流限制元件118設定為當外加電壓增加時電阻值下降更急遽。因為在重設操作時，記憶體元件112的壓降需要高於電流限制元件118的壓降。否則，一旦電流限制元件118具有固定的電阻值，當施加於各元件的總電壓增加，其中施加於電流限制元件118的電壓增加的越顯著。例如，記憶體元件112在切換至重置狀態之前可能具有歐姆阻抗，也就是說，流過記憶體元件112的電流與施加於其上的電壓呈正比。另一方面，電流限制元件118可具有一與電壓成反比的電阻值，例如，流經電流限制元件118的電流值與外加電壓的平方成反比。然而，雖然於重置操作時，電流限制元件118的電阻值需小於記憶體元件112；於設定操作時，電流限制元件118的電阻值必須要足夠高以防止對記憶體元件112造成崩潰或不可逆的傷害。
於部份實施例中，電流限制元件118可以被選擇，使得當一與選擇電壓值相同的電壓施加於記憶體單元110時，通過記憶體單元110的電流其密度約小於10 MA/cm2。
SSNDR元件開啟後，只要通過的電流維持大於一保持電流值(holding current)，它會維持於開啟狀態。因此，電流限制元件118也可被選擇，以允許當選擇電壓被施加於記憶體單元110時，流經記憶體單元110的電流大於高選擇比元件116的保持電流。於部份實施例中，高選擇比元件116的保持電流密度約為10 kA/cm2。
第2圖繪示本發明所揭露之一實施例的記憶體單元110，其中各元件的連接順序可能與第2圖不同。例如，電流限制元件118可被連接於記憶體元件112與高選擇比元件116之間。
第5圖顯示本發明所揭露之一實施例中記憶體單元110的結構。如圖所示，記憶體單元110包括下電極層202，記憶體層204，下中介電極層206，SSNDR層208，上中介電極層210，非金屬層212，以及上電極層214。下中介電極層206與上中介電極層210可以被兩邊的元件部份所共用。然而，為簡化敘述，於此實施例中記憶體元件112被定義為包括下電極層202、記憶體層204，以及下中介電極層206；高選擇比元件116被定義為包括SSNDR層208；而電流限制元件118則被定義為包括上中介電極層210，非金屬層212，以及上電極層214，如第5圖所示。應可理解高選擇比元件116亦可包括下中介電極層206與上中介電極層210。
根據本發明之實施例，記憶體層204包括一具有電阻式開關特性的金屬氧化物材料，如HfOx，其中0<x<2。於部份實施例中，x可剛好為2。
如上所述，根據本發明之實施例，SSNDR層208可包括一雙向臨界開關。於部份實施例中，雙向臨界開關包括一硫族化合物(chalcogenide)材料，例如可為各種化學計量的GeS、GeSe、GeSe2、AsTe、GeTe、GeAsTe、GeAsSeTe、TeAsSiGe或GeAsSeTeSi，或上述任意材料的組合。於部份實施例中，硫族化合物材料亦可包括其他添加物，如氮、磷或硫。於該等實施例中，假設SSNDR的結構為柱狀，厚度(即柱高)約為10奈米，而水平的截面直徑大約為65奈米。SSNDR層208於關閉狀態時的阻值可高達3*1012歐姆。雙向臨界開關亦可以一厚的自發熱(self-heating)半導體層(如熱敏電阻)取代之。該自發熱半導體層具有相當低的導熱性，其電阻率可以表示之，其中k為波茲曼常數，Ea之值約為1至2電子伏特。(請參照H. Fritzsche and S. R. Ovshinsky,J. Noncrystalline Solids 4,464-479(1970) and F. Chen et al.,NVMTS 2008(2008)。)
於部份實施例中，SSNDR層208可具一多層結構，包括至少一穿遂漏電障壁層以及一可變電荷密度層，例如一半導體層或一電荷捕捉層。穿遂漏電障壁層之目的在於當電流在可變電荷密度層內流動時，穿遂漏電障壁層與可變電荷密度層介面處的電荷密度開始增加，直至可變電荷密度層因具足夠的電荷載子密度而導通，因而使得跨越可變電荷密度層的電壓下降，電流密度則增加數個級數。為形成對稱的電流-電壓特性，可變電荷密度層可被夾在兩層穿遂漏電障壁層之間。例如，SSNDR層208可為一絕緣層-半導體層-絕緣層(ISI)結構。
於部份實施例中，SSNDR層208可包括一經過金屬-絕緣轉變(metal-insulator transition)的材料。此轉變使SSNDR層208於開啟狀態下會產生絲線(filament)。SSNDR層208亦可為一薄的氧化層，可形成電崩載子增生。為確保SSNDR的開關動作為可逆，電崩電流密度應足夠的低，以防止SSNDR層的材料產生熱轉移(thermal transformation)現象。因此，SSNDR層可越薄越好，但同時又必須足夠厚以足以產生電崩效應。
如上所述，電流限制元件118以一電壓控制電阻構成，被定義為包括上中介電極層210，非金屬層212，以及上電極層214。
金屬-半導體-金屬二極體以及金屬-絕緣體-金屬二極體皆包括被外加電壓所控制之可變電阻。相較於金屬-半導體-金屬二極體，金屬-絕緣體-金屬二極體可提供較高的電流密度。例如，金屬-半導體-金屬二極體可提供小於約1000 A/cm2之電流，而金屬-絕緣體-金屬二極體可提供高達106 A/cm2之電流。再者，金屬-半導體-金屬二極體的製造尚須500°C以上的高溫。
於一實施例中，非金屬層212可為TiO2層，或任何介電層，或可產生空間電荷(被注入之電荷)的半導體層。亦即，流經非金屬層212的電流與外加電壓的平方成正比，更與非金屬層212厚度的立方成反比。此外，非金屬層212可為一自發熱半導體層，例如一熱敏電阻，或可以是離子導性與電子導性之複合電極材料(mixed ionic-electronic conductor,MIEC)。於部份實施例中，非金屬層212的厚度可約為10奈米或更小。
根據本發明之實施例，下電極層202、下中介電極層206、上中介電極層210以及上電極層214可為金屬材料，如TiN。於部份實施例中，下中介電極層206可為一組合層，包括至少兩層206-1與206-2，如第5圖所示。於部份實施例中，下方層206-1可為一反應層，如Ti層，促進氧空缺的形成，上方層206-2可為一相對穩定的障壁層，如TiN層。於部份實施例中，上中介電極層210與上電極層214的厚度可高達50奈米。於部份實施例中，上中介電極層210以及上電極層214可分別與非金屬層212形成一蕭特基障壁。於部分實施例，這些蕭特基障壁可以重疊，造成擊穿(punchthrough)現象並形成一共用空乏區或共用空間電荷區域。於部分實施例中，上中介電極層210、非金屬層212以及上電極層214的材料與厚度可加以選擇使蕭特基障壁不會形成，但各層結合後仍具有可電壓控制的電阻，並可作為一正常運作的電流限制部分。
第5圖顯示一記憶體單元110的範例結構，其中堆疊的順序不一定要與第5圖相同。再者，於部分實施例中，部分電極層202、206、210及214可以省略。例如，SSNDR元件208可以與記憶體層204直接接觸，省略形成於之間的下中介電極層。另一個範例中，非金屬層212可直接與SSNDR元件208接觸。非金屬層212更可選擇性的直接與記憶體層204接觸。
第6A圖至第6E圖顯示本發明所揭露之記憶體單元實施例的操作。記憶體單元110可包括做為電阻式開關元件的記憶體部分112，做為SSNDR元件的高選擇比部分116，作為電壓控制電阻元件的電流限制元件118，例如一具有金屬-熱敏電阻-金屬(metal-thermistor-metal)結構或一金屬-複合電極-金屬(metal-MEIC-metal)結構的二極體。於第6A圖至第6E圖中，V表示跨越記憶體單元的總電壓，VSSNDR表示施加於SSNDR元件上的電壓。Vth及Vh分別表示臨界電壓以及SSNDR元件的保持電壓，Ih表示SSNDR元件的保持電流，VD表示施加於電流限制元件118的二極體的電壓。VRS表示施加於記憶體元件112(即電阻式開關元件)的電壓，Vf代表電阻式開關元件的形成電壓。第6A圖的曲線表示SSNDR元件的電流-電壓曲線。第6B圖至第6E圖中，三條曲線由下至上分別代表SSNDR元件的電流-電壓曲線、二極體的電流-電壓曲線(於圖中以D+R標示之)，以及電阻式開關元件的電流-電壓曲線(於圖中以RS標示之)。
上述圖中，其中第6A圖至第6C圖顯示處於形成操作狀態下的電流-電壓曲線，其中最初為絕緣的記憶體材料被轉變為電阻式切換狀態，亦即軟性崩潰(soft breakdown)。當外加至記憶體單元的電壓V增加時，由於SSNDR元件處於關閉狀態，其電阻值遠大於其他電阻式開關元件與二極體，因此幾乎所有的電壓都分配於SSNDR元件的兩端，如第5A圖所示。接著請參照第6B圖，當電壓V超過臨界電壓Vth，VSSNDR下降至Vh，並固定於此值。此電壓迅速下降的情形稱為驟降(snapback)現象，以虛線表示之。外加電壓剩下的部分V-Vh則分配至二極體以及電阻式開關元件。施加於電阻式開關元件的電壓VRS為V-Vh-VD。然而電阻式開關元件之阻抗值亦遠大於二極體之阻抗值，絕大部分之V-Vh係施加於電阻式開關元件之上。因此，於第6B圖中，電阻式開關元件之電流-電壓曲線幾乎與電阻式開關元件與二極體之電流-電壓曲線一致。第6C圖顯示當電壓V持續增加，VRS開始大於Vf。於此狀態下，當電阻式開關元件的阻抗值下降，施加於其上的跨壓亦下降。與第6B圖的前例中SSNDR元件的情形相同，除了當電流低於保持電流Ih時SSNDR元件返回其初始的高阻抗狀態。剩餘的電壓V-Vh則施加於二極體上，以限制流經記憶體單元的總電流值。
於設定操作時，電阻式開關元件進入一較低阻抗值的狀態，其程序如同第6A圖至第6C圖所示。
第6D圖顯示處於重設操作下的電流-電壓曲線圖。重設操作狀態下，當SSNDR元件開啟後，絕大部分的電壓係施加於二極體之上。當外加電壓提升至足以使流經記憶體單元110(即電阻式開關元件)的電流時達到先前於設定操作時的電流值時，電流將會些微下降。
記憶體元件112的阻抗值，即電阻式開關元件於高阻抗狀態的阻抗值，約大於106歐姆。於此情況下，讀取操作時流經記憶體單元110的可能不會超過SSNDR元件的保持電流Ih。如第6E圖所示。因此SSNDR元件並未維持於開啟狀態，反而保持於關閉狀態。如此一來當不同的電流流經記憶體單元時，感測高電阻與低電阻的範圍得以增加。
本發明所揭露之實施例尚包括一三維記憶體陣列結構。於部分實施例中，每個記憶體單元可被安排於水平導線與垂直導線之間。第7A圖至第11B圖則顯示形成三維記憶體陣列結構。第7A、7B、8、9A、10A及11A圖為透視圖，而第9B、10B、11B圖為剖面圖。為了使容易理解，主要的特徵皆繪於第7A圖至第11B圖中。其他的特徵，如形成於水平導線之間的介電層，則未繪示於圖中。如第7A圖所示，水平導線310-1、310-2、310-3與310-4以多層方式形成，其中每個層可包括一由水平導線所組成的陣列。舉例來說，水平導線310-1與310-2形成於同一層內，並且位於相同的垂直位置上，水平導線310-3與310-4形成於另一層且亦位於相同的垂直位置上。水平導線310-1、310-2、310-3與310-4皆分別包括一導體312(例如TiN)作為字元線，以及一側壁電阻材料314(例如TiOx)覆蓋導體312的側壁，以作為限制側壁電流之用。側壁電阻材料314可具有一電壓控制電阻以作為一電流限制元件。側壁電阻材料314可以先沈積一TiOx層於TiN導體312之上，再將水平元件的TiOx層蝕刻移除之，留下附著於TiN導體312側壁上的TiOx層以作為間隙物(spacer)。側壁電阻材料314可朝水平方向延伸約3奈米。於另一實施例中，位於導體312一側的側壁電阻材料314可以離子濺鍍方式或蝕刻方式加以移除(S1)，如第7B圖所示。藉由蝕刻一側的側壁電阻材料，水平線310-1至310-4可更加靠近鄰近的水平導線而不會發生短路，以增加儲存密度。
如第8圖所示，形成介層窗(via)322並將水平導線310-1與310-3暴露在外。參照第9A圖與第9B圖，一記憶體材料324(例如厚度約為3奈米的HfO2)沈積於介層窗322的側壁表面上。參照第10A圖與第10B圖，一高選擇比材料層326(如SSNDR材料，例如厚度約為3奈米的NbOx層)沈積於記憶體材料324及介層窗322的側壁之上。接著，參照第11A圖與第11B圖，一金屬材料層328，例如厚度為3奈米的鎢，沉積於SSNDR元件326之上。垂直導線320則由形成於介層窗322內的記憶體材料324、SSNDR材料326，以及金屬材料328構成，並連接到以金屬材料328形成之一位元線330，其中金屬材料328係沉積於介層窗322外，並沿著與水平導線310-1至310-4的方向垂直的一水平方向延伸。每條垂直導線320的側邊分別透過側壁電阻材料314與鄰接的水平導線310-1至310-4連接。由整個結構來看，介層窗322可以與線狀溝槽同時形成。參照第12圖，層324、326及328可同時沈積並填滿溝槽與介層窗。沈積於溝槽內的金屬材料328可作為位元線330，如第12圖所示(溝槽的側壁並未顯示於第12圖)。水平導線310-1、310-2、310-3以及310-4可以透過介層窗與形成於基板上的導線(未顯示)連接。
由於RRAM的導電形式如絲線狀，每個垂直導線320與相對應的水平導線310-1至310-4的重疊區域並不需要很精確。當水平導線的兩側被側壁電阻材料所覆蓋，兩個絲線路徑332可形成於被選擇的水平導線334與被選擇的位元線336之間，如第13圖所示。
第14圖顯示一實施例中高選擇比材料並非沉積於介層窗322之內。於第14圖之實施例中，高選擇比材料326形成以作為水平導線之一部份。側壁電阻材料314形成於高選擇比材料326之側壁，而導體312則形成於高選擇比材料326之上。此實施例可增加儲存之密度。再者，若不需要隨機存取，則可以建立對整列的存取，其中整列記憶體單元同時為讀取或重設。此種存取方式如第15圖所示，高選擇比材料326可以省略之。側壁電阻材料314亦可以充當高選擇比材料。側壁電阻材料314可隨之形成於導體312的側壁，並與介層窗322內的記憶體材料324相交。
參考本說明書內容所揭露之發明，對熟知相關技藝者而言其他實施例係為顯而易見。說明書中的實施例僅作為範例之用，發明之精神及範疇則記載於以下的專利保護範圍之中。
100．．．記憶體陣列
110．．．記憶體單元
112．．．記憶體元件
114．．．控制部分
116．．．高選擇比元件
118．．．電流限制元件
120．．．字元線
130．．．位元線
202．．．下電極層
204．．．記憶體層
206．．．下中介電極層
206-1、206-2．．．層
208．．．SSNDR層
210．．．上中介電極層
212．．．非金屬層
214．．．上電極層
220．．．雙橫向接面元件
221．．．第一N型重摻雜區
222．．．P型摻雜區
223．．．第二N型重摻雜區
310-1、310-2、310-3、310-4．．．水平導線
312．．．導體
314．．．側壁電阻材料
320．．．垂直導線
322．．．介層窗
324．．．記憶體材料
326．．．高選擇比材料
328．．．金屬材料
330．．．位元線
332．．．絲線路徑
334．．．被選擇的水平導線
336．．．被選擇的位元線
C1-C4．．．曲線
S1．．．離子濺鍍或蝕刻
第1圖顯示一實施例中記憶體陣列的示意圖；
第2圖顯示一實施例中記憶體陣列的放大示意圖；
第3A圖為一實施例中，N+/P/N+雙橫向接面元件之結構圖；
第3B及3C圖為第3A圖實施例中，N+/P/N+雙橫向接面元件的能帶示意圖；
第4圖顯示一S型負微分電阻特性元件之電流-電壓曲線；
第5圖顯示一實施例中記憶體單元結構的示意圖；
第6A至6E圖為實施例中記憶體單元內不同部件於不同操作下之電流-電壓曲線；
第7A至7B圖顯示兩個水平導線形成的平面示意圖；
第8圖顯示一實施例中形成介層窗後的記憶體陣列示意圖；
第9A至9B圖顯示一實施例中記憶體材料沉積後的記憶體陣列示意圖；
第10A至10B圖顯示一實施例中高選擇比材料沉積後的記憶體陣列示意圖；
第11A至11B圖顯示一實施例中比材料沉積後的記憶體陣列示意圖；
第12圖顯示一實施例中記憶體陣列之透視圖；
第13圖顯示一實施例中形成於記憶體陣列內的絲狀路徑之剖面圖；
第14圖顯示另一實施例中記憶體陣列之透視圖；
第15圖顯示又另一實施例中記憶體陣列之透視圖。
310-1、310-2、310-3、310-4．．．水平導線
320．．．導線
322．．．介層窗
324．．．記憶體材料
326．．．高選擇比材料
328．．．金屬材料
330．．．位元線
Claims (31)
- 一種記憶體單元，包括：一記憶體元件，將資料以一電阻狀態的方式儲存；一電流限制元件，與該記憶體元件電性耦合，該電流限制元件為一電壓控制電阻元件，具有隨著施加電壓增加而電阻值減少的性質；以及一高選擇比元件，與該記憶體元件電性耦合，當施加於該記憶體單元之電壓等同於該記憶體單元之一選擇電壓時，該高選擇比元件具有一第一電阻值，且當施加於該記憶體單元之電壓為該選擇電壓之二分之一時，該高選擇比元件具有一第二電阻值。
- 如申請專利範圍第1項所述之記憶體單元，其中該記憶體元件，該高選擇比元件，以及該電流限制元件係垂直堆疊並電性串聯。
- 如申請專利範圍第1項所述之記憶體單元，其中該高選擇比元件包括直接或遠端地串聯的一N+/P/N+或P+/N/P+雙橫向接面元件。
- 如申請專利範圍第3項所述之記憶體單元，其中改變施加於該N+/P/N+雙重連接點中P型摻雜層一端的電壓或P+/N/P+雙重連接點中N型摻雜層一端的電壓以控制該高選擇比元件的電阻值。
- 如申請專利範圍第1項所述之記憶體單元，其中該高選擇比元件包括一S型負微分電阻(SSNDR)元件。
- 如申請專利範圍第1項所述之記憶體單元，其中該電壓控制電阻元件包括一熱敏電阻元件。
- 如申請專利範圍第1項所述之記憶體單元，其中該電壓控制電阻元件包括一空間電荷限制電流導體。
- 如申請專利範圍第1項所述之記憶體單元，其中該電壓控制電阻元件包括一離子導性與電子導性之複合電極材料(MIEC)。
- 如申請專利範圍第5項所述之記憶體單元，其中該記憶體元件、該S型負微分電阻元件，以及該電壓控制電阻元件係垂直堆疊並電性串聯。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件為一雙向臨界開關。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件包括一穿隧障壁層與一電荷密度為區域性可變的層。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件包括一電荷密度為區域性可變的層，被兩穿隧障壁層夾於中間。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件包括一經過金屬-絕緣體轉換處理的材料。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件包括一熱敏電阻元件。
- 如申請專利範圍第5項所述之記憶體單元，其中該S型負微分電阻元件包括一氧化層。
- 如申請專利範圍第10項所述之記憶體單元，其中該雙向臨界開關包括至少一S、Se以及Te與至少一Ge、As、N、P以及Si的組合。
- 如申請專利範圍第1項所述之記憶體單元，其中該高選擇比元件之該第二電阻值與該S型負微分電阻元件之該第一電阻值的比值大於5*105。
- 如申請專利範圍第17項所述之記憶體單元，其中該高選擇比元件之該第二電阻值與該記憶體元件於高阻抗狀態之電阻值的比值約大於106。
- 如申請專利範圍第10項所述之記憶體單元，其中該雙向臨界開關的厚度等於或小於10奈米。
- 如申請專利範圍第1項所述之記憶體單元，其中該電壓控制電阻元件包括一第一TiN層，堆疊於該第一TiN層之上的一TiOx(0<x≦2)層，以及堆疊於該TiOx層之上的一第二TiN層。
- 如申請專利範圍第20項所述之記憶體單元，其中該TiOx層為一TiO2層。
- 如申請專利範圍第20項所述之記憶體單元，其中該TiOx層之厚度約為5至20奈米，該第一及該第二TiN層的厚度則皆為約10至40奈米。
- 如申請專利範圍第9項所述之記憶體單元，其中該電壓控制電阻元件被選擇為當施加於該記憶體單元的電壓約等同於該記憶體單元的一選擇電壓時，流經該記憶體單元之電流大於該S型負微分電阻元件的一保持電流，但具有小於10 MA/cm2之電流密度。
- 如申請專利範圍第23項所述之記憶體單元，其中該S型負微分電阻元件的該保持電流密度約為10 kA/cm2。
- 一種記憶體單元控制元件，包括：一選擇元件，於足夠高的電壓時具有一第一電阻值，於足夠低的電壓時具有一第二電阻值，其中該第二電阻值大於該第一電阻值；以及一電壓控制電阻元件，與該選擇部分電性耦合。
- 如申請專利範圍第25項所述之記憶體單元控制元件，其中該選擇元件與該電壓控制電阻元件係為相互堆疊，並且彼此電性串聯。
- 如申請專利範圍第25項所述之記憶體單元控制元件，其中該選擇元件為一S型負微分電阻元件。
- 一種三維記憶體陣列，包括：複數個具有水平導線的平面垂直堆疊，每個上述平面皆包括由向一第一方向排列的水平導線組成一陣列，每一上述水平導線包括：一金屬線；以及一電壓控制電阻材料形成於該金屬線之至少一側壁；複數個垂直導線，每個上述平面中之每一上述垂直導線與鄰近的一上述水平導線接觸，上述每一垂直導線包括：一可變阻抗記憶體材料及/或一S型負微分電阻材料，其中該可變阻抗記憶體材料以及該S型負微分電阻材料彼此電性耦合，並亦與該電壓控制電阻元件電性耦合；以及複數條位元線，朝與該第一方向垂直的一第二方向排列，位於上述垂直導線上方並與上述垂直導線電性連接。
- 一種三維記憶體陣列，包括：複數個具有水平導線的平面垂直堆疊，每個上述平面皆包括由向一第一方向排列的水平導線組成一陣列，每一上述水平導線包括：一S型負微分電阻材料或一可變電阻材料；一金屬線，形成於該S型負微分電阻材料或該可變電阻材料之上；以及一電壓控制電阻材料，形成於該S型負微分電阻材料或該可變電阻材料之至少一側壁之上；複數個垂直導線，每個上述平面中之每一上述垂直導線與鄰近的一上述水平導線接觸；複數條位元線，朝與該第一方向垂直的一第二方向排列，位於上述垂直導線上方並與上述垂直導線電性連接。
- 如申請專利範圍第29項所述之三維記憶體陣列，其中該垂直導線更包括一S型負微分電阻材料或一可變電阻材料，且該可變電阻材料、該電壓控制電阻材料以及該S型負微分電阻材料彼此串聯。
- 一種三維記憶體陣列，包括：複數個具有水平導線的平面垂直堆疊，每個上述平面皆包括由向一第一方向排列的水平導線組成一陣列，每一上述水平導線包括：一金屬線；以及一電壓控制電阻材料形成於該金屬線之至少一側壁；複數個垂直導線，每個上述平面中之每一上述垂直導線與鄰近的一上述水平導線接觸，上述每一垂直導線包括一可變阻抗記憶體材料；複數條位元線，朝與該第一方向垂直的一第二方向排列，位於上述垂直導線上方並與上述垂直導線電性連接。
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