[go: up one dir, main page]

TW201301015A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201301015A
TW201301015A TW101116524A TW101116524A TW201301015A TW 201301015 A TW201301015 A TW 201301015A TW 101116524 A TW101116524 A TW 101116524A TW 101116524 A TW101116524 A TW 101116524A TW 201301015 A TW201301015 A TW 201301015A
Authority
TW
Taiwan
Prior art keywords
transistor
circuit
oxide semiconductor
semiconductor device
mode
Prior art date
Application number
TW101116524A
Other languages
English (en)
Other versions
TWI522791B (zh
Inventor
Hidetomo Kobayashi
Masashi Fujita
Takuro Ohmaru
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW201301015A publication Critical patent/TW201301015A/zh
Application granted granted Critical
Publication of TWI522791B publication Critical patent/TWI522791B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Memory System (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本發明的一個方式當使安裝有鎖存式記憶體的CPU工作時，根據CPU的處理內容選擇常儲存方式或結束時儲存方式的任一個來降低安裝有鎖存式記憶體的CPU的耗電量。當使安裝有鎖存式記憶體的CPU工作時，當電源重複開和關的工作的次數多時選擇常儲存方式，而當電源重複開和關的工作的次數少時選擇結束時儲存方式。基於根據耗電量決定的閾值來選擇常儲存方式或結束時儲存方式的任一個。

Description

半導體裝置
本發明係關於一種半導體裝置。在本說明書中，半導體裝置是指半導體元件本身或者包括半導體元件的裝置，作為這種半導體元件，例如可以舉出薄膜電晶體。從而，液晶顯示裝置及記憶裝置等也包括在半導體裝置中。
半導體裝置根據其功能安裝有各種裝置(電路)。作為這種裝置(電路)，可以舉出進行資訊的處理的中央處理單元(CPU：Central Processing Unit)。CPU被要求低耗電量化。
另外，CPU安裝有用於進行資訊的處理的記憶裝置。作為這種記憶裝置的一例，可以舉出鎖存式記憶體(latch memory)。
另一方面，近年來，呈現半導體特性的金屬氧化物(以下稱為氧化物半導體)受到注目。氧化物半導體可以應用於電晶體(專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報[專利文獻2]日本專利申請公開第2007-096055號公報
作為將資料儲存在鎖存式記憶體中的記憶元件中的方式，可以舉出如下兩個方式：每次進行處理時將資料儲存 在記憶元件中的方式(常儲存方式)；以及僅在結束處理之後將資料儲存在記憶元件中的方式(結束時儲存方式)。
在常儲存方式中，當CPU在進行運算處理時也依次存取記憶元件來儲存資料，所以能夠迅速地關閉電源。然而，由於依次存取記憶元件，因此由記憶元件中的寫入和/或擦除引起的耗電量大。
另一方面，在結束時儲存方式中，當CPU在進行運算處理時不存取記憶元件，所以能夠減少耗電量。然而，由於僅在結束處理時將所有的資料儲存在記憶元件中，因此當關閉電源時需要比常儲存方式長的時間。
另外，將這種關閉電源時所需要的時間稱為開銷(overhead)。注意，常儲存方式也有開銷，但是該開銷很短。
本發明的一個方式的目的在於當使安裝有鎖存式記憶體的CPU工作時，根據處理內容選擇常儲存方式或結束時儲存方式的任一個來降低安裝有鎖存式記憶體的CPU的耗電量。
本發明的一個方式是一種CPU的工作方法，其中，當使安裝有鎖存式記憶體的CPU工作時，當電源重複開和關的工作的次數多時選擇常儲存方式，而當電源重複開和關的工作的次數少時選擇結束時儲存方式。
在此，根據進行運算處理時的資料的儲存及資料的讀出的耗電量的總和來判斷電源重複開和關的工作的次數多或者少。換言之，在常儲存方式中，雖然在進行處理時一直存在記憶元件的充放電所導致的電力的消耗，但是由於開銷時間短，所以開銷所需的耗電量少。另一方面，在結束時儲存方式中，雖然在進行處理時不存在記憶元件的充放電所導致的電力的消耗，但是由於開銷時間長，所以開銷所需的耗電量多。因而，根據CPU的處理內容來選擇記憶元件的充放電造成的耗電量與開銷造成的耗電量的總耗電量少的方式。
另外，半導體裝置的製造者或使用者可以選擇常儲存方式或結束時儲存方式的任一個。在預先決定CPU所進行的處理內容的情況下，製造者可以選擇上述方式中的任一個，而在不預先決定CPU所進行的處理內容並需要根據安裝有CPU的半導體裝置的結構及工作而適當地加以改變的情況等下，使用者可以選擇上述方式中的任一個。
另外，也可以採用根據之前的電源重複的開和關工作而CPU自動選擇常儲存方式或結束時儲存方式的任一個方式。
換言之，本發明的一個方式是一種至少包括控制電路以及中央處理單元的半導體裝置。所述控制電路至少包括監視電路、信號控制電路以及第一記憶元件。所述中央處理單元至少包括多個第二記憶元件以及多個觸發電路。所述監視電路檢測所述信號控制電路的開和關的次數。所述 信號控制電路生成對所述中央處理單元所具有的所述多個第二記憶元件及所述多個觸發電路輸入的信號。在所述檢測出的次數為閾值以上的情況下在所述第一記憶元件中儲存常儲存方式的資料，而在所述檢測出的次數小於閾值的情況下在所述第一記憶元件中儲存結束時儲存方式的資料。所述多個第二記憶元件分別包括一方的電極與保持為恆定的電位的佈線電連接的電容元件以及源極和汲極中的一方與所述電容元件的另一方的電極電連接的電晶體。所述電晶體的每通道寬度1μm的截止電流為10aA/μm以下。
另外，所述控制電路具有計時器及介面較佳。另外，所述中央處理單元具有邏輯電路較佳。
另外，在這種半導體裝置中，可以將截止電流極小的電晶體用於記憶元件。換言之，在截止電流極小的電晶體的源極和汲極中的一方與電容元件的一方的電極之間設置成為浮動狀態的節點，並將該節點的電位設定為H位準或者L位準，來能夠保持資料。藉由使用截止電流極小的電晶體，即使關閉電源也能夠保持資料。
另外，在本說明書中，截止電流極小的電晶體是指能夠將每通道寬度1μm的截止電流值在室溫下降低到10aA/μm(1×10-17A/μm)以下，較佳的是1aA/μm(1×10-18A/μm)以下，更佳的是1zA/μm(1×10-21A/μm)以下，進一步較佳的是1yA/μm(1×10-24A/μm)以下的電晶體。
此外，截止電流極小的電晶體是使用能隙寬的半導體材料(2.0eV至3.5eV)設置通道形成區的電晶體較佳， 並且是少數載子實際上不存在的電晶體(少數載子實際上不存在的電晶體)較佳。作為用於這樣的截止電流極小的電晶體的半導體材料，可以舉出其本質載子密度低於矽的碳化矽或氮化鎵等化合物半導體或氧化鋅等氧化物半導體等。例如，在使用氧化物半導體形成通道形成區的電晶體中，因少數載子的密度低而少數載子不容易被感應。因此，在使用氧化物半導體形成通道形成區的電晶體中，洩漏電流不容易產生且截止電流低。
另外，在本說明書中，“原子”或“分子”可以被離子化。
藉由本發明的一個方式，能夠降低安裝有鎖存式記憶體的CPU的耗電量。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
首先，對本發明的一個方式的半導體裝置的一個結構例進行說明。
圖1示出本發明的一個方式的半導體裝置100的概略。半導體裝置100具有控制電路102以及CPU104，控制 電路102具有計時器106、監視電路108、EN信號控制電路110、方式儲存用記憶元件112以及介面114，CPU104具有資料儲存用記憶元件116、觸發電路118以及邏輯電路120。
這裏，設置有多個資料儲存用記憶元件116、多個觸發電路118以及多個邏輯電路120。另外，如圖1所示，設置有m個資料儲存用記憶元件116(m為自然數)，還設置有m個觸發電路118。注意，雖然在觸發電路118(k)與觸發電路118(k+1)之間配置有邏輯電路120(k為自然數)，但是邏輯電路120是隨機配置的。例如，也可以在觸發電路118(k)與觸發電路118(k+1)之間配置邏輯電路120，而在觸發電路118(k-1)與觸發電路118(k)之間不配置邏輯電路120。從而，設置有n個(n為自然數，n<m)邏輯電路120。
CPU104是進行運算處理的電路。
計時器106設定監視電路108的測定期間。
監視電路108是測定由計時器106設定的期間中的EN信號的變化次數(H信號漂移到L信號的次數以及L信號漂移到H信號的次數)的電路。
EN信號控制電路110是如下電路，該電路根據方式儲存用記憶元件112的資料而選擇常儲存方式或結束時儲存方式的任一個，並根據所選擇的方式而生成EN信號並將其輸出(初期)。此外，EN信號控制電路110根據由監視電路108測定的EN信號的變化次數選擇常儲存方式 或結束時儲存方式的任一個(工作時)。根據耗電量將EN信號的變化次數的閾值(標準值)設定為指定的值。在EN信號的變化次數為閾值以上的情況下選擇常儲存方式，而在EN信號的變化次數小於閾值的情況下選擇結束時儲存方式。可以在方式儲存用記憶元件112中儲存被選擇的常儲存方式或結束時儲存方式。
另外，作為EN信號控制電路110所生成的EN信號可以舉出REN(Read ENable：讀使能)信號和WEN(Write ENable：寫使能)信號。就是說，當稱作EN信號時，包含REN信號和WEN信號的兩者。
方式儲存用記憶元件112是儲存由EN信號控制電路110選擇的方式的元件。方式儲存用記憶元件112儲存被選擇的常儲存方式或者結束時儲存方式即可，所以只要能夠儲存至少一位元的資料即可。
半導體裝置100的製造者或者使用者等利用介面114輸入作為半導體裝置100的工作方式的輸入常儲存方式或結束時儲存方式的任一個。在預先決定CPU104所進行的處理內容的情況下，製造者可以藉由介面114輸入上述方式中的任一個，而在不預先決定CPU104所進行的處理內容並需要根據半導體裝置100的結構及工作而適當地加以改變的情況等下，使用者可以藉由介面114輸入上述方式中的任一個。
資料儲存用記憶元件116儲存用於運算處理的資料或藉由運算處理算出的資料。所有的資料儲存用記憶元件 116電連接有EN信號控制電路110，並被輸入WEN信號。
觸發電路118可以使用D觸發電路。所有的觸發電路118電連接有EN信號控制電路110，並被輸入REN信號及被反相的REN信號(RENB)。
邏輯電路120是用於運算處理的電路，並設置在兩個觸發電路118之間。
在此，對CPU104的一部分的部分122進行說明。另外，部分122設置有資料儲存用記憶元件116(1)和觸發電路118(1)。
圖2A示出部分122的具體電路結構的一例。部分122包括資料儲存用記憶元件116(1)和觸發電路118(1)。
在此，資料儲存用記憶元件116(1)具有電晶體164和電容元件166，電容元件166的一方的電極與低電位電源線(Vss)電連接，電容元件166的另一方的電極與電晶體164的源極和汲極中的一方電連接，電晶體164的源極和汲極中的另一方與觸發電路118(1)電連接。另外，電晶體164的閘極與EN信號控制電路110電連接，對電晶體164的閘極輸入WEN信號。
觸發電路118(1)具有第一傳輸門(transmission gate)152、第一時脈反相器電路(clocked inverter circuit)154、第二時脈反相器電路156、第二傳輸門158、反相器電路160以及第三時脈反相器電路162。觸發電 路118(1)的輸入端子與第一傳輸門152的第一端子電連接，第一傳輸門152的第二端子與第一時脈反相器電路154的第一端子及第二時脈反相器電路156的第二端子電連接，第一時脈反相器電路154的第二端子與第二時脈反相器電路156的第一端子、第二傳輸門158的第一端子以及電晶體164的源極和汲極中的另一方電連接，第二傳輸門158的第二端子與反相器電路160的第一端子及第三時脈反相器電路162的第二端子電連接，反相器電路160的第二端子及第三時脈反相器電路162的第一端子與觸發電路118(1)的輸出端子電連接。
另外，對第一傳輸門152的n通道型電晶體的閘極輸入時脈信號(CLK)，對p通道型電晶體的閘極輸入被反相的時脈信號(CLKB)。對第一時脈反相器電路154輸入REN信號及RENB信號。對第二時脈反相器電路156的n通道型電晶體的閘極輸入被反相的時脈信號(CLKB)，對p通道型電晶體的閘極輸入時脈信號(CLK)。對第二傳輸門158的n通道型電晶體的閘極輸入被反相的時脈信號(CLKB)，對p通道型電晶體的閘極輸入時脈信號(CLK)。對第三時脈反相器電路162的n通道型電晶體的閘極輸入被反相的時脈信號(CLKB)，對p通道型電晶體的閘極輸入時脈信號(CLK)。
這裏，為了明確起見，圖2B1、圖2B2、圖2C1以及圖2C2示出圖2A所示的各個電路的具體結構的一例。
圖2B2示出圖2B1所示的傳輸門的具體結構。圖2B1 所示的S1至S4分別對應於圖2B2所示的S1至S4。
圖2C2示出圖2C1所示的時脈反相器電路的具體結構。圖2C1所示的S1至S4分別對應於圖2C2所示的S1至S4。
在此，電晶體164的截止電流極小，所以在電晶體164的源極和汲極中的一方與電容元件166的一方的電極之間能夠保持資料。如此，當關閉電源時，將資料保持在資料儲存用記憶元件116中，而不保持在資料儲存用記憶元件116及觸發電路118的外部的非揮發性記憶元件中，因此當儲存資料時不花費長時間，並且即使關閉電源也能夠保持資料。
另外，截止電流極小的電晶體是指能夠將每通道寬度1μm的截止電流值在室溫下降低到10aA/μm(1×10-17A/μm)以下，較佳的是1aA/μm(1×10-18A/μm)以下，更佳的是1zA/μm(1×10-21A/μm)以下，進一步較佳的是1yA/μm(1×10-24A/μm)以下的電晶體。
此外，截止電流極小的電晶體是使用能隙寬的半導體材料(2.0eV至3.5eV)設置通道形成區的電晶體較佳，並且是少數載子實際上不存在的電晶體(少數載子實際上不存在的電晶體)較佳。作為用於這樣的截止電流極小的電晶體的半導體材料，可以舉出其本質載子密度低於矽的碳化矽或氮化鎵等化合物半導體或氧化鋅等氧化物半導體等。例如，在使用氧化物半導體形成通道形成區的電晶體中，因少數載子的密度低而少數載子不容易被感應。因此 ，在使用氧化物半導體形成通道形成區的電晶體中，洩漏電流不容易產生且截止電流低。
如上所述，藉由採用圖1及圖2A所示的結構，並使用截止電流極小的電晶體，能夠防止電荷從儲存保持部洩漏，同時能夠降低耗電量。
注意，觸發電路118(1)不侷限於圖2A所示的方式，只要使用D觸發電路即可。
作為上述電晶體164使用氧化物半導體電晶體是較佳的。
但是，在本發明中，電晶體不侷限於具有特定結構的電晶體，也可以使用具有各種結構的電晶體。從而，電晶體既可以使用由多晶矽構成的電晶體，又可以使用設置在SOI(Silicon On Insulator：絕緣體上矽)基板上的電晶體。
另外，在上述說明中作為電晶體164使用n通道型電晶體，但是不侷限於此，也可以適當地使用p通道型電晶體。
接著，對可用於本發明的截止電流小的電晶體進行說明。作為截止電流小的電晶體可以舉出使用呈現半導體特性的金屬氧化物形成的電晶體。作為截止電流小的電晶體之外的電晶體，可以舉出設置在半導體基板上的電晶體。
圖3示出可用於本發明的電晶體的剖面結構的概略的一例。在圖3中，在設置在半導體基板上的電晶體上形成有截止電流小的電晶體。設置在半導體基板上的電晶體既 可以包含p通道型電晶體及n通道型電晶體的兩者，又可以只設置有其中一個。
設置在半導體基板上的p通道型電晶體及n通道型電晶體可以藉由一般的方法形成。在形成設置在半導體基板上的p通道型電晶體及設置在半導體基板上的n通道型電晶體之後，在其上形成截止電流小的電晶體。換言之，將形成有p通道型電晶體及n通道型電晶體的半導體基板200作為被形成基板在該基板上形成截止電流小的電晶體。作為截止電流小的電晶體，可以舉出在氧化物半導體層中具有通道形成區的電晶體。
另外，設置有p通道型電晶體及n通道型電晶體的半導體基板200具有用作源極區及汲極區的高濃度雜質區201、低濃度雜質區202、閘極絕緣膜203、閘極電極204以及層間絕緣膜205(圖3)。
在氧化物半導體層中具有通道形成區的電晶體210具有：設置在設置有p通道型電晶體及n通道型電晶體的半導體基板200上的氧化物半導體層211；以接觸於氧化物半導體層211且彼此相隔的方式設置的源極電極212a及汲極電極212b；設置在氧化物半導體層211的至少通道形成區上的閘極絕緣膜213；以及以重疊於氧化物半導體層211的方式設置在閘極絕緣膜213上的閘極電極214b(圖4D)。另外，雖然未圖示，但是電極214a與閘極電極214b電連接，並且閘極電極204與電極214a電連接。
層間絕緣膜205還用作氧化物半導體層211的基底絕 緣膜。
層間絕緣膜205可以利用至少其表面包含氧，並藉由加熱處理氧的一部分脫離的絕緣氧化物形成。作為藉由加熱處理氧的一部分脫離的絕緣氧化物，使用包含多於化學計量比的氧的絕緣氧化物是較佳的。這是因為可以藉由該加熱處理將氧供應到接觸於層間絕緣膜205的氧化物半導體膜的緣故。
作為包含多於化學計量比的氧的絕緣氧化物，例如可以舉出在SiOx中x>2的氧化矽。但是，不限於此，層間絕緣膜205可以使用氧化矽、氧氮化矽、氮氧化矽、氧氮化鋁、氧化鎵、氧化鉿或氧化釔等形成。
此外，層間絕緣膜205可以是疊層膜。層間絕緣膜205例如可以採用在氮化矽膜上設置有氧化矽的疊層結構。
另外，在包含多於化學計量比的氧的絕緣氧化物中，氧的一部分由於加熱處理而容易脫離。氧的一部分因加熱處理容易脫離時的根據TDS分析的氧的脫離量(換算為氧原子的值)為1.0×1018atoms/cm3以上較佳，1.0×1020atoms/cm3以上更佳，3.0×1020atoms/cm3以上進一步較佳。
在此，說明TDS分析的方法。TDS分析中的氣體的脫離量與離子強度的時間積分值成正比。因此，從氧化物中的離子強度的時間積分值和標準樣品的基準值可以計算出氣體的脫離量。標準樣品的基準值是指在含有所定的原子 的樣品(標準樣品)中的在光譜的積分值中原子密度所占的比例。
例如，從包含所定密度的氫的矽晶片(標準樣品)的離子強度和氧化物的離子強度，使用NO2=NH2/SH2×SO2×α可以算出氧化物中的氧分子(O2)的脫離量(NO2)。
NH2是從標準樣品脫離的氫分子(H2)的換算為密度的值。SH2是標準樣品的氫分子(H2)的離子強度的時間積分值。就是說，將NH2/SH2設定為標準樣品的基準值。SO2是絕緣氧化物的氧分子(O2)的離子強度的時間積分值。α是影響離子強度的係數。關於所述算式的詳細情況，可以參照日本專利申請公開第06-275697號公報。
另外，根據TDS分析的氧的脫離量(換算為氧原子的值)示出當使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×1016atoms/cm3的氫原子的矽晶片為標準樣品進行測量時的值。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的電離率算出。另外，因為所述係數α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以算出氧原子的釋放量。
注意，NO2是氧分子(O2)的脫離量。因此，用氧原子換算的氧脫離量是氧分子(O2)的脫離量的2倍。
層間絕緣膜205可以利用濺射法或CVD法等形成，但是利用濺射法形成是較佳的。當作為層間絕緣膜205形成氧化矽膜時，可以使用石英(使用合金石英較佳)靶材 作為靶材，並使用氬氣作為濺射氣體。或者，也可以使用矽靶材作為靶材，並使用包含氧的氣體作為濺射氣體。另外，作為包含氧的氣體，既可以是氬氣和氧氣的混合氣體，又可以只是氧氣。
在形成層間絕緣膜205之後且在形成成為氧化物半導體層211的氧化物半導體膜之前進行第一加熱處理。第一加熱處理是用來去除包含在層間絕緣膜205中的水及氫的製程。將第一加熱處理的溫度設定為包含在層間絕緣膜205中的水及氫脫離的溫度(具有脫離量的峰值的溫度)以上且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200變質或變形的溫度，為400℃以上且750℃以下較佳，而低於後面進行的第二加熱處理的溫度。
然後，在形成氧化物半導體膜之後，進行第二加熱處理。第二加熱處理是將層間絕緣膜205用作氧的供應源來將氧供應到氧化物半導體膜的製程。但是，進行第二加熱處理的時序不限於此，也可以在藉由加工氧化物半導體膜來形成氧化物半導體層211之後進行。
另外，第二加熱處理在氮氣或者氦、氖、氬等稀有氣體氛圍中進行，該氛圍不包含氫、水、羥基或氫化物等是較佳的。或者，將引入到加熱處理裝置中的氮氣或者氦、氖、氬等稀有氣體的純度設定為6N(99.9999%)以上較佳，設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，0.1ppm以下較佳)更佳。
另外，根據第二加熱處理的條件、氧化物半導體膜或 氧化物半導體層211的材料，有時氧化物半導體膜或氧化物半導體層211產生晶化而成微晶層或多晶層。例如，有時成為晶化率為90%以上或80%以上的微晶層。另外，根據第二加熱處理的條件、氧化物半導體膜或氧化物半導體層211的材料，有時成為不包含結晶成分的非晶體。另外，有時在非晶層中混有微晶(晶粒直徑為1nm以上且20nm以下)。
另外，當進行第二加熱處理時，層間絕緣膜205用作氧的供應源。
另外，氧化物半導體膜的被形成面的層間絕緣膜205的平均面粗糙度(Ra)為0.1nm以上且低於0.5nm較佳。這是因為當氧化物半導體膜具有結晶性時可以使其結晶定向在實際上相同的方向上一致的緣故。
注意，在此平均面粗糙度(Ra)是指為了可以應用於測量表面而將在JIS B0601：2001(ISO4287：1997)中定義的中心線平均粗糙度(Ra)擴大為三維來得到的值。平均粗糙度(Ra)可以用將從基準面到指定面的偏差的絕對值平均而得到的值表示。
在此，作為中心線平均粗糙度(Ra)，當從粗糙度曲線在其中心線方向上截取測量長度L的部分，並以該所截取的部分的中心線的方向為X軸，以縱向放大率的方向(垂直於X軸的方向)為Y軸，用Y=F(X)表示粗糙度曲線時，可以由以下算式(1)得到。
並且，作為平均面粗糙度(Ra)，當由Z=F(X，Y)表示測量資料所示的面即測量表面時，可以用將從基準面到指定面的偏差的絕對值平均而得到的值表示。即可以由以下算式(2)得到。
在此，指定面是指粗糙度測量的目標的表面，且是由座標(X1，Y1)、(X1，Y2)、(X2，Y1)、(X2，Y2)表示的四個點圍繞的矩形區域。當假設指定面具有理想的平坦面時，由SO表示指定面的面積。
另外，基準面是指指定面的平均高度中的平行於XY平面的面。也就是說，當指定面的高度的平均值是Z0時，基準面的高度也可以由Z0表示。
如此，為了將層間絕緣膜205的平均面粗糙度設定為0.1nm以上且低於0.5nm，可以進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理。CMP處理可以在形成氧化物半導體膜之前進行，但是在進行第一加熱處理之前進行較佳。
在此，可以進行一次以上的CMP處理。較佳的是，當分多次進行CMP處理時，在進行高拋光率的初期拋光 之後，進行低拋光率的精拋光。
另外，為了使層間絕緣膜205平坦化，也可以進行乾蝕刻等，以代替CMP處理。在此，作為蝕刻氣體，可以使用氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫、氟化氮等。
另外，為了使層間絕緣膜205平坦化，也可以進行電漿處理等，以代替CMP處理。在此，當進行電漿處理時可以使用稀有氣體。藉由該電漿處理，對被處理面照射惰性氣體的離子，利用濺射效果使被處理面的微細的凹凸平坦化。這種電漿處理被稱為反濺射。
另外，為了使層間絕緣膜205平坦化，可以採用上述處理中的任何一種。例如，可以只進行反濺射，也可以在進行CMP處理之後進行乾蝕刻。注意，為了防止水等混入到氧化物半導體膜的被形成面的層間絕緣膜205，利用乾蝕刻或者反濺射較佳。尤其是，當在進行第一加熱處理之後進行平坦化處理時，利用乾蝕刻或者反濺射較佳。
作為氧化物半導體層211，例如可以形成氧化物半導體膜，並在該氧化物半導體膜上形成蝕刻掩模，藉由進行蝕刻來選擇性地形成。此外，也可以利用噴墨法等。
氧化物半導體膜至少包含銦(In)或鋅(Zn)較佳。尤其包含In和Zn的兩者較佳。並且包含鎵(Ga)較佳。如果包含鎵(Ga)，則可以降低電晶體特性的偏差。將這樣可以降低電晶體特性的偏差的元素稱為穩定劑(stabilizer)。作為穩定劑，可以舉出錫(Sn)、鉿(Hf) 或鋁(Al)。
另外，作為其他的穩定劑，可以舉出作為鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)。也可以具有上述元素中的一種或多種。
例如，作為氧化物半導體，可以例示出：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限 制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，可以在本發明的一個方式中使用的氧化物半導體膜不侷限於上述材料，根據所需要的半導體特性(遷移率、閾值、偏差等)可以使用適當的組成的材料。另外，根據所需要的電晶體特性(半導體特性)，可以適當地調整載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離及密度等的條件。
例如，使用In-Sn-Zn類氧化物可以獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
氧化物半導體既可以為單晶又可以為非單晶。在氧化物半導體為非單晶的情況下，可以為非晶或多晶。此外，也可以採用在非晶體中含有具有結晶性的部分的結構。或者，也可以為非非晶。
此外，較佳的是，在所述金屬氧化物中，相對於這些化學計量比，包含過剩的氧。藉由包含過剩的氧，可以抑制由形成的氧化物半導體膜的氧缺損導致的載子的產生。
此外，作為一個例子，當使用In-Zn類金屬氧化物形成氧化物半導體膜時，將靶材的組成設定為原子數比為In/Zn=1至100，為In/Zn=1至20較佳，In/Zn=1至10更佳。藉由將Zn的原子數比設定為較佳的所述範圍內，可以提高場效應遷移率。在此，為了包含過剩的氧，將金屬氧化物的原子數比In：Zn：O=X：Y：Z設定為Z>1.5X+Y較佳。
另外，在此，靶材的填充率為90%以上且100%以下，為95%以上且99.9%以下是較佳的。藉由提高靶材的填充率，可以使所形成的氧化物半導體膜成為緻密的膜。
另外，可以應用於氧化物半導體膜的金屬氧化物的能隙為2eV以上較佳，2.5eV以上更佳，3eV以上進一步較佳。像這樣，藉由使用能隙寬的金屬氧化物，可以降低電晶體的截止電流。
此外，氧化物半導體膜包含氫。氫除了作為氫原子以外，有時作為氫分子、水、羥基或其他氫化物被包含。包含在氧化物半導體膜中的氫盡可能地少是較佳的。
另外，較佳的是降低氧化物半導體膜中的鹼金屬及鹼土金屬，將它們的濃度設定為1×1018atoms/cm3以下較佳，設定為2×1016atoms/cm3更佳。這是因為有時鹼金屬及鹼土金屬與氧化物半導體接合而產生載子，而導致電晶體的截止電流增大的緣故。
此外，對氧化物半導體膜的形成方法及厚度沒有特別的限制，可以根據製造的電晶體的大小決定。作為氧化物 半導體膜的形成方法，例如可以舉出濺射法、分子束外延法、塗敷法、印刷法、脈衝雷射沉積法等。可以將氧化物半導體膜的厚度設定為3nm以上且50nm以下。這是因為如果厚度厚於50nm，則有電晶體成為常導通狀態的擔憂。此外，當將電晶體的通道長度為30μm時，如果將氧化物半導體膜的厚度設定為5nm以下，則可以抑制短通道效應。
在此，作為較佳的一個例子，藉由利用In-Ga-Zn類金屬氧化物靶材的濺射法，形成氧化物半導體膜。在此，作為濺射氣體，可以使用稀有氣體(例如，氬氣)、氧氣或稀有氣體與氧氣的混合氣體。
另外，作為形成氧化物半導體膜時使用的濺射氣體，使用氫、水、羥基或氫化物等被去除的高純度氣體是較佳的。為了使濺射氣體成為高純度氣體，去除附著在處理室的內壁等的氣體，並在形成氧化物半導體膜之前對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱處理，即可。此外，也可以使引入到處理室的濺射氣體為高純度氣體，在此情況下，作為氬氣，使純度為9N(99.9999999%)以上，露點為-121℃以下，水為0.1ppb以下，氫為0.5ppb以下，即可。作為氧氣，使純度為8N(99.999999%)以上，露點為-112℃以下，水為1ppb以下，氫為1ppb以下，即可。此外，如果對設置有p通道型電晶體及n通道型電晶體的半導體基板200進行加熱以在保持高溫的狀態下形成氧化物半導體膜，則可以降低包 含在氧化物半導體膜中的水等雜質的濃度。並且，可以減少由於應用濺射法而混入到氧化物半導體膜的損傷。在此，將設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度設定為100℃以上且600℃以下，設定為200℃以上且400℃以下較佳。
此外，為了使氧化物半導體膜包含過剩的氧，可以由離子植入供應氧。
此外，氧化物半導體膜既可以具有非晶結構，又可以具有結晶結構。作為具有結晶結構時的較佳的一個方式，可以舉出向c軸方向配向的結晶性的(C Axis Aligned Crystalline：CAAC)氧化物半導體膜。藉由採用CAAC氧化物半導體膜作為氧化物半導體膜，可以提高電晶體的可靠性。
CAAC氧化物半導體膜是指如下一種氧化物半導體膜，其中結晶進行c軸配向，且從ab面、表面或介面的方向來看時具有三角形或六角形的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，在ab面(或者表面或介面)上包括a軸或b軸的方向不同(以c軸為中心旋轉)的結晶。
此外，從更廣義來理解，CAAC氧化物半導體膜是指非單晶的包括如下相的氧化物半導體膜，在該相中在從垂直於ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
另外，雖然CAAC氧化物半導體膜不是單晶，但是也不是只由非晶形成。另外，雖然CAAC氧化物半導體膜包括晶化部分(結晶部分)，但是也可以不能明確辨別一個結晶部分與其他結晶部分的邊界。
此外，可以用氮取代構成CAAC氧化物半導體膜的氧的一部分。另外，構成CAAC氧化物半導體膜的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC氧化物半導體膜的基板面或者CAAC氧化物半導體膜的表面及介面等的方向)一致。或者，構成CAAC氧化物半導體膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面或介面等的方向)。
此外，CAAC氧化物半導體膜根據其組成等可以是導體，也可以是半導體，還可以是絕緣體。另外，CAAC氧化物半導體膜根據其組成等既可以對可見光具有透明性又可以對可見光不具有透明性。
作為上述CAAC氧化物半導體膜的例子，也可以舉出如下一種材料，其中該材料被形成為膜狀，並且在從垂直於膜表面、基板面或介面的方向觀察時確認到三角形或六角形的原子排列，並且在其膜的剖面中確認到金屬原子或金屬原子和氧原子(或氮原子)的層狀排列等。
以下，參照圖5A至圖7C詳細說明包括在這樣的CAAC氧化物半導體膜中的結晶結構的一例。注意，原則上在圖5A至圖7C中，以垂直方向為c軸方向，並以垂直於c軸方向的面為ab面。另外，在簡單地稱為“上一半 ”或“下一半”時，以ab面為邊界。在圖5A至圖5E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖5A示出具有一個六配位銦(以下，In)以及靠近In的六個四配位氧(以下稱為四配位O)的結構。這裏，將對於一個In只示出靠近其的氧的結構稱為子單元。雖然圖5A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖5A的上一半及下一半中分別具有三個四配位O。圖5A所示的子單元的電荷為0。
圖5B示出具有一個五配位鎵(以下，Ga)、靠近Ga的三個三配位氧(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖5B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖5B所示的結構。圖5B所示的子單元的電荷為0。
圖5C示出具有一個四配位鋅(以下，Zn)以及靠近Zn的四個四配位O的結構。在圖5C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖5C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖5C所示的子單元的電荷為0。
圖5D示出具有一個六配位錫(以下，Sn)以及靠近Sn的六個四配位O的結構。在圖5D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖5D所示的子單元的電荷為+1。
圖5E示出包括兩個Zn的子單元。在圖5E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖5E所示的子單元的電荷為-1。
在此，將幾個子單元的集合體稱為一個組，而將由多個組構成的一個週期稱為一個單元。
這裏，說明這些子單元彼此接合的規則。圖5A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖5B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖5C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種單元可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四 配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式子單元彼此接合而構成一個組。
圖6A示出構成In-Sn-Zn類層結構的一個組的模型圖。圖6B示出由三個組構成的單元。另外，圖6C示出從c軸方向上觀察圖6B的層結構時的排列。
在圖6A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖6A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖6A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖6A中，構成In-Sn-Zn類層結構的組具有如下結構：在從上按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；該Zn藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的子單元接合；該子單元藉由該子單元的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述組彼此接合而構成一個週期的單元。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的子單元的電荷為+1。因此，為了形成包含Sn的層結構，需要用於消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖5E所示的包含兩個Zn的子單元。例如，因為如果對於一個包含Sn的子單元有一個包含兩個Zn的子單元則電荷被消除，所以可以使層結構的總電荷為0。
此外，In可以具有五配位或六配位。明確而言，藉由採用圖6B所示的單元來可以得到In-Sn-Zn類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn類的結晶的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用其他金屬氧化物時也與上述相同。例如，圖7A示出構成In-Ga-Zn類的結晶的層結構的一個組的模型圖。
在圖7A中，構成In-Ga-Zn類層結構的組具有如下結構：在從上按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述組彼此接合而構成一個週期的單元。
圖7B示出由三個組構成的單元。另外，圖7C示出從c軸方向上觀察圖7B的層結構時的排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的子單元的電荷為0。因此，組合這些子單元而成的組的總電荷一直為0。
此外，構成In-Ga-Zn類的結晶的層結構的組不侷限於圖7A所示的組。
在此，說明CAAC氧化物半導體膜的形成方法。
首先，藉由濺射法等形成氧化物半導體膜。另外，藉由在使設置有p通道型電晶體及n通道型電晶體的半導體基板200保持為高溫度的情況下形成氧化物半導體膜，可以提高結晶部分對非晶部分的比例。此時，例如，將設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度設定為150℃以上且450℃以下即可，設定為200℃以上且350℃以下較佳。
在此，也可以對形成的氧化物半導體膜進行加熱處理。由該加熱處理，可以增加結晶部分對非晶部分的比例。將該加熱處理時的設置有p通道型電晶體及n通道型電晶體的半導體基板200的溫度例如設定為200℃以上且低於設置有p通道型電晶體及n通道型電晶體的半導體基板200本身不變質或變形的程度的溫度，為250℃以上且450℃以下較佳。可以將該加熱處理的時間設定為3分以上，但設定為24小時以下較佳。這是因為如果延長該加熱處 理的時間雖然可以增加結晶部分對非晶部分的比例，但是會使生產性降低的緣故。此外，可以在氧化氛圍下或惰性氛圍下進行該加熱處理，但是不限於此。此外，也可以在減壓下進行該加熱處理。
氧化氛圍是包含氧化氣體的氛圍。作為氧化氣體，例如可以例示出氧、臭氧、一氧化二氮等。較佳的是，從氧化氛圍中儘量去除不希望包含在氧化物半導體膜中的成分(例如，水及氫)。例如，可以將氧、臭氧、一氧化二氮的純度設定為8N(99.999999%)以上，設定為9N(99.9999999%)以上較佳。
此外，在氧化氛圍中可以包含有稀有氣體等惰性氣體。但是，需要在氧化氣體中包含有10ppm以上的氧化氣體。作為惰性氛圍，包含惰性氣體(氮氣或稀有氣體等)，且包含小於10ppm的氧化氣體等反應氣體。
另外，所有加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由利用RTA裝置，如果在短時間內，則也可以在較高的溫度下進行加熱處理。因此，可以形成結晶部分對非晶部分的比例大的氧化物半導體膜，並可以抑制生產性的降低。
但是用於所有加熱處理的裝置不限於RTA裝置，例如可以使用具備有利用電阻發熱體等所產生的熱傳導或熱輻射對被處理物進行加熱的機構的裝置。作為用於所有加熱處理的加熱處理裝置，例如可以舉出電爐、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA( Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置等。LRTA裝置是藉由從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。此外，GRTA裝置是將高溫氣體用作熱媒體來加熱被處理物的裝置。在此，高溫氣體的溫度高於被處理物的加熱溫度是較佳的。
此外，當使用氮濃度為1×1017atoms/cm3以上且5×1019atoms/cm3以下的In-Ga-Zn類金屬氧化物時，形成具有c軸配向的六方晶的結晶結構的金屬氧化物膜，包含一個或多個Ga及Zn的層配置在兩層的In-O結晶面(包含銦和氧的結晶面)之間。
此外，當形成In-Sn-Zn類金屬氧化物時，可以使用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35的靶材。
如上所說明那樣，可以形成CAAC氧化物半導體膜。
CAAC氧化物半導體膜與非晶結構的氧化物半導體膜相比，金屬和氧的接合的秩序性高。就是說，當氧化物半導體膜為非晶結構時，根據相鄰的金屬配位在金屬原子的氧原子的個數不同，但是在CAAC氧化物半導體膜中配位在金屬原子的氧原子的配位數大致恆定。因此，在微觀水準上也幾乎觀察不到氧缺損，而可以抑制由氫原子(包括氫離子)及鹼金屬原子等導致的電荷的遷移及導電性的不穩定。
從而，當將CAAC氧化物半導體膜用於通道形成區製造電晶體時，可以抑制在對電晶體進行光照射或偏壓-熱壓力試驗(BT)的附加之後產生的電晶體的臨界電壓的變化，而可以製造具有穩定的電特性的電晶體。
接著，藉由在氧化物半導體膜上形成蝕刻掩模進行蝕刻，來形成氧化物半導體層211(圖4A)。
然後，形成接觸於氧化物半導體層211且彼此分開而設置的源極電極212a及汲極電極212b(圖4B)。
作為源極電極212a及汲極電極212b，例如利用濺射法形成導電膜(例如金屬膜或添加有一導電型的雜質元素的矽膜等)，然後在該導電膜上形成蝕刻掩模，藉由進行蝕刻來選擇性地形成，即可。或者，可以使用噴墨法等。此外，成為源極電極212a及汲極電極212b的導電膜既可以以單層形成，有可以層疊多個層而形成。例如，可以採用由Ti層夾著Al層的三層的疊層結構。注意，成為源極電極212a及汲極電極212b的層也起信號線的作用。
接著，在氧化物半導體層211的至少通道形成區上形成閘極絕緣膜213，並在形成閘極絕緣膜213之後形成開口部(圖4C)。該開口部形成在重疊於閘極電極204的部分。
作為閘極絕緣膜213，例如可以藉由濺射法形成絕緣材料(例如，氮化矽、氮氧化矽、氧氮化矽或氧化矽等)膜。此外，閘極絕緣膜213既可以以單層形成，又可以層疊多個層而形成。在此，例如採用在氮化矽層上層疊有氧 氮化矽層的兩層的疊層結構。另外，當藉由濺射法形成閘極絕緣膜213時，可以防止氫及水分混入到氧化物半導體層211。此外，當閘極絕緣膜213使用絕緣氧化物膜時，可以供應氧以彌補氧缺損，所以是較佳的。
注意，“氮氧化矽”是指在其組成中氮含量多於氧含量。注意，“氧氮化矽”是指在其組成中氧含量多於氮含量。
在此，可以使用乾蝕刻對氧化物半導體膜進行加工。作為用於乾蝕刻的蝕刻氣體，例如可以使用氯氣體、或三氯化硼氣體和氯氣體的混合氣體。但是，不限於此，既可以使用濕蝕刻，又可以使用能夠加工氧化物半導體膜的其他方法。
較佳的是，閘極絕緣膜213使用至少在接觸於氧化物半導體層211的部分中包含氧且藉由加熱氧的一部分脫離的絕緣氧化物形成。就是說，作為層間絕緣膜205的材料使用所例示且列舉的材料是較佳的。藉由使用氧化矽形成閘極絕緣膜213中的接觸於氧化物半導體層211的部分，可以將氧擴散到氧化物半導體層211中，來可以防止電晶體的低電阻化。
此外，藉由作為閘極絕緣膜213使用矽酸鉿(HfSiOx)、添加了氮的矽酸鉿(HfSixOyNz)、添加了氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔或氧化鑭等high-k材料，可以降低閘極漏電流。在此，閘極漏電流是指流過在閘極電極與源極電極或汲極電極之間的洩漏電流。並且， 可以是利用所述high-k材料形成的層與利用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁及氧化鎵形成的層的疊層。但是，即使作為閘極絕緣膜213採用疊層結構，接觸於氧化物半導體層211的部分也為絕緣氧化物較佳。
閘極絕緣膜213可以利用濺射法形成。此外，將閘極絕緣膜213的厚度可以設定為1nm以上且300nm以下，設定為5nm以上且50nm以下較佳。當將閘極絕緣膜213的厚度設定為5nm以上，可以尤其使閘極漏電流小。
在此，也可以進一步地在惰性氣體氛圍下或氧氣氛圍下，進行第三加熱處理(為200℃以上且400℃以下較佳，例如250℃以上且350℃以下)。藉由第三加熱處理可以將殘留在氧化物半導體層211中的氫或水分擴散到閘極絕緣膜。並且，藉由進行第三加熱處理，可以以閘極絕緣膜213為供應源將氧供應到氧化物半導體層211。
此外，在氧化物半導體層211上形成閘極絕緣膜213之後進行第三加熱處理，但是其時序不限於此，也可以在形成成為電極214a及閘極電極214b或者電極214a及閘極電極214b的導電膜之後進行。
注意，在此將氧化物半導體層211的氫濃度設定為5.0×1019atoms/cm3以下，設定為5.0×1018atoms/cm3以下較佳。如此，藉由降低氫濃度，可以防止電晶體的臨界電壓向負方向漂移。
此外，較佳的是，使氧化物半導體層211的載子濃度 降低到小於1.0×1014/cm3。當使載子濃度小時，可以將截止電流抑制為低。
接著，藉由在閘極絕緣膜213上形成導電膜並在該導電膜上形成蝕刻掩模進行蝕刻，來形成電極214a及閘極電極214b(圖4D)。
電極214a及閘極電極214b可以使用與源極電極212a及汲極電極212b相同的材料及方法形成。
另外，雖然未圖示，但是較佳的是對氧化物半導體層211添加摻雜劑來在氧化物半導體層211中形成源極區及汲極區。
在此，摻雜劑的添加可以藉由離子植入法或離子摻雜法進行。此外，也可以藉由在包含摻雜劑的氣體氛圍中進行電漿處理來進行摻雜劑的添加。此外，作為所添加的摻雜劑可以使用氮、磷或硼等。
如上述所說明那樣，可以如圖3所示那樣在設置於半導體基板的電晶體上製造氧化物半導體電晶體。
如上述所說明那樣，作為氧化物半導體電晶體使用氧化物半導體較佳。使用氧化物半導體的電晶體可以提高場效應遷移率。
但是，實際的使用氧化物半導體的電晶體的場效應遷移率比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷以及半導體和絕緣膜之間的介面的缺陷。當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式(3)表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式(4)表示位能障壁。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。
線性區中的汲極電流Id可以由下述算式(5)表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當用Vg除算式(5)的兩邊，且對兩邊取對數時，成為下述算(6)式。
算式(6)的右邊是Vg的函數。由算式(6)可知，根據以縱軸為ln(Id/Vg)並以橫軸為1/Vg繪製實際測量值而得到的圖表的直線的傾斜度可以求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式(3)及算式(4)可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，根據上述所導出的結果，在半導體內部以及半導體與絕緣膜之間的介面沒有缺陷時的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的遷移率μ1可以由下述算式(7)表示。
在此，D是閘極方向上的電場，且B、1是常數。B及1可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式(7)的第二項也增加，所以遷移率μ1降低。
圖8示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用裝置類比軟體Sentaurus Device(Synopsys公司製造)，並且作為氧化物半導體，將能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，並將厚度設定為15nm。再者，將閘極的功函數設定為5.5eV，將源極的功函數設定為4.6eV，並且將汲極的功函數設定為4.6eV。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道寬度都為10μm，而汲極電壓Vd為0.1V。
如圖8所示，雖然當閘極電壓超過1V時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散亂變大，遷移率降低。另外，為了降低介面散亂，如上述算式(1)所示出說明那樣，將半導體層表面在原子級上設定為平坦(Atomic Layer Flatness)是較佳的。
圖9A至圖11C示出使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性的計算結果。在此，圖12A和圖12B示出用於計算的電晶體的剖面結構。圖12A和圖12B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區303a及半導體區303c。半導體區303a及半導體區303c的電阻率為2×10-3Ωcm。
圖12A所示的電晶體形成在基底絕緣膜301以及以埋入基底絕緣膜301中的方式且使用氧化鋁形成的埋入絕緣膜302上。該電晶體包括：半導體區303a及半導體區303c；夾在它們之間且成為通道形成區的本質半導體區303b；閘極305。在計算中，閘極305的寬度為33nm。
在閘極305和半導體區303b之間具有閘極絕緣膜304，在閘極305的雙側面具有側壁絕緣物306a及側壁絕緣物306b，並且在閘極305的上部具有用來防止閘極305與其他佈線的短路的絕緣膜307。側壁絕緣物的寬度為5nm。另外，以接觸於半導體區303a及半導體區303c的方式具有源極308a及汲極308b。另外，該電晶體的通道寬度為40nm。
圖12B所示的電晶體形成在基底絕緣膜301以及使用氧化鋁形成的埋入絕緣膜302上。該半導體包括：半導體區303a及半導體區303c；夾在它們之間的成為通道形成區的本質半導體區303b；閘極絕緣膜304；閘極305；側壁絕緣物306a及側壁絕緣物306b；絕緣膜307；以及源極308a及汲極308b。
圖12A所示的電晶體與圖12B所示的電晶體的不同之處為側壁絕緣物306a及側壁絕緣物306b正下方的半導體區的導電型。側壁絕緣物306a及側壁絕緣物306b正下方的半導體區域在圖12A所示的電晶體中為呈現n+導電型的區域，而在圖12B所示的電晶體中為本質的半導體區。換言之，設置有具有既不與半導體區303a(半導體區303c)也不與閘極305重疊的寬度Loff的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。偏置長度與側壁絕緣物306a(側壁絕緣物306b)的寬度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置類比軟體Sentaurus Device。圖9A至圖9C示出圖12A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，以源極為基準的與閘極的電位差)依賴性。將汲極電壓(Vd，以源極為基準的與汲極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
在圖9A中閘極絕緣膜的厚度為15nm，在圖9B中，閘極絕緣膜的厚度為10nm，並且在圖9C中閘極絕緣膜的厚度為5nm。閘極絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值以及導通狀態時的汲極電流Id(導通電流)沒有明顯的變化。
圖10A至圖10C示出在圖12B所示的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。在圖10A中閘極絕緣膜的厚度為15nm，在圖10B中閘極絕緣膜的厚度為10nm，並且在圖10C中閘極絕緣膜的厚度為5nm。
圖11A至圖11C示出在圖12B所示的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。在圖11A中閘極絕緣膜的厚度為15nm，在圖11B中閘極絕緣膜的厚度為10nm，並且在圖11C中閘極絕緣膜的厚度為5nm。
無論在上述任何一個結構中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有明顯的變化。
另外，在圖9A至圖9C中遷移率μ的峰值為80cm2/Vs左右，而在圖10A至圖10C中遷移率μ的峰值為60cm2/Vs左右，且在圖11A至圖11C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。
如上述所說明那樣，使用氧化物半導體的氧化物半導體電晶體具有非常高的遷移率。
此外，在此作為氧化物半導體電晶體說明的電晶體是一個例子，氧化物半導體電晶體不限於此，而可以採用各種各樣的形式。
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行加熱處理來能夠得到良好的特性。另外，主要成分是指占成分比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，能夠提高電晶體的場效應遷移率。此外，藉由使電晶體的臨界電壓向正方向漂移來能夠實現常關閉化。
例如，圖13A至圖13C示出使用以In、Sn、Zn為主要成分的通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，Vd為10V。
圖13A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm2/Vsec。另一方面，當藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜時，能夠提高場效應遷移率。圖13B示出將基板加熱到200℃來形成以In、Sn、Zn為主要成分的氧化物 半導體膜時的電晶體特性。此時的場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行加熱處理，能夠進一步提高場效應遷移率。圖13C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的加熱處理時的電晶體特性。此時的場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行加熱處理，還能夠從氧化物半導體膜中釋放而去除氫、羥基或水分，由此，可以如上述那樣提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且是因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體能夠實現理想的超過100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由加熱處理釋放該氧化物半導體所含有的氫、羥基或水分，藉由在該加熱處理的同時或在該加熱處理之後的加熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理能夠得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行 加熱處理，不僅可以提高場效應遷移率，而且還可以有助於實現電晶體的常截止化。將意圖性地不加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用於通道形成區的電晶體有臨界電壓漂移到負一側的傾向。然而，在採用意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體成為常截止的方向漂移，並且從圖13A和圖13B的對比也可以確認到該傾向。
另外，也能夠藉由改變In、Sn及Zn的比率來控制臨界電壓，作為成分比採用In：Sn：Zn=2：1：3來可以實現電晶體的常截止化。此外，藉由作為靶材的成分比採用In：Sn：Zn=2：1：3，能夠獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或加熱處理溫度設定為150℃以上，設定為200℃以上較佳，設定為400℃以上更佳。藉由在更高的溫度下進行成膜或進行加熱處理，能夠實現電晶體的常截止化。
此外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行加熱處理，能夠提高穩定性，而不受閘極偏壓．應力的影響。例如，在2MV/cm，150℃且一小時施加的條件下，可以使漂移分別小於±1.5V，小於1.0V較佳。
實際對在形成氧化物半導體膜後不進行加熱處理的樣品1的電晶體和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd設定為10V， 而對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式將Vg設定為20V，並保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度為-2MV/cm的方式將Vg設定為-20V，並保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖14A示出樣品1的正BT測試的結果，而圖14B示出負BT測試的結果。另外，圖15A示出樣品2的正BT測試的結果，而圖15B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80V及-0.42V。此外，樣品2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界電壓變動都小，由此可知其可靠性高。
加熱處理可以在包氧的氛圍中進行，但是也可以首先在包氮或惰性氣體的氛圍中或者在減壓下進行利用加熱處理的脫水化．脫氫化，然後在含氧的氛圍中進行加熱處理 來將氧添加到氧化物半導體。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體，能夠進一步提高加熱處理的效果。此外，作為加熱處理之後添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
雖然在氧化物半導體中及氧化物半導體與在其上層疊的膜之間的介面容易產生起因於氧缺陷的缺陷，但是藉由該加熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由加熱處理至少使氧化物半導體的一部分含有結晶，能夠獲得更穩定的氧化物半導體膜。例如，在使用成分比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行加熱處理，能夠使其結晶化。雖然加熱處理溫度是任意的溫度，但是例如藉由進行650℃的加熱處理，能夠利用X線繞射觀察到明確的繞射峰值。
實際進行了In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在已受過脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用濺射裝置並利用100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下繼續進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖18示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀察到起因於結晶的峰值，但是在樣品B中當2θ為35deg附近及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在對以In、Sn、Zn為主要成分的氧化物半導體進行成膜時意圖性地進行加熱處理及/或在成膜後進行加熱處理，能夠提高電晶體特性。
該基板加熱或加熱處理起到不使膜含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來能夠實現高純度化，由此能夠實現電晶體的常截止化，並且藉由使氧化物半導體實現高純度化來能夠使截止 電流為1aA/μm以下。在此，上述截止電流值的單位示出每通道寬度1μm的電流值。
圖19示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖19所示那樣，當基板溫度為125℃時截止電流為0.1aA/μm(1×10-19A/μm)以下，當基板溫度為85℃時截止電流為10zA/μm(1×10-20A/μm)以下。由於電流值的對數與溫度的倒數成正比，所以當基板溫度為室溫(27℃)時可以預想截止電流為0.1zA/μm(1×10-22A/μm)以下。因此，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫時設定為1zA/μm(1×10-21A/μm)以下。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化是較佳的。例如，為了防止水分被包含在膜中，作為濺射氣體使用其露點為-70℃以下的氣體是較佳的。另外，使用靶材本身不含有氫或水分等雜質的高純度化的靶材較佳。以In、Sn、Zn為主要成分的氧化物半導體可以藉由加熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以形成從一開始就不含有水分 的膜是較佳的。
此外，在使用在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。另外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將在通道長度方向上閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將在通道長度方向上一對電極從氧化物半導體膜超出的部分的寬度稱為dW。
圖16示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖17A示出基板溫度與臨界電壓的關係，而圖17B示出基板溫度與場效應遷移率的關係。
根據圖17A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，臨界電壓為1.09V至-0.23V。
此外，根據圖17B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，能夠在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為 30cm2/Vsec以上，設定為40cm2/Vsec以上較佳，設定為60cm2/Vsec以上更佳，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。此外，在電晶體的工作所需要的溫度範圍內也能夠確保足夠的電特性。
100‧‧‧半導體裝置
102‧‧‧控制電路
104‧‧‧CPU
106‧‧‧計時器
108‧‧‧監視電路
110‧‧‧EN信號控制電路
112‧‧‧方式儲存用記憶元件
114‧‧‧介面
116‧‧‧資料儲存用記憶元件
118‧‧‧觸發電路
120‧‧‧邏輯電路
122‧‧‧部分
152‧‧‧第一傳輸門
154‧‧‧第一時脈反相器電路
156‧‧‧第二時脈反相器電路
158‧‧‧第二傳輸門
160‧‧‧反相器電路
162‧‧‧第三時脈反相器電路
164‧‧‧電晶體
166‧‧‧電容元件
200‧‧‧設置有p通道型電晶體及n通道型電晶體的半導體基板
201‧‧‧高濃度雜質區
202‧‧‧低濃度雜質區
203‧‧‧閘極絕緣膜
204‧‧‧閘極電極
205‧‧‧層間絕緣膜
210‧‧‧在氧化物半導體層中具有通道形成區的電晶體
211‧‧‧氧化物半導體層
212a‧‧‧源極電極
212b‧‧‧汲極電極
213‧‧‧閘極絕緣膜
214a‧‧‧電極
214b‧‧‧閘極電極
301‧‧‧基底絕緣膜
302‧‧‧埋入絕緣膜
303a‧‧‧半導體區
303b‧‧‧半導體區
303c‧‧‧半導體區
304‧‧‧閘極絕緣膜
305‧‧‧閘極
306a‧‧‧側壁絕緣物
306b‧‧‧側壁絕緣物
307‧‧‧絕緣膜
308a‧‧‧源極
308b‧‧‧汲極
在圖式中：圖1是說明本發明的一個方式的半導體裝置的概略的圖；圖2A、圖2B1、圖2B2、圖2C1以及圖2C2是說明圖1的半導體裝置100的部分122的圖；圖3是可應用的電晶體的剖面示意圖；圖4A至圖4D是說明說明圖3所示的電晶體的製造方法的圖；圖5A至圖5E是說明可用於電晶體的氧化物半導體的結晶結構的圖；圖6A至圖6C是說明可用於電晶體的氧化物半導體的結晶結構的圖；圖7A至圖7C是說明可用於電晶體的氧化物半導體的結晶結構的圖；圖8是藉由計算得到的遷移率的閘極電壓依賴性的圖； 圖9A至圖9C是說明藉由計算得到的汲極電流及遷移率的閘極電壓依賴性的圖；圖10A至圖10C是說明藉由計算得到的汲極電流及遷移率的閘極電壓依賴性的圖；圖11A至圖11C是說明藉由計算得到的汲極電流及遷移率的閘極電壓依賴性的圖；圖12A和圖12B是說明用於計算的電晶體的剖面結構的圖；圖13A至圖13C是說明使用氧化物半導體膜的電晶體的特性的圖；圖14A和圖14B是說明樣品1的電晶體的BT測試後的Vg-Id特性的圖；圖15A和圖15B是說明樣品2的電晶體的BT測試後的Vg-Id特性的圖；圖16是說明Id及場效應遷移率的Vg依賴性的圖；圖17A和圖17B是說明基板溫度與臨界電壓之間的關係以及基板溫度與場效應遷移率之間的關係的圖；圖18是說明樣品A及樣品B的XRD光譜的圖；圖19是說明電晶體的截止電流與測定時的基板溫度之間的關係的圖。
100‧‧‧半導體裝置
102‧‧‧控制電路
104‧‧‧CPU
106‧‧‧計時器
108‧‧‧監視電路
110‧‧‧EN信號控制電路
112‧‧‧方式儲存用記憶元件
114‧‧‧介面
116(1)、116(2)‧‧‧資料儲存用記憶元件
118(1)、118(2)‧‧‧觸發電路
120(1)‧‧‧邏輯電路
122‧‧‧部分

Claims (18)

  1. 一種半導體裝置，包括：控制電路；以及處理單元，其中，該控制電路包括：第一電路；第二電路；以及第一記憶元件，該處理單元包括：多個第二記憶元件；以及多個觸發電路，該第一電路檢測該第二電路的開和關的次數，該第二電路生成對該多個第二記憶元件及該多個觸發電路輸入的信號，當該檢測出的次數為閾值以上時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第一方式的第一資料被儲存在該第一記憶元件中，而當該檢測出的次數小於該閾值時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第二方式的第二資料被儲存在該第一記憶元件中，並且，該多個第二記憶元件分別包括一方的電極與電源線電連接的電容元件以及源極和汲極中的一方與該電容元件的另一方的電極電連接的電晶體。
  2. 根據申請專利範圍第1項之半導體裝置，其中該處 理單元是中央處理單元。
  3. 根據申請專利範圍第1項之半導體裝置，其中該電晶體的每通道寬度1μm的截止電流為10aA/μm以下。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一方式是常儲存方式，並且該第二方式是結束時儲存方式。
  5. 根據申請專利範圍第1項之半導體裝置，其中該電晶體包括氧化物半導體。
  6. 根據申請專利範圍第1項之半導體裝置，其中該控制電路及該處理單元形成在同一基板上。
  7. 一種半導體裝置，包括：控制電路；以及處理單元，其中，該控制電路包括：第一電路；第二電路；第一記憶元件；計時器；以及介面，該處理單元包括：多個第二記憶元件；以及多個觸發電路，該第一電路檢測該第二電路的開和關的次數，該第二電路生成對該多個第二記憶元件及該多個觸發 電路輸入的信號，當該檢測出的次數為閾值以上時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第一方式的第一資料被儲存在該第一記憶元件中，而當該檢測出的次數小於該閾值時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第二方式的第二資料被儲存在該第一記憶元件中，並且，該多個第二記憶元件分別包括一方的電極與電源線電連接的電容元件以及源極和汲極中的一方與該電容元件的另一方的電極電連接的電晶體。
  8. 根據申請專利範圍第7項之半導體裝置，其中該處理單元是中央處理單元。
  9. 根據申請專利範圍第7項之半導體裝置，其中該電晶體的每通道寬度1μm的截止電流為10aA/μm以下。
  10. 根據申請專利範圍第7項之半導體裝置，其中該第一方式是常儲存方式，並且該第二方式是結束時儲存方式。
  11. 根據申請專利範圍第7項之半導體裝置，其中該電晶體包括氧化物半導體。
  12. 根據申請專利範圍第7項之半導體裝置，其中該控制電路及該處理單元形成在同一基板上。
  13. 一種半導體裝置，包括：控制電路；以及處理單元， 其中，該控制電路包括：第一電路；第二電路；第一記憶元件；以及邏輯電路，該處理單元包括：多個第二記憶元件；以及多個觸發電路，該第一電路檢測該第二電路的開和關的次數，該第二電路生成對該多個第二記憶元件及該多個觸發電路輸入的信號，當該檢測出的次數為閾值以上時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第一方式的第一資料被儲存在該第一記憶元件中，而當該檢測出的次數小於該閾值時，具有用來將該信號儲存在該第二記憶元件及該觸發電路中的第二方式的第二資料被儲存在該第一記憶元件中，並且，該多個第二記憶元件分別包括一方的電極與電源線電連接的電容元件以及源極和汲極中的一方與該電容元件的另一方的電極電連接的電晶體。
  14. 根據申請專利範圍第13項之半導體裝置，其中該處理單元是中央處理單元。
  15. 根據申請專利範圍第13項之半導體裝置，其中該電晶體的每通道寬度1μm的截止電流為10aA/μm以下。
  16. 根據申請專利範圍第13項之半導體裝置，其中該第一方式是常儲存方式，並且該第二方式是結束時儲存方式。
  17. 根據申請專利範圍第13項之半導體裝置，其中該電晶體包括氧化物半導體。
  18. 根據申請專利範圍第13項之半導體裝置，其中該控制電路及該處理單元形成在同一基板上。
TW101116524A 2011-05-13 2012-05-09 半導體裝置 TWI522791B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011108623 2011-05-13

Publications (2)

Publication Number Publication Date
TW201301015A true TW201301015A (zh) 2013-01-01
TWI522791B TWI522791B (zh) 2016-02-21

Family

ID=47141789

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101116524A TWI522791B (zh) 2011-05-13 2012-05-09 半導體裝置

Country Status (4)

Country Link
US (1) US8817527B2 (zh)
JP (2) JP2012257209A (zh)
TW (1) TWI522791B (zh)
WO (1) WO2012157472A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8792260B2 (en) 2010-09-27 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit and semiconductor device using the same
TWI632551B (zh) * 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9673786B2 (en) * 2013-04-12 2017-06-06 Qualcomm Incorporated Flip-flop with reduced retention voltage
US20180018565A1 (en) * 2016-07-14 2018-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display system, and electronic device
JP7698519B2 (ja) * 2021-08-26 2025-06-25 日本放送協会 金属酸化物膜の製造方法、それを用いて製造された金属酸化物膜および電子デバイス

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60151147U (ja) * 1984-03-16 1985-10-07 ソニー株式会社 半導体装置
JPS61107414A (ja) * 1984-10-30 1986-05-26 Toshiba Corp 文書作成装置
JPH0553386A (ja) * 1991-08-26 1993-03-05 Mita Ind Co Ltd 画像形成装置用バツクアツプ制御装置
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US5687382A (en) * 1995-06-07 1997-11-11 Hitachi America, Ltd. High speed, reduced power memory system implemented according to access frequency
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4053102B2 (ja) * 1996-09-18 2008-02-27 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH10240391A (ja) * 1997-03-03 1998-09-11 Toshiba Corp 携帯型ドキュメント表示／処理装置及び同装置に適用されるパワー管理制御方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001243697A (ja) * 2000-02-24 2001-09-07 Hitachi Ltd ディスク装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4133877B2 (ja) * 2004-03-12 2008-08-13 シャープ株式会社 データ記憶装置及び撮像装置
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP2006286752A (ja) * 2005-03-31 2006-10-19 Sharp Corp ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5023709B2 (ja) * 2006-04-03 2012-09-12 株式会社デンソー 通信システム及び通信装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2010015316A (ja) * 2008-07-02 2010-01-21 Okuma Corp 数値制御装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102321812B1 (ko) 2009-10-29 2021-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052351A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
EP2502272B1 (en) 2009-11-20 2015-04-15 Semiconductor Energy Laboratory Co. Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same

Also Published As

Publication number Publication date
JP2012257209A (ja) 2012-12-27
US8817527B2 (en) 2014-08-26
US20120287703A1 (en) 2012-11-15
JP2016131261A (ja) 2016-07-21
JP6243959B2 (ja) 2017-12-06
TWI522791B (zh) 2016-02-21
WO2012157472A1 (en) 2012-11-22

Similar Documents

Publication Publication Date Title
TWI631549B (zh) 半導體裝置
TWI522791B (zh) 半導體裝置
TWI570743B (zh) 半導體裝置
US9548308B2 (en) Semiconductor device
TW201308888A (zh) 半導體裝置
TWI590587B (zh) 半導體裝置
TW201308338A (zh) 半導體裝置
US9444459B2 (en) Logic circuit and semiconductor device
TWI555030B (zh) 半導體裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees