TW201306488A - 數位時脈資料恢復器及其相關收發器 - Google Patents

Abstract

本發明涉及使用數位濾波器（digital filter）與數控振盪器（DCO; digitally controlled oscillator）對所有電路進行數位電路化的時脈資料恢復器，本發明中的數控振盪器具備多個反相器鏈，向各反相器的供電電壓與反相器之間組成可變電阻切換矩陣，調整供給電源並對振盪頻率進行調諧。可變電阻切換矩陣使用PMOS電晶體陣列，但為了相互均等化低位元頻率調諧步驟與高位頻率調諧步驟在切換矩陣的的行間另插入垂直電阻。另外，為了解決抖動用第一階增量總和調制器組成抖動電路，適用分段溫度計方式，以少量敷設線對數控振盪器進行調諧。

Description

數位時脈資料恢復器及其相關收發器

本發明涉及串列資料通信方式中從資料位元流（bit stream）輸入恢復時脈信號及資料的時脈資料恢復器（clock data recovery; CDR）及其相關收發器（transceiver），尤其是時脈資料恢復器的所有電路中無類比電路，僅由數位電路組成。

最近每秒十億位元（GB/s）的高速序列介面（serial link）通信方式開始普及，序列介面收發器被裝在單一晶片內，這些序列介面方式晶片對晶片（chip-to-chip）通信中為了防止收信側另行傳送時脈信號，通過通信頻道只傳送資料。因此，為了處理每秒十億位元的串列資料位元輸入需要從串列資料位元取出時脈資訊與資料資訊的時脈資料恢復（CDR）。

現在業界一般採用通過類比電路組成電壓控制振盪器（VCO; voltage controlled oscillator）與電荷泵鎖相環電路（CPPLL; charge pump phase-locked loop）方式。

圖1說明業界通常使用的電荷泵鎖相環。

參考圖1就可得知，傳統方式時脈資料恢復（CDR）電路由相位檢測器（10）、頻率檢測器（20）與電壓控制振盪器（VCO; voltage controlled oscillator; 30）及電荷激勵電路（40）組成，傳統方式時脈資料恢復電路的相位檢測器（10）通過VCO（30）提供的時脈對串列資料位元流進行採樣，檢測資料與邊緣值以及採樣資料的相位。

此時，若相位測值發生延遲則說明當前的時脈頻率慢，發生上升（UP）信號，開啟電晶體（42）、關閉電晶體(43)，起動電荷泵，增大電容（41）的兩端電壓。 結果，電壓控制振盪器（30）的施加電壓變大，因此振盪器的恢復時脈頻率經調諧變大。

與此相反，若相位檢測器（10）採樣時刻的相位太快，就需使時脈頻率變小，發生下降（DN）信號，電荷激勵電路（40）為了降低電容（41）的兩端電壓起著電荷引出（pull down）作用。

如上所述，傳統方式時脈資料恢復電路回饋（feedback）電壓控制振盪器（30）的輸出，監控串列資料信號的檢測相位，從而對恢復時脈進行細調。此時，若信號輸入端恢復時脈的頻率與串列資料登錄頻率之間有顯著誤差，頻率檢測器（20）就跟通過鎖定（lock）及參考（reference）時脈頻率對資料進行強制採樣。

如上所述的傳統CPPLL（charge pump phase-locked loop）方式時脈資料恢復電路由類比電路或類比-數位混合電路組成。 即，傳統方式中相位檢測器（10）與頻率檢測器（20）由數位電路組成，圖1中的右側結構電壓控制振盪器（VCO; 30）及驅動電荷激勵電路（40）通常為由類比電路所組成的類比-數位混合電路。

但隨著最近半導體積體電路的集成度變得越來越複雜，設計規則（design rule）將被縮小為一百納米以下，邏輯閘氧化膜厚度也按照比例法則被減小為數納米或十納米範圍。

半導體積體電路上的電容通常為邏輯閘氧化膜電容，若邏輯閘氧化膜的厚度被減小為納米級別，傳統方式構成電荷激勵電路（40）的電容（41）將發生洩漏電流（leakage current）顯著增加的問題。 因此，電壓控制振盪器（30）的控制電壓會受到洩漏電流的影響，納米級別的半導體工程中通過細調恢復時脈的工程極不容易。

況且，適用一百納米以下比例縮小設計規則的半導體積體電路中電源電壓小於1.0 V，結果將無法生成圖1所示電荷激勵電路（40）所需的電流源（current source; 45）。

若想利用MOS電晶體生成電流源，應使電晶體工作在飽和模式（saturation mode）下，為此電源線與接地線之間至少需要1.0 V以上電壓。

因此，限制使用1.0 V以下電源電壓的一百納米以下積體電路工程中將很難構成類比電路方式電荷激勵電路。

技術課題

因此，本發明的第一目的為，提供通過數位電路組成類比電路方式電荷激勵電路及電壓控制振盪器電路並對所有時脈資料恢復器進行數位電路化的技術。

本發明的第二目的為，當通過數位電路或數位濾波器把電荷激勵電路及電壓控制振盪器電路變換成數位電路時，為量化誤差造成的抖動（jitter）問題與數位濾波器自身動作特性慢等問題提供解決方案及其構成結構。

本發明的第三目的為，提供通過硬體方式控制數控振盪器的電路結構大小的電路構成與最小化尖峰脈衝並以相同間隔均衡（equalize）頻率調諧步驟的方法及其電路。

本發明說明對所有時脈資料恢復器進行數位電路化的方法，解決模擬半導體積體電路中由洩漏電流（leakage current）所引起的抖動（jitter）問題，即使電源電壓設計被限制為小於1.0V，電路動作也不發生任何問題。另外，本發明為時脈資料恢復器的數位電路化過程中發生的諸多技術課題提供解決方法。

為了達到上述目的，本發明中的時脈資料恢復器數位濾波器構成電荷激勵電路，用數控振盪器（DCO; digitally controlled oscillator）構成電壓控制振盪器，本發明中的數控振盪器由多個反相器鏈（multistage inverter chain）組成，向各反相器的供電電壓與反相器之間生成可變電阻切換矩陣，調整電阻，結果，使用對振盪頻率進行調諧的方式。

產業應用可能性

如上所述，本發明用數位電路組成了時脈資料恢復器的所有電路，在適用一百納米以下設計規則的半導體工程中解決了傳統方式類比電荷泵PLL電路的VCO洩漏電流問題與難以體現電流源的問題。況且，本發明通過數位濾波器與數控振盪器（DCO）實現了調頻用結構，能克服傳統方式類比電路中由洩漏電流所引起的抖動問題與電源電壓比例縮小所造成的電路設計困難，還具有可程式設計濾波器係數的特點。

另外，本發明為了改善數位濾波器的動作速度分開確保環路穩定性的直接向前路徑與積分路徑，可通過附屬時脈運作積分路徑，通過抖動電路解決了量化噪音問題與調諧不均等問題。本發明中的時脈資料恢復器可在1.0 V以下電源電壓下被應用到十億位元傳送速度收發器上。

作為本發明具有代表性的實施例，PMOS電晶體陣列（array）由可變電阻切換矩陣組成，PMOS電晶體根據邏輯閘的輸入信號其電流將受到控制，將起到可變電阻作用。此時，本發明為了均等化低位元頻率調諧步驟與高位頻率調諧步驟提出了在切換矩陣的行間插入垂直電阻的方法。很顯然，垂直電阻由PMOS電晶體組成，邏輯閘接地。

另外，為了解除數控振盪器（DCO）與類比方式電壓控制振盪器（VCO）相比較時量化誤差所引起的抖動，本發明中通過第一階增量總和調制器（1st ΣΔ modulator）進行抖動（dithering）演算法，比如，為了確保17位解析度對10位MSB與7位LSB進行抖動處理後的數位信號輸入中即使沒有脈衝變化也可防止出錯。

當本發明中的時脈資料恢復器以二進位元方式輸入數控振盪器振盪頻率控制碼時控制電路規模就會變大，晶片大小也被增大，本發明採用了分段溫度計（segmented thermometer）方式，以少量敷設線對數控振盪器進行調諧。

本發明在申請項第一項乃至第七項中有詳細記載，本發明中的資料時脈恢復器帶有當前時脈，對串列輸入資料進行採樣，輸出資料與邊緣數位信號序列的相位檢測器; 對上述相位檢測器的輸出資料與邊緣值的數位信號序列以各n位元匯流排信號方式進行1：n變換的串並轉換器（deserializer）; 由多級反相器鏈（multi-stage inverter chain）組成且向構成上述反相器鏈的各反相器的供電電壓與各反相器之間對供給電流進行數控的可變電阻切換矩陣，對供給電源的電流進行外部數控、發生經頻率調整的時脈並提供給上述相位檢測器的數控振盪器（DCO）; 接收上述串並轉換器的n位元輸出資料與n位元邊緣資料，生成溫度計代碼狀數控代碼並提供給上述數控振盪器的數位合成控制邏輯電路; 接收上述相位檢測器的輸出資料與邊緣並組成2位元直接向前路徑，以上述數位合成控制邏輯電路的n倍速度直接控制上述數控振盪器時脈頻率的直接向前路徑電路，上述構成因素都由數位電路組成，本發明提供以上述內容為特徵的時脈資料恢復器。

另外，本發明中構成時脈資料恢復器的數位合成控制邏輯電路包括：接收上述串並轉換器的n位元輸出資料與n位元邊緣資料並以【-n∼+n】範圍級別輸出頻率增減命令代碼的脈衝信號產生器; 對上述脈衝信號產生器的脈衝信號輸出進行積分並生成（m+k）位元數位碼的數位積分器; 對上述數位積分器的（m+k）位元輸出數位碼中的低位元LSB k位進行抖動（dithering）並輸出由高位MSB組成的具有m位元數位碼（m+k）位元解析度的第一階增量總和調制器; 把相當於上述第一階增量總和調制器的m位元輸出代碼的共2m個頻率調諧級別變換成2m/2+（2m/2-1）位溫度計代碼提供給構成上述數控振盪器的可變電阻切換矩陣的行與行敷設線的Binary-to-Segment溫度計變換器; 上述數控振盪器的時脈頻率輸出發生參考頻率選定值以上的誤差時，強制輸入相當於上述參考頻率數位碼的頻率檢測器。

另外，本發明中為了去除進行可變電阻切換矩陣資料變換時發生的尖峰脈衝，可變電阻切換矩陣的第一行元件在其所在的行碼為"1"時變為"on"態，偶數行元件在其行碼為"1"時變成"on"態，奇數行元件在其行碼為"0"時變成"on"態。

另外，為了對頻率調諧步驟進行均等化本發明中構成數控振盪器的可變電阻切換矩陣為了頻率調諧具備2m/2x2m/2元件與通電（power-up）時控制初期振盪的元件，上述元件由PMOS閘電壓控制電阻矩陣組成，最好在在行間插入邏輯閘被接地的PMOS閘電壓控制電阻。

以下通過圖2乃至圖14詳細說明本發明中時脈資料恢復器的典型實施例及其特徵。

圖2說明本發明中時脈資料恢復器的構成，如圖2所示，作為本發明具有代表性的實施例，由相位檢測器（PD; 10）、頻率檢測器（20）、數位濾波器（100）與數控振盪器（DCO; 200）組成。

但在使用如圖2所示的數位濾波器（100）與數控振盪器（DCO; 200）的情況下通過數位電路組成時脈發生電路時實際上須解決技術問題。即，構成本發明中CDR的數控振盪器（200）按其特性實際上無法避開由量化誤差（quantization error）所引起的抖動（jitter），為了減輕時間不確定性（time uncertainty）應當設計高解析度數控振盪器。

另外，當被輸入到相位檢測器（10）的串列資料（serial data）位元流中沒有脈衝變化時，例如，當11111111000...等"1" 信號或"0"信號沒有連續脈衝變化時，相位及頻率檢測將發生誤差累積現象。

因此，本發明中的ADPLL（all-digital phase-locked loop）時脈資料恢復器為前述的量化誤差發生問題與相位及頻率檢測累積誤差發生問題等數位電路化過程提供技術解決方法。

另外，如圖2所示，構成本發明中時脈資料恢復器數位濾波器（100）結構的動作速度很慢，約為數百MHz，很難對處理每秒數十億位元（GBPS）流串列輸入資料的相位檢測器（10）進行同步。數位元濾波器電路的動作速度慢，因此很難組成數位電路，對此本發明提供解決方案，具體如下。

圖3說明根據本發明中典型實施例的時脈資料恢復器的構成，如圖3所示，本發明中時脈資料恢復器的特徵：具有十億位元傳送速度的直接向前路徑（direct forward path）與數百兆赫左右低速積分路徑 （integral path），即其組成區分合成控制邏輯電路（600），合成控制邏輯電路（600）通過1：8 串並轉換器（deserializer; 8）把串列資料（serial data）變換成8位元並行資料匯流排形態，進行八倍分頻並傳給數位濾波器 (100)。這樣，令數位合成控制邏輯電路（600）的時脈速度減小為8分之一，結果數位濾波器(100)可準確跟蹤頻率。

圖3為了便於說明本發明的構想進行1：8串並轉換，17位中的7位被用於抖動用LSB，並生成10位數控代碼，實施例舉例說明瞭32位溫度計代碼的生成，但本發明並不局限於此。

資料採樣器及重計時器（data sampler ＆ retimer; 9）對串列資料登錄進行採樣，通過採樣資料與邊緣值進行XOR演算（65），再通過積分器（66）對相位資訊進行積分，控制數控振盪器（200），在時脈恢復階段起到適當的阻尼作用。

即，通過如圖3所示的直接向前路徑（direct forward part）檢測串列輸入資料每秒十億位元數位資料流程的採樣資料與邊緣相位，直接控制數控振盪器(200)，並起到一種阻尼因素（damping factor）效果，從而確保電路的調諧穩定性。

同時，根據本發明的典型實施例以1：8比率進行串並轉換（deserialize）的8位元匯流排輸入資料及邊緣信號將被輸入到脈衝及加法器（up/dn ＆ sum; 28） -8∼+8 之間的16個級別被輸出為4位元資訊，相乘4位元相位的跟蹤資訊與濾波器係數，通過積分器（29）進行積分，再通過數位積分器（29）進行加法演算。

同時，數位積分器（29）的17位元輸出資訊通過第一階增量總和調制器（300）被變換為10位元資訊，第一階增量總和調制器（300）不僅進行所謂的抖動（dithering）處理，如前所述，當檢測結果顯示輸入串列資料信號為連續等值且無相位變化時解決頻率誤差累積問題。

根據本發明的典型實施例，17位元資訊中高位10位元表示正數，剩下7位表示小數點以下的值，並解決頻率累積誤差。即，當數位資料被連續輸入為111…時，抖動電路將其值提供給小數點以下值並對量化誤差進行補償。

同時，從第一階增量總和調制器（300）輸出的10位元數位信號通過Binary-to-Segment溫度計變換器（400）被分成5位，並被變換為32位元溫度計（thermometer）匯流排，這樣，10位元資料經5位元分段後變成32位元x32位元溫度計信號，並可使硬體變小。

圖4說明本發明中構成時脈資料恢復器的Binary-to-Segment溫度計變換器(400)的動作原理，如圖4所示，反相器（inverter; 350）由回饋鏈所相連的環形振盪器組成。 同時，可通過可變電阻（351）對環形振盪器反相器（350）的供給電流進行控制，調大可變電阻（351）大小，環形振盪器的振盪頻率將隨著供給電流發生變化，相反，若調低可變電阻（351）大小，振盪頻率將發生增大。

本發明中的Binary-to-Segment溫度計變換器（400）著重把第一階增量總和調制器（300）的10位元匯流排輸出資訊，即210= 1024級別輸入為25×25，即著重體現32×32切換矩陣。即，本發明用32×32切換矩陣代替1024個控制線並對振盪頻率進行調諧控制，比如，當表現級別131時為131 = 32×4+3，4為MSB，行（row）顯示"1111000…00"，所剩下的3為LSB，列（column）顯示"11100…000"。

如圖4所示，MSB 4為共32位"11100…000"，行顯示，LSB 3為"1110000…000"，行顯示，此時，當行資料為1時切換矩陣變為ON，當行資料為0時參照行資料，為1時變成ON，為0時變成OFF，就變成如圖4所示。這樣，1024個級別可由32 ×32切換矩陣所表現，這樣，用64個左右規模的硬體代替了1024級別硬體方式，就可大大減小硬體大小。

但本發明中切換矩陣方式的分段溫度計變換器的情況，當行代碼由1變為0時或由0變為1時可發生尖峰脈衝（glitch）。即，比如在級別127（127= 32×3+31）->128（128 = 32×4+0）變換時控制數控振盪器（200）輸入電流的Binary-to-Segment溫度計變換器（400）切換矩陣的MSB從（11100…0）變換為（11110000…0），同時LSB由（11111…1）變換為（000…0），此時LSB所有位1 → 0，可發生信號噪音尖峰脈衝（glitch），本發明中為了防止上述尖峰脈衝提供了解決方案。

圖5及圖6說明根據本發明的典型實施例可防止尖峰脈衝的切換矩陣方式分段溫度計變換器的演算法與組成方法，如圖6所示，在MSB行（row）中區分偶數行與奇數行且翻轉（inverting）輸入奇數行控制邏輯電路的輸入端行資料，結果在MSB由0變為1時防止多數LSB同時由（1111…1）變換為（00…0）。

如圖6所示，偶數行（even row cell）組成OAI（OR-AND-INVERT; 88）電路，OR閘輸入當前的行（2n）與行（m），當行碼為"1"時開關變成"ON"態，相反，對奇數行（odd row cell）翻轉（89）輸入OAI行輸入，當行碼為"0"時開關變成"ON"態，這樣，可確保常時只能對一個開關進行狀態切換。

即，本發明中構成數控振盪器(200)的可變電阻切換矩陣為了頻率調諧具備2^m/2x2^m/2元件與通電（power-up）時控制初期振盪的元件，上述元件由PMOS閘電壓控制電阻矩陣組成，在行間插入邏輯閘被接地的PMOS閘電壓控制電阻，第一行元件的邏輯閘中輸入被翻轉的行資料，偶數行元件的邏輯閘中輸入行資料與行資料的OR演算結果與先行行資料的AND演算結果的OAI（or-and-invert,88）演算結果，奇數行元件的邏輯閘中輸入被翻轉（invert,89）的行資料與行資料的OR演算結果與先行行資料的AND演算結果的not-OAI（not-or-and-invert）演算結果。

本發明利用32×32位切換矩陣變更與供給電源相連的電阻，並控制數控振盪器(200)的輸入電流，但1024個電流級別中發生1->2轉換時電流變化為100％，相反，發生1023->1024級別轉換時其變化僅為0.1％，因此需要變化量均等化（equalize）作業。

這樣，為了在切換矩陣中減小高位開關的影響並使其與低位元開關影響均等，本發明中為了體現可變電阻因素（91'）而構成的第一PMOS電晶體（91）的陣列把顯示垂直電阻（92'）的第二PMOS電晶體（92）另插入行間，從而對電流變化率進行均等化（equalize）。

圖7說明根據本發明的典型實施例向構成切換矩陣的電阻陣列添加到第一PMOS電晶體（91），把第二PMOS電晶體（92）插入到行間，從而實現電阻變化均等化的構成。

圖8說明本發明中構成時脈資料恢復器直接向前路徑的結構，如前所述，本發明中的時脈資料恢復器通過1：8 串並轉換器（8）對數控振盪器（200）進行調頻，8位元資料與8位元邊緣資訊被輸入到控制邏輯電路（無圖示）且輸出32+32位溫度計代碼，為了確保反饋回路的穩定性2位元向前路徑連接相位檢測器（10）與數控振盪器（200）。

本發明的特徵為：用電荷泵PLL取代傳統方式電荷激勵電路與RC回路濾波器，如圖8所示的數控振盪器(200)可由三極反相器鏈（3-stage inverter chain）組成，電源可由數控方式可變電阻（digitally controlled）組成。 作為本發明具有代表性的實施例，數控可變電阻由1024個PMOS電晶體開關組成以便進行頻率調諧，當電力上升時為了控制初期振盪構成96個開關。

本發明中時脈資料恢復器的數控振盪器（200）為2位元直接路徑另具備調諧元件（700），並從相位檢測器（10）接收脈衝信號，直接向前路徑的調諧元件（700）與積分路徑（無圖示）相比其速度快八倍，直接控制數控振盪器（200）的頻率，從而確保電路穩定性。

數控振盪器（200）根據CPROP值在1乃至8調諧元件之間對脈衝（UP/DNb）信號進行控制，從環路穩定性與頻帶寬度觀點分析數控振盪器（200）的調諧步驟（fstep =fn+1/fn）最好為均等。頻率調諧步驟均等意味著隨著數控代碼增加頻率以指數函數形式fn = f0fstepn發生增加。

為此本發明在行間另插入PMOS電晶體並形成切換矩陣，這樣，以近似於指數函數行碼（row code）的方式調整電阻，令頻率調諧接近於指數函數。

圖9及圖10說明根據本發明在切換矩陣的行間另插入電阻時所取得的頻率調諧結果，如圖9所示，當本發明中構成時脈資料恢復器的數位振盪器(200)把數控代碼從0變換成1024級別時幾乎等於理想值，另外，如圖10所示，本發明中構成時脈資料恢復器的數控振盪器(200)對控制代碼的級別變化具有幾乎均等的變化率。

作為本發明中具有代表性的實施例，圖11說明構成時脈資料恢復器結構的積分路徑，圖11說明圖3中合成控制邏輯電路（600）的動作原理，合成控制邏輯電路（fully synthesized control logic; 600）由脈衝（UP/DN）信號產生器（28）、數位積分器（29）、第一階增量總和調制器（300）、Binary-to-Segment溫度計變換（400）頻率檢測器（31）組成。

脈衝信號產生器（28）從前端的1：8 串並轉換器（8）傳送的16位元信號生成【-8∼+8】脈衝信號，同時，數位積分器（29）對被輸入的【-8∼+8】範圍的相位資訊進行積分並生成17位元頻率代碼，用硬體構成具有17位元解析度的數控振盪器（DCO; 200）極不容易，因此利用第一階增量總和調制器（1^storder ΣΔmodulator; 300）對17位中的LSB 7位進行抖動（dithering）處理並生成MSB 10位元頻率控制代碼。這樣，適用抖動演算法，當串列輸入資料沒有脈衝變化時可利用LSB 7位生成控制小數點以下的代碼。

圖12及圖13為利用本發明中的時脈資料恢復器恢復時脈的實施例。 參考圖12及圖13就可得知，中心頻率的解析度為8ppm，這相當於數位積分器(29)的17位解析度，如圖12所示，雜散（spur）抖動頻率也出現在312.5 MHz，這與輸入串列資料的位元傳送率為2.5 Gb/s時抖動邏輯電路以1/8速度動作相一致。

量化效果在其領域將被變換成抖動（gitter），圖14說明1.2V電源及2.5Gb/s位元傳送速度下的PRBS 231-1模式，如圖11所示，RMS抖動為7.2 PS，峰間抖動為47.2 PS，這對十億位元收發器的應用目的來說很充分。

上述內容可説明使用者易於理解以下說明的發明專利申請範圍，以下具體說明組成本發明專利申請範圍的附加特徵等，本發明相關領域的從事人員應記住本發明的概念與特定實施例可被應用到採用本發明及類似目的的其他結構設計或修改。

另外，本發明相關領域的熟練人員為了實現本發明的相同目的可參考本發明的概念與實施例並使其應用到其他結構，另外，由相關技術領域的從事人員所主導的修改或變更等等效結構在不超出專利申請範圍中技術的發明概念或範圍可進行各種改進、替換及變更。

8．．．1：8串並轉換器

9．．．資料採樣器及重計時器

10．．．相位檢測器

20．．．頻率檢測器

28．．．脈衝信號產生器

29．．．數位積分器

30．．．電壓控制振盪器

31．．．頻率檢測器

40．．．電荷激勵電路

41．．．電容

42．．．電晶體

45．．．電流源

65．．．演算

66．．．積分器

88．．．OAI電路

89．．．翻轉

91．．．第一PMOS電晶體

91’．．．可變電阻因素

92．．．第二PMOS電晶體

92’．．．顯示垂直電阻

100．．．數位濾波器

200．．．數控振盪器

300．．．第一階增量總和調制器

350．．．反相器

351．．．可變電阻

400．．．Binary-to-Segment溫度計變換器

600．．．合成控制邏輯電路

700．．．調諧元件

圖1說明傳統電荷泵鎖相環（CPPLL; charge pump phase-locked loop）收信器。

圖2說明用數位電路構成本發明時脈資料恢復器（CDR; clock data recovery）。

圖3說明根據本發明的典型實施例用數位電路組成時脈資料恢復器。

圖4說明本發明時脈資料恢復器構成因素中Binary-to-Segment溫度計變換器（B2T）的動作原理。

圖5及圖6說明根據本發明的典型實施例事先防止尖峰脈衝（glitch）的演算法與數位電路的組成方法。

圖7說明根據本發明的典型實施例在可變電阻切換矩陣的行間添加垂直電阻（vertical resistor）的過程，其目的在於電阻變化均等化（equalize）。

圖8說明本發明時脈資料恢復器中直接向前路徑（direct forward path）的構成結構。

圖9及圖10說明根據本發明的典型實施例在切換矩陣的行間另插入電阻後取得的頻率調諧結果。

圖11說明根據本發明的典型實施例構成時脈資料恢復器結構的積分路徑（integral path）。

圖12及圖13說明利用本發明中的時脈資料恢復器恢復時脈的實施例。

圖14為本發明的實施例，說明1.2V電源及2.5 Gb/s位元傳送速度條件下的PRBS （231-1）模式。

8．．．1：8串並轉換器

9．．．資料採樣器及重計時器

10．．．相位檢測器

28．．．脈衝信號產生器

29．．．數位積分器

31．．．頻率檢測器

65．．．演算

66．．．積分器

200．．．數控振盪器

300．．．第一階增量總和調制器

400．．．Binary-to-Segment溫度計變換器

600．．．合成控制邏輯電路

Claims (7)

1. 一種數位時脈資料恢復器，接收串列資料（serial data）後恢復資料及時脈的資料時脈恢復器（CDR）中，上述資料時脈恢復器通過當前時脈對串列資料登錄進行採樣，輸出資料（data）與邊緣（edge）數位信號序列的相位檢測器; 對上述相位檢測器的輸出資料與邊緣值的數位信號序列以n位元匯流排信號進行1：n變換的串並轉換器（deserializer）; 由多級反相器鏈（multi-stage inverter chain）組成且在上述反相器鏈各反相器的供電電壓與各反相器之間為了電流數位控制而調整電阻的可變電阻切換矩陣，通過外部數控控制電流、發生經頻率調整的時脈並提供給上述相位檢測器的數控振盪器（DCO）; 接收串並轉換器的n位元輸出資料與n位元邊緣資料、生成溫度計代碼形態的數控代碼後提供給上述數控振盪器的數位合成控制邏輯電路; 接收上述相位檢測器的輸出資料與邊緣並構成2位元直接向前路徑，以上述數位合成控制邏輯電路的n倍速度直接控制上述數控振盪器時脈頻率的直接向前路徑電路，上述構成因素都由數位電路組成。
2. 如申請專利範圍第1項所述的數位時脈資料恢復器，上述數位合成控制邏輯電路，接收上述串並轉換器的n位元輸出資料與n位元邊緣資料後輸出【-n∼+n】範圍內頻率增減命令代碼的脈衝信號產生器; 對上述脈衝信號產生器的脈衝信號輸出進行積分並生成（m+k）位元數位碼的數位積分器; 對上述數位積分器輸出的（m+k）位元數位碼中低位元LSB k位進行抖動（dithering）處理，輸出由高位MSB所組成的m位元數位碼，具有（m+k）位解析度的第一階增量總和調制器; 把相當於上述第一階增量總和調制器m位元輸出代碼的共2n個頻率調諧級別變換成2s/2+（2m/2-1）位溫度計代碼並提供給組成上述數控振盪器的可變電阻切換矩陣的行及行敷設線的Binary-to-Segment溫度計變換器; 上述數控振盪器的時脈頻率輸出與參考頻率相比發生選定值以上的誤差時，包括強制輸入相當於上述參考頻率數位碼的頻率檢測器。
3. 如申請專利範圍第1項所述的數位時脈資料恢復器，構成上述數控振盪器的可變電阻切換矩陣為了頻率調諧具備2s/2x2x/2元件與通電（power-up）時控制初期振盪的元件，第一行元件在其行（row）值為"1"時變成"on"態，偶數行元件在其行碼為"1"時變為"on"態，奇數行元件在其行碼為"0"時變為"on"態。
4. 如申請專利範圍第1項所述的數位時脈資料恢復器，構成上述數控振盪器的可變電阻切換矩陣為了頻率調諧具備2x/2x2m/2元件與通電（power-up）時控制初期振盪的元件，上述元件由PMOS閘電壓控制電阻矩陣組成，在行間插入邏輯閘被接地的PMOS閘電壓控制電阻。
5. 如申請專利範圍第1項所述的數位時脈資料恢復器，構成上述數控振盪器的可變電阻切換矩陣為了頻率調諧具有2m/2x2m/2個元件與通電（power-up）時為了控制初期振盪另具備元件，上述元件由PMOS閘電壓控制電阻矩陣組成，在行間插入邏輯閘被接地的PMOS閘電壓控制電阻，第一行元件的邏輯閘中輸入被翻轉的行（row）資料，偶數行元件的邏輯閘中輸入對行資料與行資料的OR演算結果以及先行行資料AND演算結果被翻轉的OAI（or-and-invert）演算結果，奇數行元件的邏輯閘中輸入被翻轉（invert）的行資料與行資料OR演算結果與先行行資料AND演算結果的not-OAI（not-or-and-invert）演算結果。
6. 如申請專利範圍第1項所述的數位時脈資料恢復器，上述直接向前路徑電路對相位檢測器的資料與邊緣值進行XOR演算，生成脈衝信號，向上述數控振盪器可變電阻切換矩陣最下行的2m/2元件邏輯閘提供脈衝信號，其速度與上述數位元合成控制邏輯電路相比快n倍，對上述數控振盪器的頻率進行調諧。
7. 一種具備數位時脈資料恢復器的收發器，其中該收發器具備申請專利範圍第1項至第6項中任何一項所述的數位時脈資料恢復器。