TW201222303A - Pattern layout method - Google Patents

Description

201222303 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種圖樣佈片 裡圃傢柙局方法，特別是指一種用於 形成半導體溝槽的圖像佈局方法。 【先前技術】

，閱圖1，圖1為-半導體晶片i ,具有一介電層 11 ’及複數分別形成在該介電層u並彼此間隔排列之 第一、二溝槽12、13，且該等相鄰的第一 13的間距一致（di=cj2)。 一般欲以雙圖樣微影技術於該半導體晶片i的預定 位置形成上述該等第-、二溝槽12、13的製程步驟為： 先準備一具有彼此間隔排列之第-開口圖樣的第一光 罩將一具有—介電層11的半導體晶片1進行第-次微 影蝕刻製程，於該介電層n形成複數個對應的第一溝 槽1 2 ’接著再利用一具有彼此間隔排列之第二開口圖 樣的第二光罩進行第二次微影蝕刻製程，於該介電層 11形成複數個與該等第一溝槽12交錯排列且與相鄰之 任一第一溝槽12間距相同的第二溝槽13，即可形成如 圖1所不的最終圖樣。 而上述分別具有第一、二開口圖案的第一、二光罩 的製作其步驟簡述如下，首先會經由圖像數據系统 (Graphic data system，GDS)分別產生預計形成該等第 一溝槽12位置及形狀置實質相對的第一開口圖案，尸 到一第一 GDS file ’再於圖像數據系統中形成與該 寻/籌 201222303 槽1 3位置及形狀置實質相對應的第二開口圖案，得到 一第二GDS file ’接著再分別將該第一、二GDS file 經由例如電子束繪製系統（e-beam writing system)進行 光罩繪製’將該第一、二開口圖案分別繪製在一第一基 材及一第二基材上’並經由微影蝕刻等製程而將該第 一、二開口圖案分別轉繪至該第一、二基材而得到該第 一、二光罩，之後即可經由該第一、二光罩進行前述之 雙微影製程而於該半導體晶片1的預定位置形成預定 形狀之複數第一、二溝槽12、13。 參閱圖2 ’然而於實際操作上，經由該圖像數據系 統產生的第一、二開口圖案因為均為對應預定形成之第 一、二溝槽12、13的形狀’因此，經由光學繪製系統 轉繪，形成該第一、二光罩，到後續經由該第一、二光 罩進行微影蝕刻製程時’會因不同的曝光次數而造成後 續形成在該半導體晶片的該等第一、二溝槽12、13間 關鍵尺寸（CD)的差異’且該等相鄰之第一、二溝槽I]、 13間的距離也會因顯影蝕刻過程中不同光罩之間的對 位誤差而會產生相鄰之第一、二凹槽12、13的距離誤 差（疊對誤差’ Overlay error ’ OLE)及/或相對位置的誤 差，導致該等第一、二凹槽12、13的位置無法對應或 是距離不一致（d’ 1 ’ 2)的對位問題產生，且同時因為談 等第一、二溝槽12、13是分別經由該第一、二光罩單 次曝光形成’亦容易因為曝光顯影解析度的影響，而使 製得之第一、二溝槽12、13形狀產生變形。 201222303 由於半導體產業的發展迅速，在節距及溝槽尺寸要 ' 求越來越小（Pitch<140nm)的條件下，使得製程條件越 -來越嚴苛，而由於疊對與關鍵尺寸間的相互影響使得雙 圖樣微影技術對疊對誤差的敏感度提高了三倍，因此， 如何提供一新穎的圖像佈局方式，使其可產生更適用於 雙圖樣微影技術的光罩，以改善目前雙圖樣微影疊對誤 差、及提昇精確度’則為發展雙圖樣微影技術的一重要 方向。 【發明内容】 因此，本發明之目的，即在提供一種圖樣佈局方 法’可供圖案化雙圖樣微影用光罩，以於一半導體元件 的預定位置形成具有預定形狀的溝槽，而得以增強關鍵 尺寸製程微縮（CD shrinkage function)的能力，增加疊 對誤差（Overlay error)的容忍度，並可減少疊對誤差及 對位誤差。 鲁 於疋，本發明一種圖樣佈局方法，包含下列三個步 驟。 一預設圖樣產生步驟，利用一圖樣設計系統產生一 與預計成像在該半導體元件的溝槽形狀對應的預設圖 樣。 一第一圖像檔案產生步驟’利用該圖樣設計系統產 生包含複數第一圖案的第一圖像檔案，該每一第一圖案 — 為先對應覆蓋該預設圖樣，再沿一 x方向延伸，而使該

第圖案沿該x方向的寬度不小於該預設圖樣沿該X

S 5 201222303 方向的寬度。 一第二圖像檔案產生步驟，利用該圖樣設計系統產 生包含複數第二圖案的第二圖像檔案，該每一第二圖案 為先對應覆蓋§亥預设圖樣，再沿一 y方向延伸，令該第 二圖案沿該y方向的寬度不小於該預設圖樣沿該y方向 的寬度，且該每一第一、二圖案上下疊置時會共同界定 出一對應該預設圖樣的重疊區域。 本發明之功效在於：藉由分別於該第一、二圖像檔 案產生的第一、二圖案共同界定出對應預計成像在該半 導體元件之溝槽的重疊區域的特性，可使後續經由該第 一'二圖像檔案製得的該第―、二光罩於進行雙圖樣微 景夕製程時減少疊對誤差及對位誤差形成。 【實施方式】 有關本發明之前述及其他技術内容、特點與功效， 在以下配合參考圖式之較佳實施例的詳細說明中，將可 清楚的呈現。 本發明的圖樣佈局方法可用於在一基材的預定位 置形成具有預定形狀的溝槽，例如以本發明的圖樣佈局 方法可用於圖案化雙圖樣微影用光罩，以於一半導體元 件的預定位置形成複數溝槽，而得以增強關鍵尺寸製程 微縮（CD shrinkage function)的能力，增加疊對誤差 (Overlay error)的容忍度，並可減少疊對誤差及對位誤 差’惟本發明之應用並不以此為限。 本發明較佳實施例是以在一具有一第一層體的半 201222303 導體晶片的預定位置形成正 方形的溝槽為例作說明。 參閱圖3，本發明一鞴 種半導體溝槽成形方法的較佳 光罩繪製步驟 100 貫施例包含一圖樣佈局步 200 ’及一微影蝕刻步驟3〇〇。 首先進行該圖樣佈局步驟100，包含一預設圖樣產 生步驟、—第一圖像擋案產生步驟，及一第二圖像檔案 產生步驟。

配合參閱圖4，該預設圖樣產生步驟是利用一圖樣 °又。十系統（Graphic data system，GDS)產生複數個與預 S十成像在該半導體元件並呈正方形的溝槽形狀及位置 彼此對應的預設圖樣2。 該第一圖像檔案產生步驟是利用該圖樣設計系統 產生包含複數第一圖案31的第一圖像檔案，該每一第 一圖案31為先對應覆蓋該其中任一個預設圖樣2，再 沿X方向延伸，該每一第〆圖案31具有一沿x方向延 伸之第一寬度，及一沿與該X方向相互垂直的y方向延 伸的第二寬度，該第一寬度不小於該些預設圖樣2沿該 x方向的寬度，其中，任雨相鄰之第一圖案31共同界 疋出一第一間隔區32，月·該第二寬度與該任一預設圖 樣2沿該y方向的寬度相當。 該第二圖像檔案產生步驟是利用該圖樣設計系統 產生包含複數第二圖案41的第二圖像檔案，該每一第 二圖案41為先對應覆蓋該任一預設圖樣2，再沿一 y 方向延伸，該每一第二圖案4 1具有一沿該y方向延伸 201222303 之第一寬度，及一沿忒X方向延伸 ^ ^ , 呷的第四寬度，該第四 寬度不小於該些預設圖樣2沿 玄疮咖— μy方向的寬度，該第三 寬度與該任一預設圖樣2沿該χ古^ 方向的寬度相當，且任 兩相鄰之第二圖案41共同界定屮— —够 出一第二間隔區42 ;將 該第一、二圖案31、41上下疊置 冗且吁，第一、二圖案31、 41的交疊處會共同界定出一 ^ ^ „ 對愿6玄些預設圖樣2的重 疊區域5。 該等第-、二圖案31、41可依後續製程需求設定 為可透光或不可透光，於本實施例中該等第―、二圖案 31、41設定為可透光。 該光罩繪製步驟2〇〇是先準偌 疋疋半備兩片基材，該每一基 材具有-透光的玻璃基板、—形成在該基板的遮罩層， 及-形成在該遮罩層上由正型光阻材料構成的光阻 層接著利用光學繪製系統進行光罩綠製，將前述該第 一、二圖像檔案的該些第一、二圖案經由該光學繪製系 統分別轉繪至該兩基材，接著再將該經由光學轉繪後的 基材進行顯影蝕刻後即可令該兩基材分別形成一第一 光罩及第一光罩，由於該光罩繪製使用的光學系統 及相關微影姓刻製程的操作條件為本技術領域周知且 非^本技術之重點因此不再多加贅述，於本較佳實施例 中疋利用電子束繪製系統（e_beam writing syuem)將該 等第一、二圖案轉繪至該基材，而製得該第一、二光罩。 要說明的是，由於該基材的光阻層為使用正型光阻 材料構成’因&該第一光罩會形成具有複數與該等第一 201222303 圖案形狀對應之第一桿FB4 糟£，及複數與該等第—間 狀對應之第一遮罩；該坌_伞 L ^ 早-亥第一先罩會形成具有複數虚 第二圖案形狀對應之帛-_ F . 4

區形狀對應之第二遮罩，-K v不 一僧區上下最要 時會共同界定出-對應該預定圖樣的重Φ區域。 最後進行該微影麵刻步驟3⑽，先於該半導體 的第一層體表面形成—篦-爲舻 曰日 力 X第一層體，該第一層體可選 氧化矽、氮化矽等介雷w ~ 電材枓構成，由於該半導體晶片 該第一層體的相關材料及製作 7寸及i作万式非為本發明之技術 重點，因此在此不多加以說明，該第二層體可選自二 夕氮化石夕等"電材料構成，較佳地，該第二層體可 選自與该第一層體具有不同蝕刻選擇比之介電材料而 可藉以控制蝕刻位置。 接著於該第二層體表面形成一由正型光阻材料構 成的光阻層’再利用前述該第一光罩為遮罩，經由微影 敍製程後，再將該殘留的光阻材料移除，即可在該第— 層體上形成複數與該第-光罩圖案對應之第—遮罩及 第一槽區；接著再於該等第-遮罩及該第-層體露出之 、塗佈由正型光阻材料構成的第三層體，再以該第 4罩為遮罩’經由微影製程後即可形成複數與該第二 光罩圖案對應的第二遮罩及第二槽區，該等第―、二遮 罩及該等第―、二槽區彼此相交，該等第―、二槽區的 相交處共同定義出複數重疊區，該等重疊區即與預計形 成在a半導體晶片上之溝槽的形狀與設置位置相同最 201222303 後利用餘刻方式自該等重疊區，向該第一層體方向钱 刻’即可於該第一層體形成複數溝槽，而完成該半導體 . 溝槽成形方法。 要再說明的是，經由該第一、二圖像檔案經轉繪、 再經微影、蝕刻等製程，而成像於該半導體元件的該等 第一、二遮罩及第一、二槽區，當該每一第一遮罩及該 每一第一槽區沿該第二方向的寬度和大於MOnm，及該每一 第二遮罩及該每一第二槽區沿該第二方向的寬度和大於 140nm時’即表示元件要求的線寬/線距較大’則可不必使春 用s亥溝槽成形方法，較佳地，該任一第一遮罩與該相鄰 的一第一槽區沿該y方向的寬度和不大於14〇nm，且任 一第二遮罩與該相鄰的一第二槽區沿該χ方向的寬度 和也不大於140nm。 參閱圖5’值得一提的是’該第一圖像檔案可更包 含複數第一輔助圖案33,該等第一輔助圖案33為設置 在無该第一圖像31產生的區域，且於後續成像在該半 導體元件時，不與該第二圖案41相交，該等第一輔助 _ 圖案33可依設計及製程需求將其設計成可成像於該半 導體基材形成凸起圖案’而具有空置圖案（Dummy pattern)的功能’用以保護該等成形於半導體元件的溝 槽於後續充填氧化層、進行平坦化製程時，在低密度圖 案區域過度拋光所造成的碟形下陷（dishing)問題；或是 可對應成像於該半導體基材線路圖案的孤立區 (isolated space)或是半稠密區（semi is〇lated space)周. 10 201222303 圍形成複數凹槽’令該半導體基材的圖案密度變得較為 均勻’而可提升後續蝕刻製程的製程條件容忍度、微影 製程的景深（DOF)及溝槽成形的精度；較佳地，該第一 輔助圖案33為預設在鄰近該半導體晶片線路圖案密集 區域的外圍。 要再說明的是’為使該第一輔助圖案33成像於該 半導體元件後可達到其預定之功效，因此，該第一輔助 圖案33成像於該半導體元件的最小寬度不小於2 〇 n m， 此外’為確保經由該第一輔助圖案3 3轉繪製該半導體 元件上所造成的密集圖案區與該半導體元件原本密集 圖案區的製程環境相同’因此，任一第一輔助圖案33 與相鄰的該第一間隔區32經製程成像於該半導體元件時 的寬度和不大於200nm，約與入射光源的波長實值相 當。 此外，該第二圖像檔案也可更包含至少一第二輔助 圖案43，且該第二輔助圖案43於後續成像在該半導體 元件時，不與該些第一圖案3 1相交，由於該第二輔助 圖案43的預定設置位置及功能與該第一輔助圖案33相 同’因此不再多加贅述，要說明的是，該第一、二輔助 圖案33、43可依該半導體晶片線路佈局的需求及設計 而單獨或同時存在，當該等第一、二輔助圖案33、43 同時存在，則該等第一圖案33與第二圖案43重疊成像 時’该等第一、二輔助圖案33、43彼此不相交，如圖 5所示。 11 201222303 本發明藉由該第一、-阊你+ 一圖像杈案分別產生具有對應 覆盖该預定形成於該半導體亓钍β 件預定位置的複數預設 、一圖像時，由於僅需分別控制該第一、二 =像對應該等預設圖像沿單—方向之尺寸精度，因此; 第一圖像檔案，且於進行後續利用該第一、二 圖像檔案製備單-光罩的製程成本，而後續再利用該第 二、二光罩進行雙微影触刻製程時，也因為僅需控制單 方向之尺寸精度，不僅製程較易控制且可提升製程條 件的容忍度，此外，由於贫望圣^黑 ' 田於这#重疊區域會隨著該等第一 及/或第二圖案對位時的誤差，而朝該χ或y方向同時 位移’使得後續對應形成的該等溝槽位置也同時等向位 移’因此不會有因兩次曝光之對位問題而產生疊對誤 差。 此外，經由本發明第一、二圖像檔案分別產生的第 一、二光罩，再經由雙微影方式形成之溝槽，比習知藉 由單次曝光形成之孔洞具有較強的關鍵尺寸製程微縮 (CD shrinkage function)的能力，因此可在固定的重疊_ 區域面積下，藉由調整該等第一、二圖像檔案產生之第 -、二圖案的寬度’令由該等第一、二圖案界定形成之 多數重疊區域向X或y方向延展，而可增加疊對誤差的 容忍度，故確實能達成本發明之目的。 惟以上所述者，僅為本發明之較佳實施例而已當不能 以此限定本發明實施之範圍，即大凡依本發明申請專利範圍 及發明說明内容所作之簡單的等效變化與修飾，皆仍屬本發 12 201222303 明專利涵蓋之範圍内。 【圖式簡單說明】 圖1是一俯視示意圖，锗日B ^ M疋明一簡化的習知雙圖樣微影的 成形溝槽分佈態樣； 圖2是一俯視示意圖，輔助說明圖ι溝槽位置的相對關 係； 圖3是一流程圖’輔助說明本發明該較佳實施例； 圖4疋一示意圖’輔助說明圖3之圖樣佈局步驟1〇〇; 及 圖5是-示意圖，說明該第-、二輔助圖案同時存在時 之相對位置。

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S 201222303 【主要元件符號說明】 100 圖樣佈局步驟 33 第一輔助圖案 200 光罩繪製步驟 41 第二圖案 300 微影蝕刻步驟 42 第二間隔區 2 預設圖案 43 第一輔助圖案 31 第一圖案 5 重疊區域 32 第一間隔區

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Claims (1)

1. 201222303 七、申請專利範圍： 丨.-種圖樣佈局方法’用於產生與預計成像在一半導體元件 的溝槽形狀與位置對應的預設圖樣，包含·· 預设圖樣產生步驟，利用圖樣設計系統產生一與 預计成像在該半導體元件的溝槽形狀對應的預設圖樣； 一第一圖像檔案產生步驟，利用該圖樣設計系統產 生包含複數第-㈣的第一圖像檔g，該每一第一圖案 為先對應覆蓋該預設圖樣，再沿_ χ方向延伸，而使該 第-圖案沿該X方向的寬度不小於該預設圖樣沿該χ方 向的寬度；及 -第二圖像檔案產生步驟，利用該圖樣設計系統產 生包含複數第二圖案的第二圖像檔案，該每一第二圖案 為先對應覆蓋該預設圖樣，再沿一 y方向延伸，令該第 二圖案沿該y方向的寬度不小於該預設圖樣沿該”向 的寬度，且該每一第一、二圖案上下疊置時會共同界定 出一對應該預設圖樣的重疊區域。 2.依據申請專利範圍第i項所述的圖樣佈局方法，其中， 該第二圖像檔案產生步驟還包含產生複數第一輔助圖 案’ β亥等第一輔助圖案設置在未形成該預設圖形的位置， 且不與邊第二圖案相交，而得到該包含該等第一辅 的第一圖像檔案。 圖案 3.依據申請專利範圍第！或2項所述的圖樣佈局方法其 中，第二圖像樓案產生步驟還包含產生複數第、 案’該等第二輔助圖案設置在未形成該溝槽的位置，= 15 201222303 與該第一圖案相交， 二圖像檔案。 而得到該包含言亥等第二輔助圖案的第 4·依據中請專利範圍第2項所述的圖樣佈局方法，其中， 該半導體元件具有一宋隹給p 0 韦密集線路區域，該第—輔助圖案為設 置在對應該半導體元件密集線路區域的外圍。 5. 依據申請專利範圍第3項所述的圖樣佈局方法其中， 該半導體元件具有一密集線路區域，該第二輔助圖案為設 置在對應該半導體元件密集線路區域的外圍。 6. 依據申請專利範圍第！項所述的圖樣佈局方法，其中， 該第-圖案沿”方向的寬度與該預設圖案沿該y方向的 寬度實質相同。 7. 依據申請專利範圍帛丨項所述的圖樣佈局方法，其中， 該第二圖案沿該X方向的寬度與該預設圖案沿該乂方向的 寬度實質相同。 8·依據申請專利範圍第2項所述的圖樣佈局方法其中，

   該第一輔助圖案於轉繪至該半導體元件時，寬度不小於 20nm ° 9.依據申請專利範圍第3項所述的圖樣佈局方法，其中， 該第二輔助圖案於轉繪至該半導體元件時，寬度均不小於 20nm ° 10.依據申請專利範圍第4項所述的圖樣佈局方法，任兩相 鄰的第一圖案共同界定出一第一間隔區，且任一第一輔 助圖案與相鄰的該第一間隔區成像於該半導體元件 時的寬度和不大於200nm。 16 201222303 11.依據申請專利範圍第5項所述的圖樣佈局方法，任兩相 鄰的第二圖案共同界定出一第二間隔區，且任一第二輔 助圖案與相鄰的該第二間隔區成像於該半導體元件 時的寬度和不大於200nm。

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