TW201203535A - Electronic device including a tunnel structure - Google Patents

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201203535 六、發明說明： 【發明所屬之技術領域】 本公開涉及電子裝置和形成電子裂置的工藝，且更特別 地，涉及包括隨道結構的電子裝置和形成該電子裝 藝。 【先前技術】 積體電路可包括邏輯塊’該邏輯塊包括資料處理單元， 例如中央處理單元、圖形處理單元或類似物、以及儲存可 由資料處理單元使用或在硬碟驅動器 '儲存網路、或盆他 〇的記憶體件内儲存的資料的記憶塊。記憶塊可包括揮發 =己憶體、非揮發性記憶體、或其組合。許多非揮發性記 憶體包括與邏輯塊内的電晶體比較 欲的附加層。傳統的非揮 r储=體可包括基板上佈置的電荷儲存層、和覆蓋在電 ;儲：層上的控制間極。電荷儲存層可包括浮間層、氮化 本，增加生產時間，且減少產量員似物°附加層增加成 一些積體電路具有記憶單元，复σ 層。這種積體電路可使用單一的閉枝層/央有一個閉極電極 内非揮發性m开知带 I來形成用於邏輯塊 發性δ己隐皁兀和電晶體的問極 存層和控制間極層的組合不被需要。2的電何儲 被稱為早一多晶工藝，同時非揮發性記 ^ 皁層的多晶矽而被製造。 可，、用 圖1包括一部分的可用單一 性呓愔鲈陆藝製造的傳統非揮發 性》己隐體陣列H)的示意性s ㈣七 评知注。己憶體陣列10包括 154835.doc 201203535 以行和列排列的四個記憶單元1 00，1 〇 1，1 1 〇和111。每個 記憶單元包括電容器12和14、狀態電晶體16以及存取電晶 體18。電容器12和14的電極·與狀態電晶體16的閘極在電浮 動節點相互連接。電容器12和14是以ρ通道-金屬-絕緣體_ 半導體場效應電晶體結構的形式。這種結構在下文中被稱 作「PMOS電容器」》狀態電晶體16和存取電晶體18是η通 道電晶體且在每個非揮發性記憶單元内串聯連接。 電容器12的其他電極被電連接到控制線140和141，而電 容器14的其他電極被電連接到抹除線13〇和13 1。狀態電晶 體16的源極被電連接到共同的地，且存取電晶體丨8的沒極 被電連接到位元線1 7 0和1 71。存取電晶體1 8的閘極被電連 接到存取線150和15 1。記憶體陣列還包括ρ通道電晶體 1900和1901。ρ通道電晶體1900和1901的汲極分別在記憶 單元100和101内被電連接到存取電晶體18的汲極，ρ通道 電晶體1900和1901的源極被電連接到乂⑽線丨8〇，而ρ通道 電晶體19 0 0和19 01的閘極被電連接到讀出使能線。 圖2包括一表格’其中的電壓用來讀取、抹除、以及編 程記憶單元100、101、110、和111。在圖2中，bl指的是 位元線’ AL指的是存取線’ CL指的是控制線，el指的是 抹除線’以及RD一en指的是讀出使能線。如在本說明書中 之後將更具體地討論的’非揮發性記憶單元的架構和它的 使用可導致抹除干擾和可靠性問題。 【實施方式】 實施方式藉由實施例的方式被說明且不限於附圖。 154835.doc

S 201203535 具有通常知識者理解到，圖中元件是為了簡單和清楚而 被說明，且不一定按比例繪製。例如圖中一些元件的尺寸 相對其他元件可以被誇大，以幫助改進對本發明的實施方 式的理解。 與附圖結合的以下描述被提供，來幫助理解此處公開的 教導。以下討論將本教導的具體實現和實施方式作為焦 點。該焦點被提供用來幫助描述本教導，且不應被理解成 限制本教導的適用性或範圍。然而，其他教導當然可在本 應用中使用。當數值範圍在此描述以提供特定實施方式的 更好理解時，在讀完本說明書之後，具有通常知識者應理 解到，在數值範圍外的值可以被使用而不偏離本發明的範 圍。 術語「耦合」旨在意味著兩個或更多電子元件、電路、 系統或以下項的任何組合的連接、鏈結、或關聯：（1)至少 -個電子元件、（2)至少-個電路、或（3)至少—個系統， 以此方式，信號（例如，電流、電壓或光信號）可以部分地 或完全地從一個到另一個轉移。「耦合」的非限制性實施 例可包括在電子元件、電路或電子元件或具有連接在它們 之間的開關（例如電晶體）的電路之間的直接電連接。因 此，電連接是一種具體類型的耦合；然而，不是所有的耦 合都是電連接。 術語「重度摻雜」旨在意味著至少1χ1〇!9原子/立方公分 的摻雜濃度。 術語「中度摻雜」旨在意味著摻雜濃度在（1)1χ1〇17原子/ 154835.doc 201203535 立方公分和lxl〇19原子/立方公分之間或（2)高於鄰近的輕 度摻雜區且低於鄰近的重度摻雜區。因此，當靠近具有 1χ1〇原子/立方公分的摻雜濃度的輕度摻雜區且靠近重度 摻雜區時，中度摻雜區可具有1Χ1016原子/立方公分的摻雜 濃度。 術語「輕度摻雜」，除了當指的是輕度摻雜汲極 (「LDD」）區時以外’旨在意味著不大於約丨χ丨〇 17原子/立 方公分的摻雜濃度。 術s吾「LDD區」旨在意味著靠近源極區 '汲極區、或電 晶體的源極/汲極區的摻雜區，其中這種摻雜區可幫助減 少電晶體的熱電荷載流子的降低。在許多實施方式中， LDD區可具有在約lxlO16原子/立方公分至約lxl〇i8原子/立 方公分的範圍中的摻雜濃度。LDD區也可以被稱作延伸 區。 術語「金屬」或任何它的變形，當指的是材料時，旨在 意味著包括在任何族丨至12内、族13至16内的元素沿著 和低於由原子序數13(A1)、3l(Ga)、5〇(Sn)、51(Sb)、以及 84(P〇)所限定的線的元素的材料。金屬不包括以或以。 術 °。包 3 (comPrises)」、「包含（comprising)」、「包括 (includes)」、「包括（including)」、「具有（has)」、「具有 (having)」或其任何其他變形旨在覆蓋非排他的包含。例 如，包含一系列特徵的方法、物品、或器械不一定僅限於 那些特徵，但可以包括非明確列舉的、或這種方法、物 或器械固有的其他特徵。進一步地，除非明確聲明相 J54835.doc 201203535 反，「或者」指的是「包括在内的或者」而不是「排他的 或者」。例如，狀態A4B滿足下列任何一種·· A是真 在）且B是假（或不存在）、A是假（或不存在）且B是真（或存 在）、以及A與B都是真（或存在）。 同樣，「一個（a)」或「一個（an)」的使用被用來描述此 處所述的it件和元件。這樣做僅是為了方便並給出本發明 範圍的通常認識。應閱讀該描述，使得複數包括一個或至 少一個，而單數也包括複數，除非顯然另外特指。例如， 當此處描述單一項目時’多於一個項目可以代替單一項目 使用。類似地，當多於一個項目在此被描述時，單一項目 便可以被替換以該多於一個項目。 對應於7L素週期表内的列的族號使用「新表示法」約 定，參見如第8m(2000_2001)的化學和物理CRC手冊⑽c

Handbook of Chemistry and Physics)。 除非另外規定，此處使用的所有技術和科學術語具有如 本’X明所屬領域中具有通常知識者所普遍理解的相同含 義°材料、方法、以及實施例僅僅是說明而不旨在限制。 在非此處所述的範圍内，許多關於具體材料的細節和處理 行為是傳統的且可以在半導體和電子技術内的課本和其他 資源中找到。 用於非揮發性記憶料列、物®設計的㈣記憶體架構 叹计以及使用記憶體陣列的方法可被用來改進對於抹除干 擾的抵抗和改進非揮發性記憶體陣列的可靠性。特別是， 抹除線的朝向和編程與抹除方法可在記憶單元㈣不同元 154835.doc 201203535 件内允許電荷載流子穿越隧道。電荷載流子可以被轉移穿 過不同元件的電介質層，與單一元件内的單一電介質層相 反。因此’當由於積累的陷井電荷導致的電介質失敗與根 據圖1所描述的記憶體陣列相比持續更長時，可靠性被改 進。進一步地’大體上防止未選中的記憶單元在抹除選中 5己憶单元期間其資料被干擾，因為用於未選中記憶單元的 端子的電壓可被置於相互接近的電壓。關於記憶體架構、 物理設計的更多細節和使用記憶體陣列的方法將根據以下 附圖被更具體地描述。 圖3包括積體電路20的邏輯描述’該積體電路2〇包括耗 合到編程單元24、抹除單元26、以及讀取單元28的非揮發 性s己憶（「NVM」）單元陣列。編程、抹除 '以及讀取單元 24，26和28中的每個可被用來給元陣列22提供合適 電壓，用於在NVM單元陣列22内編程、抹除、以及讀取記 憶單元。單元24，26和28可包括電晶體、電容器、電阻 器、一極體以及類似物，其可被連接來形成邏輯門、分壓 盗、電4充、開關、鎖存器、列或陣列選通（str〇be)、讀 出放大器、與非揮發性記憶體陣列共同使用的另一個電 路、或其任何組合。儘管單元24’ 26和28被描述成獨立單 兀，但是操作可被合併。❹，單—電荷充可被用於編程 和抹除，或者相同的分壓器可被用於編程和讀取。因此， 圖3被呈現來在概念層次上提供積體電路的不同部分的 基本理解而且不限制NVM陣列的㈣、物理設計、或操 作。 154835.doc 201203535 圖4包括一部分NVM陣列31的示意性圖。在特定的實施 方式中，NVM陣列可在圖3的積體電路2〇中使用。]^¥河陣 列31包括以行和列排列的四個記憶單元31〇〇、3i〇i、 和3111。在特定的實施方式中，記憶單元3ι〇〇、、 3110和3111在相同部分内且沿著直接鄰近的行和列。在圖 3中所示的實施方式中，NVM陣列31的每列由&合到三條 線的三個端子驅動：存取線、控制線以及抹除線。NVM陣 列的每行由辆合到兩條線的兩個端子驅動：位元線和存取 線。一個端子驅動整個陣列：主體（bulk)。 每個記憶單元包括電容器32、随道結構34、狀態電晶體 36以及存取電晶體38。電容器32和隧道結構34中的每個包 括電極，電介質佈置在電極之間。在一個實施方式中，電 容器32、電容器34、或兩者可從電晶體結構中形成。在本 實施方式中’電容器32和隧道結構34中的每個具有被稱作 間極的電極’而另—個電極被稱作有效電極。在特定的實 施方式t，電容器32是PMOSfs|| n结構34可包括 之後在本說明書中更具體地描述的許多不同的物理対。 在另—個實施方式中(未說明），電容器32、隨道結構34、 或兩者可被實現為薄膜電容器。 狀態電晶體36和存取電晶體38中的每個包括源極區、汲 極區、主體區、閘極電介質層以及閘極電極。在一個實施 方式中，狀態電晶體36和存取電晶體38〇通道電晶體。 電谷器32、隨道結構34以及狀態電晶體36的間極相互連接 在被稱為浮㈣電浮動節點。狀態電晶體％的沒極區和存 154835.doc 201203535 取電晶體38的源極區相互耦合，且在特定的實施方式中， 狀態電晶體和存取電晶體被串聯電連接。對於記憶單元 3100、3HH、3110和3⑴中的每個，存取電晶體38的及極 是記憶單元的汲極。狀態電晶體36的源極是記憶單元的源 極。存取電晶體38的閘極是絲閘極記憶單元的存取問 極。電容器32的有效電極充當記憶單元的控制閉極。抹除 結構34的有效電極充當記憶單元的抹除閘極。 每個位元線麵合到沿著對應行的至少部分的記憶單元的 汲極。每個源極線耦合到沿著對應行的至少部分的記憶單 元的源極。每個存取線耦合到沿著對應列的至少部分的記 憶單元的存取間極。每個控制線麵合到沿著對應列的至少 J刀的5己憶單7C的控制閘極。每個抹除線耗合到沿著對應 列的至少部分的所有記憶單元的抹除間極。參考NVM陣列 31，單元3100和3101分別使其存取閘極控制閉極以及抹 f閘㈣合到存取線·、控料314()以及抹除線313〇。 單兀3 11 0和3 111分別使其存取間極、控制間極以及抹除閉 極搞合到存取線3151、控制線3141以及抹除線313卜單元 3 1 0 0和3 11G分別使其汲極和源極連接到位元線3 1 7 g和源極 線3160 〇單心⑹和31n分別使其沒極和源極連接到位元 線3m和源_3161。所有單元的主體（例如基板或基 板内的井區）是接地的。在圖4中所示的實施方式中，本自 然&中提到的輕合中的每個可以是電連接的形式。例如， 狀態電晶體36的源區電連接到源極線而和抓，而狀態 電曰曰體和存取電晶體3 6和3 8的主體電連接到地或Vss。 154835.doc 201203535 圖5包括一表格，其中的電壓用來讀取、抹除以及編程 包括記憶單元3100、3101、3110和3111的NVM陣列3卜在 圖5中BL扣的是位元線，八1指的是存取線，匚1指的是控 制線’ EL指的是抹除線’以及SL指的是源極線。在圖5 中在讀取操作期Μ，VDread是應用到正被讀取的記憶單 元的汲極的電壓。v一可大約在用於積體電路的V:。 在特定的實施方式中，Vdd可在大約〇9至5伏特的範圍 中:vGread可被選定，使得電流可流出未編程或抹除的記 憶單元。，特^的實施方式中，U在大約㈣特至大 ，力DD的範圍中。關於抹除和編程脈衝，可在大約8伏 特至大約25伏特的範圍中。可在大約】8伏特至大約 1/2VPP的範圍中。 社阅4說明書之後’具有通常知識者將理解到，所用 的特定電壓可依靠記憶單元的技術和物理參數(例如，隨 道電介質層的厚度）而變化。進一步地，儘管給出電壓的 絕對值，但端子之間的電壓差比終端上電壓的絕對值更顯 著。例如，在抹除脈衝期間，選中的抹除線和其他線之間 的電壓差大約是VPP。在另一個 個貫靶方式中，選中的抹除 線可以在+3/4Vpp而其他線可mi/4Vpp。如 細如，如果在抹除單元内的使可電晶體具有小於Vp: 没極到源極的穿通電壓)或另_個關注物件被呈 實施方式可以是有用的。除 作，讀取或編程操作可被=抹_作之外或代替抹除操 NVM陣列31的記憶體架構和操作允許更好的可靠性和在 154835.doc •13· 201203535 抹除操作期間未選中的記憶單元中干擾資料的更少問題。 當比較圖1和4的示意圖時，抹除線的朝向是不同的。在圖 4中，抹除線3130和3131在與控制線314〇和3141的相同方 向中被定向。在特定的實施方式中，抹除線和控制線 3Π0、3131、3140以及3141沿著記憶單元的列被定向。將 此比作在抹除線和控制線之間具有正交關係的圖丨中的記 憶體陣列ίο。更特別地，其中抹除線130和131沿著記憶單 元的行被定向，而控制線140和141沿著記憶單元的行被定 向。 參考NVM陣列31，在用於選定的記憶單元的編程脈_ 間，電子從狀態電晶體36的通道打開隧道至浮閘極電極， 穿過狀態電晶體36的閘極電介質層.在抹除脈衝期間，電 子從浮閘極電極打開隧道至隧道結構34的有效電極，經由 隧道結構34的隧道電介質層。因此，電子在編程期間打開 隧道穿過狀態電晶體36的閘極電介質層，而電子在抹除^ 間打開隧道穿過隧道結構34的隧道電介質層。參考圖丄中 的記憶體陣列10，電子在編程和抹除期間打開隧道穿過電 容器14的電介質層。當更多的電荷載流子，例如電子，穿 過相同元件的相同電介質層時，更多的缺陷在電介質内產 生。如果電介質層内積累的缺陷變得過大，電介質層損壞 且致使記憶單元不可操作。因此，NVM陣列3丨内的記憶單 元可以具有更好的可靠性，因為與電荷載流子在編程和抹 除期間打開隧道穿過相同元件的相同電介質層的記憶體陣 列10内的記憶單兀比較，電荷載流子在編程和抹除期間打 154835.doc 201203535 開隨道穿過不同元件的不同電介質層。 抹除干擾可用NVM陣列31減少或甚至大體上消除 除脈衝期間，記憶單元作為列、在抹 々W卩分列破抹除，例如丰 (㈣叫。選定的抹除線是在特定電壓，例如I 他線處於大體上相㈣電壓，例如Q伏特，這與特定電壓 不同。因此1 了浮間極電極，未選"元的所有電極處 於大約相同的電壓’這顯著地減少未選中記憶單元在抹广 脈衝期間被干擾的可能性。參考記憶體陣列ig，記f 將在逐個位元的基礎上被抹除1此，在抹除脈衝期^ 不同電壓在未選中記憶單元的電極上使用。狀態電晶體Μ 的源區接地，抹除線130在10伏特，抹除線131在Vi控 制線U0在0伏特，以及其他控制線141在〇伏特。因此，^ 抹除脈衝期間，記憶體陣列_的任何未選中的記憶單元 將在⑴狀態電晶體16的源區、（Η)電容器12的電極、以及 ㈣電容器14的電極的至少兩個之間具有電壓差。抹除干 擾的可能性隨著電壓差和時間的乘積而增加。如果記憶體 陣列10中的S己憶單元100被頻繁地編程和抹除，其他記憶 單兀101、110以及111具有抹除干優問題的更大可能性， 特別是如果記憶單元101、11〇以及lu很少被編程和抹 除。因此，當使用圖5表格中的電壓時，關於NVM陣列 31，抹除干優問題的可能性顯著地少於當使用圖2表格中 的電壓時，關於圖1中的記憶體陣列1 〇的可能性。 多種物理設計可用ΚΝνΜ陣列3 i。所示記憶單元的佈局 僅疋簡化s己憶單元的不同部分的理解。具有通常知識者將 154835.doc 15 201203535 理解到’其他佈局可被用來獲得更緊湊的記憶單元。下面 描述提供可被使用的一些實施方式。例如，NVM陣列31可 利用單一多晶類型的工藝而形成。獨立的浮閘和控制層不 被需要》在閱讀本說明書之後，具有通常知識者應理解到 許多其他的實施方式可被使用而不偏離所附申請專利範圍 的範圍。 圖6包括工件40的一部分的橫截面視圖的圖示，工件4〇 包含具有主表面43的基板42。基板42可包括單晶半導體晶 片半導體在絕緣體上的晶片、平板顯示（例如，玻璃板 上方的矽層）、或傳統上用來形成電子裝置的另一個基 板。圖6中所示的基板42部分包括以n類型或p類型摻雜物 被輕度摻雜的族14元素(例如’碳、矽、鍺、或其任何組 ^)。絕緣體層46在基板42上方形成，而且場隔離區料在 部分基板42内形成。絕緣層46可包括焊墊層和停止層（例 如，磨光停止層或蝕刻停止層），該焊墊層和停止層利用 熱生長技術、沉積技術、或其組合順序地在基板42上方形 成。焊塾層和停止層中的每個可包括氧化物、氮化物、氮 氧化合物、或其任何組合。在一個實施方式中，焊塾層與 停止層相比具有不同成分。在特定的實施方式中，焊墊層 包括氧化物’而停止層包括氮化物。場隔離區44可利用淺 溝渠=離、碎的局部氧化、或另一技術而形成。場隔離區 44限定有效區48，其位於場隔離區44之間的基板42的部 在形成井區5 2 54、56和58之後，圖7包括圖6的工件。 154835.doc

S 16· 201203535 絕緣層46被移除且植入屏幕層50在有效區上方形成。井區 52和56具有相同的傳導性類型，而且井區“和“與井區52 和56相比具有相反的傳導性類型。在特定的實施方式中， 井區52，56和58至少部分確定隨後形成的結構的主體區的 摻雜濃度。井區54可是通道停止區。場隔離區44和井區Μ 的結合可説明井區52和56相互電隔離。在特定的實施方式 中，井區52和56是η井區，而井區54*58*ρ井區。井區 52，54，56和58是輕度摻雜，而且具有比基板42高的摻雜 濃度。 ^ 井區52和56可具有相同的摻雜濃度或不同的摻雜濃度， 而且井區54和58可具有相同的摻雜濃度或不同的摻雜濃 度°井區52和56可在相同摻雜操作或不同摻雜操作期間形 成’而且井區54和58可以在相同摻雜操作或不同摻雜操作 期間形成。在一個實施方式中，當使用高能量離子植入物 時’摻雜離子可被放置於充分高的能量下，使得摻雜物被 植入到場隔離區44下的基板42中以形成井區54。在本實施 方式中’井區54和58可在相同摻雜操作期間形成。在另一 個實施方式中（未說明）’任何或所有的井區52、54、56和 58可在場隔離區44之前形成。在特定的實施方式中，高能 量離子植入物不可用，而且所有的井區52, 54, 56和58可 在場隔離區44之前形成。在另一個特定的實施方式中，在 使絕緣層46圖案化以限定開口和摻雜基板42以在形成場隔 離區44之前形成井區54之後’井區54可以被形成。其他井 區52、5 6和58可在形成場隔離區之後被形成。 在另一個實施方式中（未說明），一個或多個井區被省 154835.doc 17 201203535 略。例如’如果用於隨後形成的電容器和（井區52和56所 形成的）隧道結構的主體區的摻雜濃度大於隨後形成的存 取電晶體和狀態電晶體的主體區的摻雜濃度，則基板42可 具有傳導性類型和摻雜濃度，使得井區58不被需要。 在讀取本說明書之後，具有通常知識者將理解到，井區 52、54、56和58的形成的時機和摻雜濃度既相對於彼此又 關於場隔離區44而可被調節到特定的應用。進一步地，不 疋所有的井區52、54、56和58被需要。因此，井區52、 54、56和58，或其不存在，可被調整，用於將在井區内形 成的特定元件。 在移除植入屏幕層5〇以及形成電介質層％和圖案化的傳 導層62之後，圖8和9包括分別頂視圖和橫截面視圖的說 明。圖9包括在圖8中的剖面線9·9的橫截面視圖。植入屏 幕層50被移除，而電介質層7〇在井區52，兄和“上方形 成。電介質層70可包括將作為井區52上方的電容器電介質 層、井區56上方的隧道電介質層、以及井區58上方的閘電 介質層的多個部分。電介質層70可包括氧化物、氮化物、 氮氧化合物、或其任何組合。在—個實 層7。的厚产—且在另一個實=式：:： 介質層70至少約5 nm。在特定的實施方式中，電介質層 具有約n nm至約15nm範圍中的厚度。電介質層的不同部 分可具有相同成分或不同成分，和相同厚度或不同厚产 電介質層70可利用熱生長技術、沉積技術、或其組合=形 成0 154835.doc 201203535 7層多晶的或非結晶的半導體材料藉由在基板42上方沉 殿多晶或非結晶的半導體材料而形成，而且被摻雜來包括 P類型的重度摻雜部分和n類型的重度摻雜部分，以使層能 夠傳導。多晶或非結晶的半導體材料包括一個或多個Ζ 凡素。在一個實施方式巾，層具有不大於約5〇〇⑽的厚 度’且在另一個實施方式中，層具有至少5〇⑽的厚度。 在特定的實施方式中，層具有約1〇〇nm至約3〇〇nm的範圍 中的厚度。層被圖案化以形成傳導構件62和字元_，如 圖8中所示。傳導構件62是用於記憶單元的浮間。傳導構 件62的部分622和624具有相反的傳導性類型。在特定的實 施方式中，部分622具有P類型傳導性’而部分624和字元 線66具有11類型傳導性。隨後形成的含金屬層將在部分622 和似上。。方被形成，使得這些部分相互電連接，以形成用 於記憶單元的浮間極電極。參考圖9，在井區”上方所佈 置的傳導構件62 一部分是用於電容器的上電極72,在井區 %上方所佈置的傳導構件62的另—部分是用於隧道結構的 上電極74’而井區58上方所佈置的傳導構件以的又一部分 是用於狀態電晶體的閘極電極76。井區58上方所佈置的字 το線66的部分是用於存取電晶體的閘極電極^ 圖ίο包括在形成中度摻雜區82、84和86與絕緣分隔物88 之=的橫截面視圖的圖示。在形成中度摻雜區82、料和％ 之前’氧化層(未示出)可藉由熱氧化傳導構件以和字元線 66而形成，包括上電極72和74與間極電極76和78。氧化層 具有不大於約20 nm的厚度。在_個實施方式中，中度摻 154835.doc -19- 201203535 雜區82和84具有相同的傳 ^ m liL 導生類型，而中度摻雜區具有相 反的傳導性類型。在 ^ ^ 84ϋ g ，實施方式中，中度摻雜區82和 料具有p類型傳導性，而 .._ 又摻雜區86具有η類型傳導性。 又払雜區82、84和86具有少於 “ιοί9原子/立方公分的摻 韦y於 "雜/農度，而在另一個實施方案 ，中度摻雜區82、84和86具有分別大# # F 、 λλ M ^ 男刀別大於井區52、56和58 的摻雜濃度。在特定的實 目士 ，疋的貫施方式中，中度摻雜區82、84和 86具有約1><1〇丨7肩；/六士、、 Α为至約1χ1〇18原子/立方公分的 範圍内的摻雜濃度。 絕緣層被共形地^各向異性地㈣，以形成絕緣分 隔物88。絕緣分隔物88包括氧化物、氮化物、氮氧化合 物、或其任何組合。如在它們底部所測量的，絕緣分隔物 88的寬度-般對應於被沉澱的絕緣層的厚度。在一個實施 方式中，所沉殿的絕緣層的厚度不大於約500 nm，而在另 個實鈀方式中’厚度至少約2〇⑽。在特定的實施方式 中’厚度在約50至200 nm的範圍内。 圖η包括形成重度摻雜區92、94、96、98和99之後的橫 截面視圖的圖示。在一個實施方式中，重度摻雜區％、二 和98具有與重度摻雜區94和99相反的傳導性類型。在特定 的貫施方式中，重度撸雜區92、96和98具有n類型的傳導 性，而重度摻雜區94和99具有ρ類型的傳導性。重度摻雜 區92、96和99是分別用於井區52、56和58的井接觸區。如 果井區58不存在，重度摻雜區99將是用於基板42的基板接 觸區。重度摻雜區98是用於狀態電晶體和存取電晶體的源 154835.doc

S •20· 201203535 極源極/ /及極、以及沒極區。重度摻雜區92、94、96、 98和99可具有相同的摻雜濃度或不同的摻雜濃度。在特定 的實施方式中，重度摻雜區92、94、96、98和99具有至少 約lxl ο20原子/立方公分的摻雜濃度。重度摻雜區92、94、 96、98和99的深度相對淺’而且可具有不大於約5〇〇 nm的 深度。在特定的實施方式中，重度摻雜區92、94、％、98 和99疋在約50 nm至3〇〇 nm的範圍内。在所示的實施方式 中，重度摻雜區92和96具有分別比中度摻雜區82和84更深 的接合深度》 . 圖12包括在形成大體上完整的記憶單元之後的橫截面視 圖的圖示。電介質層7〇的任何暴露部分被移除，而傳導層 在工件上方形成。傳導層可以是包括諸如難熔金屬的含金 屬材料的含金屬層。典型難熔金屬包括鈦、钽、鎢、鈷、 白金、銥、或類似物。包括傳導層的工件被加熱，以允許 傳導層與半導體材料的部分反應，以形成金屬半導體化合 物。傳導層非顯著地與絕緣材料反應，例如場隔離區料和 絕緣分隔物88。傳導層的未反應部分被移除，來形成金屬 半導體構件102、1〇4和1〇6。 金屬半導體構件102包括有效區内的半導體材料，而金 屬半導體構件104和1〇6包括傳導構件62和字元線66内的半 導體材料（見圖6)，傳導構件62包括上電極72和74與閘極電 極76，字元線66包括閘極電極78。金屬半導體構件1〇4相 互電連接傳導構件62的不同摻雜部分622和624。如在此所 使用的，難熔金屬和難熔含金屬化合物能承受高溫（例 154835.doc •21 · 201203535 如，這種金屬的熔點至少可以是^卯七）且比重度摻雜半 導體材料具有較低的體電阻率。 6己憶單元包括電容器122、隧道結構124、狀態電晶體 126、以及存取電晶體128。在所示的實施方式中電容器 122是PMOS電容器，而狀態電晶體126和存取電晶體128是 η通道電晶體。如本說明書中之後所提到的，其他隧道結 構可用於圖12中的随道結構124。 進一步的處理被實施’使得重度摻雜區92和94耗合到控 制閘極端子1102,重度摻雜區96耦合到抹除端子11〇4，最 接近圖12中心的重度摻雜區98耗合到源極端子〗丨〇6，閘極 電極78耦合到存取端子11 〇8，最接近圖丨2右手側的重度摻 雜區98耦合到汲極端子111 〇，以及重度摻雜區99耦合到地 或Vss端子1112。在特定的實施方式中（未說明），一個或多 個層間電介質和互連層被形成，以完成積體電路的形成。 在本貫施方式中’重度摻雜區92和94耦合到控制線，重度 推雜區9 6搞合到抹除線’最接近圖12中心的重度摻雜區9 8 麵合到源極線’閘極電極7 8搞合到存取線，最接近圖12右 手側的重度推雜區9 8輕合到位元線，以及重度摻雜區9 9搞 合到積體電路的地或Vw在更特定的實施方式中，搞合 可由電連接代替。例如，重度摻雜區92和94電連接到控制 閘極端子1102，重度摻雜區96電連接到抹除端子丨丨〇4，最 接近圖12中心的重度摻雜區98電連接到源極端子11〇6，閘 極電極78電連接到存取端子1108，最接近圖12右手側的重 度摻雜區98電連接到汲極端子1110，以及重度摻雜區99電連 •22· 154835.doc

S 201203535 接到地或Vss端子1112。 在-個實施方式中（未說明），_個或多個層間電介質和 互連層被形成以完成積體電路的形成。在本實施方式中， 重度摻雜區92和94㈣合到控制線’重度摻雜區獅合到抹 除線’最接近圖12中心的重声扶独γΓ3·λο_1γ a 幻置度粘雜Q 98耦合到源極線，閘 極電極7 8耦合到存取線，最接折_ ^取按迎圖12右手侧的重度摻雜區 98搞合到位元線，以及曹唐旅雜 置度得雜Q 99耦合到積體電路的地 或 Vss。 儘管未說明’其他電元件利用如前述的工藝流程而形 成。例如，編程、抹除和讀取單元内、（和如果存在）邏輯 免内的電子元件可利用上述工藝流程而形成。因為鮮μ單 兀•利用單一多晶工藝而不是雙多晶 元可被形成而不添加用來在NVM單 工藝而被形成，NVM單 元陣列外部形成電子元 件且特別疋電晶體結構的任何額外操作。 記憶單元的操作根據圖4中的記憶單元31〇〇和圖12中的 物理設計而被討論 子 1106、AL 3150、 子Π 10大約是在〇伏特或 。在編程脈衝期間，SL 1 3 70、源極端 存取端子1108、BL 3160、以及汲極端

Vss。CL 3140、控制閘極端 子 EL 3130、以及抹除端子11〇4大約是在。在特定 實鉍方式中，Vpp是在約丨〇伏特至約〗8伏特的範圍中。 在抹除脈衝期間，井區58内的電子隧道穿人狀態電晶體 的閘極電極76 η〜，电何戰流于芽過狀態電晶體1 的？介質層70(即閘極電介質層）。電荷載流子影響用於 隐早兀的汗閘的電壓。當電荷載流子是電子時，浮閘的 154835.doc •23· 201203535 壓在編程脈衝期間減少。 在抹除脈衝期間’ CL 3140、控制閘極端子11〇2、SL 1370、源極端子u〇6、al 3150、存取端子1108、BL 3160、以及汲極端子111〇大約是在〇伏特或vss。el 3130 和抹除ϋ而子11 〇4大約是在vpp。在抹除脈衝期間，浮閘内 的電子穿入隧道結構124的井區56。因此，電荷載流子穿 過隧道結構124的電介質層70。電荷載流子影響用於記憶 單元的浮閘的電壓。當電荷載流子是電子時，浮閘的電壓 在抹除脈衝期間增加。 因此，關於圖12中所示的根據本發明的實施方式的記憶 單元，電荷載流子在編程脈衝期間穿過狀態電晶體126的 電"質層70，且電荷載流子在抹除脈衝期間穿過隧道結構 124的電介質層7〇。比較圖i中所示的記憶單元，其中電荷 載流子在編程脈衝和抹除脈衝兩者期間穿過電容器14的電 介質層。因此，與狀態電晶體i 26的電介質層7〇和隧道結 構124的電介質層7〇的每一個相比，對於相同數量的編程 和抹除週期，更多電荷可困在電容器14的電介質内。因 此，圖4和12中的記憶單元與圖丨的記憶單元相比，在記憶 單元的正常操作期間對電介質擊穿更有抵抗作用。 在讀取操作期間，SL 1370和源極端子11〇6大約是在〇伏 特或Vss。CL 3140、控制閘極端子11〇2、el 313〇、以及 抹除端子丨！ 04大約是在VGread。在一個實施方式中，VGread 大約是VDD。AL 3150和存取端子u〇8大約是在，這 大約是vDD。用於Vdd的電壓將依靠所用技術而改變。Vdd 154835.doc

S -24- 201203535 可在約0.9伏特至約5·〇伏特的範圍中。BL 316〇和汲極端子 1110可以在讀取操作之前被預充電到預定電壓，例如 VDD、1/2VDD、或不同於SL 137〇與源極端子11〇6上電壓的 另一電壓。在璜取操作期間，讀取單元内的讀出放大器和 其他電路可耦合到BL 3160且可確定記憶單元31〇〇的狀 態。如果BL 3160上的電壓保持高於預定臨界值，沒有顯 著的電流流過狀態電晶體126，而記憶單元被確定在編程 狀態中。如果BL 3160上的電壓被減少低於預定臨界值， 顯著的電流流過狀態電晶體丨26和存取電晶體1 28，而記憶 單元被確定處在抹除狀態中。 隧道結構124具有顯著特徵。中度摻雜區84可以或不可 以鄰接覆蓋在重度摻雜區96上的金屬半導體構件1〇2。進 一步地，中度摻雜區84與井區56相比，顯著地更加被重度 摻雜。在特定的實施方式中，中度掺雜區84具有p類型傳 導性，而井區56和重度摻雜區96具有n類型傳導性。中度 摻雜區84可與金屬半導體構件1〇2、重度摻雜區％、或兩 者形成滲漏接合。在抹除脈衝和編程脈衝期間，抹除端子 1104上的電壓可充分地高，足以引發中度摻雜區84與金屬 半導體構件1 02和重度摻雜區96中任一個或兩者之間的擊 穿。因此，在抹除或編程脈衝期間，中度摻雜區上的電 壓可接近抹除端子1104上的電壓。中度摻雜區84可幫助控 制在井區56内形成的空間電荷區，以限制到直接位於上電 極下方的井區56的部分。因此’随道結構124在抹除脈 衝期間不可以進入深度耗盡。 I54835.doc •25· 201203535 另一個隧道結構可用於隧道結構124 ^圖13包括部分形 成隧道結構134的頂視圖。場隔離區44、井區％、以及包 括上電極74的傳導構件利用前述實施方式中的任何一個被 形成。遮罩形成且具有如虛線1384所示的形狀。遮罩遮蔽 場隔離區44和直接鄰近場隔離區44的部分井區56。遮罩限 定開口，其中上電極74和直接鄰近上電極74的部分井區％ 被暴露。摻雜操作形成大體上類似於中度摻雜區84的中度 摻雜區，除了使用遮罩的中度摻雜區將不延伸到場隔離區 44。例如’第一中度摻雜區可具有佈置在第二電極和有效 區的外緣之間且與第二電極和有效區的外緣間隔開的邊 緣’其中外緣由場隔離區所限定。遮罩被移除，儘管未說 明’絕緣分隔物88和井區56内的重度摻雜區被形成。重度 摻雜區將大體上類似於重度摻雜區96。不像重度摻雜區 96’利用圖13中所示的實施方式而形成的重度摻雜區可具 有比中度摻雜區淺的結深，而且仍然與井區56接觸良好。 圖14包括隧道結構144的橫截面視圖的圖示。隧道結構 144大體上與隧道結構124或134相同，除了它不具有中度 摻雜區84 »隧道結構144具有在井區56内形成的空間電荷 區’該空間電荷區將被限制到在重度摻雜區96之間的部分 井區56。因此，隧道結構144在抹除或編程脈衝期間可能 不進入深度耗盡。 圖15包括可以是PMOS電容器的隧道結構152的橫截面視 圖的圖示。隧道結構152大體上類似於電容器122，除了隧 道結構152稍小。隧道結構152内的特徵以電容器122中大 I54835.doc •26· 201203535 體上對應的特徵而被形成。因此，随道結構152的上電極 1572與電合器122的上電極72相&’具有相同的傳導性類 型和大體上相同的摻雜濃度。進一步地，隨道結構152的 中度換雜區1582與電容器122的中度推雜區82具有相同的 傳導性類型#大體上相同的摻雜濃度和深度，随道結構 152的重度掺雜區1592與電容器122的重度摻雜區％具有相 同的傳導性類型和大體上相同的摻雜濃度和深度，隨道結 構152的重度摻雜區1594與電容器122的重度摻雜區94具有 相同的傳導性類型和大體上相同的摻雜濃度和深度。 圖1 6包括隧道結構1 64的橫截面視圖的圖示，該隧道結 構164包括類似於電晶體122的？通道電晶體結構的部分和 類似於狀態電晶體126和存取電晶體128的n通道電晶體結 構的部分。隧道結構丨64内的特徵以電容器i 22和狀態電晶 體126和存取電晶體128中大體上對應的特徵而被形成。因 此，隧道結構164的上電極的一部分1672與電容器122的上 電極72相比，具有相同的傳導性類型和大體上相同的摻雜 濃度，而隧道結構164的上電極的另一部分1676與電晶體 的上電極76和78相比，具有相同的傳導性類型和大體上相 同的摻雜濃度。儘管未說明，但是與金屬半導體構件1〇4 大體上相同的傳導區在部分1672和1676上方形成使得所 述部分相互電連接。 隧道結構164的中度摻雜區1682與電容器122的中度摻雜 區82具有相同的傳導性類型和大體上相同的摻雜濃度和深 度而隧道結構164的中度摻雜區1686與狀態電晶體^6和 154835.doc -27- 201203535 存取電晶體i 2 8的中度摻雜區8 6具有相同的傳導性類型和 大體上相同的摻雜濃度和深度。隧道結構164的重度摻雜 區1692與電容器122的重度糝雜區％具有相同的傳導性類 型和大體上相同的摻雜濃度和深度，而隧道結構164的重 度摻雜區1698與狀態電晶體126和存取電晶體128的重度穆 雜區98具有相同的傳導性類型和大體上相同的摻雜濃度和 深度。 此處描述的不同隧道結構可具有不同的抹除電壓。用於 抹除的電壓描述被單獨呈現，以允許不同随道結構之間的 抹除電壓的比較’而且不把任何隨道結構限於具體一組的 抹除電壓。對於正被抹除的記憶單元，控制端子、源極端 子、字元、線、以及沒極端子全部在〇伏特。在抹除脈衝期 間’當抹除端子在約91伏特至約96伏特的範圍中時，隧 道結構124和134可被抹除。對於隧道結構144，抹除端子 可在約9.7伏特至約^丨伏特，而對於隧道結構152，抹除 知子可在約1 〇. 6伏特至約11. 〇伏特的範圍中。儘管可使用 比所描述的那些電壓更高的電壓，但是較低電壓可允許在 抹除單元内使用較小的電荷充。 其他實施方式被使用而不偏離本發明的範圍。記憶體陣 列3 1的朝向可藉由反向行和列而被改變。在特定的實施方 式中，圖4中的圖示可旋轉90。。抹除線保持平行於控制 線。在另一個實施方式中，參考圖12，部分的重摻雜區％ 和96不需要佈置在用於電容器122和隧道結構124的有效區 的兩側。例如，不在端子（即，控制閘極端子11〇2或抹除 154835.doc

S -28 · 201203535 端子1104)下佈置的部分的重擦雜區％和％不被需要，而 重度杉雜區94和96的其他部分位於控制閘極端子i【〇2或抹 除端子1104之下’而且給對應的井區提供良好的歐姆接 觸。 進一步地，金屬半導體構件1〇2、1〇4以及1〇6可在不同 時間形成或可以被另-種材料代替。參考圖8，在形成和 推雜用於傳導構件62和66的傳導層之後，可在圖案化之前 在傳導層上方形成含金屬層，以形㈣導構件阳…。關 於金屬半導體構件H)2、1G4以及⑽，含金屬層可包括如 前述材料中的任何-種。另外，含金屬層可包括金屬氮化 物或金屬半導體氮化物的化合物。金屬氮化物或金屬半導 體氮化物的化合物可以是傳導的，而且充當抗反射層。更 進一步，反應可以或可以不被執行。含金屬層可以是元素 形式，或可以作為化合物被沉澱。關於金屬半導體構件 102,可執行接觸矽化工藝，而不是形成如所示的金屬半 導體構件102。 更堅固的對電介質擊穿更有抵抗作用的nvm單元可從 NVM單it的重複編程和抹除週期而被形成。進—步地，當 抹除選中的記憶單元時，NVM陣列31的架構和它的操作減 /未選中的s己憶單元的抹除干擾的可能性。因此，資料完 整性對NVM陣列3 1比對圖1的NVM陣列1 〇更好❶更進一 步，用於形成NVM陣列31的工藝流程可大體上與用於在積 體電路的邏輯塊内形成電晶體的工藝流程相同。 在閱讀本說明書之後，技術人員將理解到，許多不同佈 154835.doc •29- 201203535 局和處理操作可被使用而不偏離本發明。圖8中所示的佈 局被提供來簡化用於記憶單元的示範性佈局的理解。許多 其他佈局可被使用’而且更緊湊的單元可在另—個實施方 式t形成。記憶單元内每個元件的確切物理朝向可被改 變，只要此處描述的耦合和電連接被保持。_些處理操作 的順序在需要或期望時可被改變。 圖12中所示和所描述的實施方式中的記憶單元利用 fowler-Nordheim tunneling技術被編程和抹除。在另一個 實施方式中，圖12的記憶單元可以利用熱電荷載流子的注 入而被編程。在本實施方式中，CL 3 140上的電壓、控制 閘極端子1102、EL 3130、以及抹除端子1104可在約6伏特 至約8伏特的範圍中，Sl 3170和源極端子11〇6大約是在〇 伏特或Vss，而AL 3150、存取端子1108、BL 316〇、以及 汲極端子1110可在約4伏特至約6伏特的範圍中。在特定的 實施方式中，電子可被注入在狀態電晶體126的閘極電極 76的浮閘。所有未選中的線和端子將大體上在〇伏特並 因此，與圖1中的NVM陣列1 〇相比，NVM陣列3〗可以對編 程干擾問題更有抵抗作用。如果用於熱電荷載流子注入的 編程性可被改進，p類型光暈（hal〇)區可靠近狀態電晶體 126的沒極而被形成。抹除操作可保持相同，並因此，電 荷載流子在編程和抹除脈衝期間穿過不同元件的電介質 層。 在其他另外的實施方式中，編程狀態和抹除狀態可被反 向，使得編程狀態對應於相對較高的浮閘電壓，而抹除狀 154835.doc

S -30· 201203535 態對應於相對較低的浮閘電壓。這種實施方式可藉由反向 圖5中表格的抹除部分和編程部分中的電壓的極性而取 得。例如，VPP可是約_10伏特至約_ 18伏特。另外，傳導性 類型可以被反向。 在閱讀本說明書之後，具有通常知識者將認識到實現不 同佈局、工藝流程、操作技術（編程、抹除、讀取）、或其 任何組合中的靈活性’其允許Nviv[記憶單元陣列適合於特 定應用。因此’利用用於NVM記憶體的現有編程、抹除、 以及讀取單元’沒有或僅有一些改變，NVM記憶單元陣列 可被集成到現有的邏輯工藝流程。 許多不同方面和實施方式是可能的。那些方面和實施方 式中的一些在下面描述。在閱讀本說明書之後，具有通常 知識者將s忍識到，那些方面和實施方式僅是說明性的且不 限制本發明的範圍。 在第一方面中，電子裝置可包括隧道結構，該隧道結構 包括具有主表面和有效區的基板。随道結構可包括含有基 板的輕度摻雜區的第一電極、 電極、以及佈置在第一電極禾 層’其中第一電極延伸刭主类 佈置在第一電極上方的第二

154835.doc 201203535 其中第t度摻雜區是在主表面，鄰接輕度推雜區，具有 第傳導性類型以及比第一中度換雜區的換雜濃度高的播 雜濃度，而且從頂視圖來看，其與第二電極間隔開。 在第-方面的實施方式中，其令第一重度摻雜區的摻雜 濃度比第-中度摻雜區的推雜濃度至少高出—個數量級。 在另一個實施方式中，第一中度摻雜區的摻雜濃度至少約 是1x1017原子/立方公分。在還有另-個實施方式中，電子 裝置還包括限定有效區的場隔離區，其中第一中度摻雜區 具有第-邊緣和與第一邊緣相對的第二邊緣，第二電極被 佈置得更接近第-邊緣而非第二邊緣，有效區在場隔離區

具有外緣，而第一A 乐τ度區的第二邊緣被佈置在第二電極和 有效區的外緣之間且與第二電極和有效區的外緣間隔開。 在第-方面的另外的實施方式中，電子裝置還包括斑第 -中度摻雜區間隔開的第二中度摻雜區，其中第二電極具 有第-側和第二側，第一中度摻雜區被佈置得更接近第一 側而非第二側’而第二中度摻雜區被佈置得更接近第二側 而非苐-側，定的實施方式中，大 極具有第-傳導性類型。在更特定的實施方式中，第第 ’雜區#第一中度摻雜區具有大體上相同的摻雜濃度。 在另一個更特定的實施方式中，電子裝置還包括與第一重 度摻雜區間隔開的第二重度摻雜區，其中第一重度摻雜區 被佈置得更接近第二電極的第一側而非第二電極的第二 側’第二重度摻雜區被佈置得更接近第二電極的第二側而 非第二電極的第一側’從頂視圖來看，第一中度摻雜區被 I54835.doc

S •32- 201203535 佈置在第一重度推雜區和第-雷极认哲 .㈣表 弟一電極的第-側之間，且從頂 視圖來看，第二中度摻雜區 置在第二重度摻雜區和第 一電極的第二側之間。在另一個特定的實施方式中，第二 】極=一部分在第二電極的第-側上具有第二傳導性類 型’而第二電極的第二部分在第二側上具有第一傳導性類 型。在更特定的實施方式中，電子裝置還包括與第一令产 摻雜區間隔開的第二中度摻 又 你^τ度摻雜Q，其十第-中度摻雜區被 佈置仔更接近第二電極的第一部分而非第二電極的第二部 分’而第二中度摻雜區具有第一傳導性類型且被佈置得更 接近第二電極的第二部分而非第二電極的第一部分。在甚 至更特定的實施方式中，電子裝置還包括與第-重度摻雜 區間隔開的第二重度摻雜區，其中第一重度穆雜區被佈置 得更接近第二電極的第一側而非第二側，第二重度摻雜區 具有第一傳導性類型且鄰接第二中度摻雜區，而且被佈置 得更接近第二電極的第二側而非第—側，從頂視圖來看， :-中度摻雜區被佈置在第一重度掺雜區和第二電極的第 一側之間，而且從頂視圖來看，第二中度摻雜區被佈置在 第二重度摻雜區和第二電極的第二側之間。 口在第二方面中’電子裝置可包括隨道結構，韻道結構 可包括具有主表面和有效區的基板、包含基板的輕度摻雜 區的第-電極、佈置在第—電極上方的第二電極、以及佈 置在第電極和第二電極之間的隧道電介質層，其中第一 電極延伸到主表面且具有第一傳導性類型，其中第二電極 具有第一傳導性類型。隧道結構還可包括基板的第一重度 154835.doc •33· 201203535 換雜區’其中第一重度摻雜區是在主表面，鄰接第一電極 ’輕度4雜區，具有第-傳導性類型，其中從頂視圖來 看，第—重度摻雜區與第二電極間隔開，而且在有效區内 的主表面，第二電極僅被佈置在輕度摻雜區上方。 在第二方面的實施方式中，輕度摻雜區的摻雜濃度不大 於約1X1017原子/立方公分。在另一個實施方式中，輕度摻 雜區、重度掺㈣、以及大體上所有的^電極具有_ 型的傳導性類型。 在第三方面中，形成電子裝置的工藝可包括提供具有主 表面和有效區的基板，其中有效區包括在主表面的輕度摻 雜區，輕度摻雜區具有第一傳導性類型，而隧道結構的第 電極包括一部分的輕度摻雜區。工藝也可包括在有效區 上方形成隧道電介質層和在隧道電介質層上方形成隧道結 構的第二電極，其中至少一部分第二電極具有第一傳導性 類型。工藝也可包括在一部分輕度摻雜區内形成第一中度 t雜區，其中第一中度摻雜區是在主表面，鄰接輕度摻雜 區’具有與第一傳導性類型相反的第二傳導性類型，而且 具有比輕度摻雜區的摻雜濃度大的摻雜濃度。工藝還可包 括在有效區内形成第一重度摻雜區，其中第一重度摻雜區 是在主表面，鄰接輕度摻雜區，具有第一傳導性類型和比 第一中度摻雜區高的濃度’而且從頂視圖看來，其與第二 電極間隔開。 在第三方面的實施方式中’工藝還包括在形成第一中度 摻雜區之後和在形成第一重度摻雜區之前，鄰近第二電極 154835.doc

S 201203535 的-側形成間隔物。在特定的實施方式中，工藝還包括在 形成第二電極之後和在形成第—中度摻雜區之前形成遮 罩’其中遮罩僅在一部分有效區上方限定開口，和形成第 -中度摻雜區，包括植入摻雜物穿過遮罩中的開口並進入 有效區。在另-個實施方式巾，形成第—中度摻雜區包括 在-部分的有效區中摻雜’使摻雜濃度不大於約ΐχΐ〇ι8原 子/立方公分。在另外的實施方式中，工藝還包括形成與 第-中度摻雜區間隔開的第二中度摻雜區，其中第二電極 具有第—側和第二側，第-中度摻雜區被佈置得更接近第 側而非第一側，而第二中度摻雜區被佈置得更接近第二 側而非第一側。在特定的實施方式中，形成第二電極被執 订’使得大體上所有的第二電極具有第—傳導性類型。 不是所有的上述活動在一般描述或實施例中是需 要的’ 一部分具體活動可以不需要，而且除了所描述的那 -活動之外，-個或多個另外的活動可以被執行。更進一 步，活動被列出的順序不一定是它們被執行的順序。 為了清楚’在分別的實施方式的f景中在此所描述的某 些特徵’也可以被共同提供在單—的實施方式中。相反 地’為了簡潔，在單_實施方式的背景中所描述的各種特 徵也可以被分別提供或以任何子組合被提供。進一步 也提到範圍令所規定的值包括在那個範圍内的各個值和 每一個值。 式 利益、其他優勢、 而在上面被描述。 以及問題的解決辦法根據具體實施方 然而，利益、優勢、問題的解決辦 J54835.doc -35- 201203535 法、以及可引起任何利益、優勢或解決辦法發生或變得更 加明顯的任何特徵將不被理解為任何或全部申請專利範圍 的關鍵性的、期望的、必要的特徵。 在此描述的實施方式的說明書和圖示旨在提供各種實施 方式的結構的-般理解。說明書和圖示不旨在用作使用在 此描述的結構或方法的裝置和系統的全部元件和特徵的言羊· 盡和全面的描述。分別的實施方式也可以被共同提供在# . 一的實施方式中’而相反地’為了簡潔而在單一實施方式 的背景中所描述的各種特徵’也可以被分別提供或以任何 子組合被提供。進-步地，提到範圍中所規定的值包括在 那個範圍内的各個值和每一個值。僅在閱讀本說明書之 後’許多其他實施方式對具有通常知識者可以是明顯二。 其他實施方式可以被使用且來源於本公開，使得可進行* 構替代、邏輯替代、或其他變化而不偏離本公開的範園:。 因此，本内容被看作說明性的而不是限制性的。 【圖式簡單說明】 圖1包括傳統非揮發性記憶體陣列的一部分的示意圖。 (現有技術） 圖2包括-操作表格，其中的電壓在圖}的非揮發 體陣列中用來讀取、抹除、以及編程記憶單元。（現: 術） 设 圖3根據實施方式包括積體電路的描述，該積體電路包 括非揮發性記鮮元陣列、編程單元、抹除單元、= 取單元。 久讀 154835.doc

S -36- 201203535 列的一部分的 圖4根據實施方式包括非揮發性記憶體陣 示意圖。 圖5包括一操作表格，其中的電壓在圖4的非揮發性記憶 體陣列中用來讀取、抹除、以及編程記憶單元。 圖6包括在形成絕緣層和場隔離區之後，包括基板的工 件的一部分橫截面視圖的圖示。 圖7包括在形成井區之後，圖6的工件的橫截面視圖的圖 示。 圖8和圖9包括在形成電介質層和圖案化的傳導層之後， 圖7的工件的分別的頂視圖和橫截面視圖的圖示。 圖10包括在未被圖案化的傳導層覆蓋的有效區内形成換 雜區之後且在形成絕緣分隔物之後，圖8和圖9的工件的橫 截面視圖的圖示。 圖11包括在有效區的一此邱八 圖 二刀内形成重度摻雜區之後 10的工件的橫截面視圖的圖示。 圖12包括在形成大體上完整 的非揮發性記憶單元之後， 11的工件的橫戴面視圖的圖示。 圖13至16根據其他實施方式句 式包括隧道結構的橫截面視圖 【主要元件符號說明】 10 非揮發性記憶 12 電容器 14 電容器 16 狀態電晶體 體陣列 I54835.doc -37. 存取電晶體 積體電路 NVM單元陣列 編程單元 抹除單元 讀取單元 NVM陣列 電容器 随道結構 狀態電晶體 存取電晶體 工件 基板 主表面 場隔離區 絕緣層 有效區 屏幕層 井區 井區 井區 井區 傳導層/傳導構件 字元線

S -38 - 201203535 154835.doc 70 電介質層 72 上電極 74 上電極 76 閘極電極 78 閘極電極 82 中度摻雜區 84 中度摻雜區 86 中度摻雜區 88 絕緣分隔物 92 重度摻雜區 94 重度摻雜區 96 重度摻雜區 98 重度摻雜區 99 重度摻雜區 100 記憶單元 101 記憶單元 102 金屬半導體構件 104 金屬半導體構件 110 記憶單元 111 記憶單元 122 電容器 124 隧道結構 126 狀態電晶體 128 存取電晶體 ioc -39- 201203535 130 抹除線 131 抹除線 134 隧道結構 140 控制線 141 控制線 ， 144 隧道結構 150 存取線 151 存取線 152 隧道結構 170 位元線 171 位元線 180 VDD線 622 傳導構件62的部分 624 傳導構件62的部分 1102 控制閘極端子 1104 抹除端子 1106 源極端子 1108 存取端子 1110 汲極端子 _ 1112 地或V s s端子 · 1384 虛線 1572 上電極 1582 中度摻雜區 1592 重度摻雜區 154835.doc •40· 201203535 1594 重度摻雜區 1672 上電極的一部分 1676 上電極的另一部分 1682 中度摻雜區 1686 中度摻雜區 1692 重度摻雜區 1698 重度摻雜區 1900 P通道電晶體 1901 P通道電晶體 3100 記憶單元 3101 記憶單元 3110 記憶單元 3111 記憶單元 3130 抹除線 3131 抹除線 3140 控制線 3141 控制線 3150 存取線 3151 存取線 3160 源極線 3161 源極線 3170 源極線/位元線 3171 源極線/位元線 154835.doc •41 ·

Claims (1)

1. 201203535 七、申請專利範園： 1. 一種電子襞置，包括： 一隧道結構，其包括： 一基板，其具有一主表面和一有效區； 第 電極，其包括所述基板的一輕度換雜區，其 中所述第一電極延伸到所述主表面且具有一第—傳導 性類型； 一第二電極，其佈置在所述第一電極上方，其中所 述第二電極的至少一部分具有所述第一傳導性類型； 一隧道電介質層，其佈置在所述第一電極和所述第 二電極之間； 所述基板的一第一中度摻雜區，其中所述第—中度 摻雜區是在所述主表面處、鄰接所述輕度摻雜區、具 有與所述第一傳導性類型相反的一第二傳導性類型， 且具有比所述輕度摻雜區的一摻雜濃度大的一摻雜濃 度；以及 所述基板的-第一重度摻雜區，其中所述第一重度 摻雜區是在所述主表面4、鄰接所述輕度換雜區、具 有所述第-傳導性類型和比所述第—中度播雜區的所 述摻雜濃度高的-掺雜濃度，且從一頂視圖看來，與 所述第二電極間隔開。 2·如請求们之電子裝置，其中所述第—中度摻雜區的所 述摻雜濃度至少大約是1X1017原子/立方公分。 3.如請求们之電子裝置，還包括限定所述有效區的一場 154835.doc 201203535 隔離區，其中： 所述第一中度摻雜區具有一第一邊緣和與所述第—邊 緣相對的一第二邊緣： 與接近於所述第二邊緣的程度相比，所述第二電極被 佈置得更接近於所述第一邊緣； 所述有效區在所述場隔離區處具有一外緣；以及 所述第一中度區的所述第二邊緣被佈置在所述第二電 極與所述有效區的所述外緣之間且與所述第二電極及所 述有效區的所述外緣間隔開。 4. 如請求項丨之電子裝置，還包括與所述第一令度摻雜區 間隔開的一第二中度摻雜區，其中： 所述第一電極具有一第一側和一第二側； 與接近於所述第二側的程度相比，所述第一中度換雜 區被佈置得更接近於所述第一側；以及 與接近於所述第一側的程度相比，所述第二中度推雜 區被佈置得更接近於所述第二側。 5. 如請求項4之電子裝置，其中實質上所有的所述第二電 極具有所述第一傳導性類型。 6. 如請求項5之電子裝置，還包括與所述第一重度摻雜區 間隔開的—第二重度摻雜區，其中： 與接近於所述第二電極的所述第二側的程度相比，所 述第一重度摻雜區被佈置得更接近於所述第二電極的所 述第一側； 與接近於所述第二電極的所述第一側的程度相比， 所 154835.doc

   201203535 8. 一種形成一電子裝置的方法，包括： 提供具有一主表面和一有效區的一基板，其中： 所述有效區包括在所述主表面處的一輕度摻雜區； 所述輕度摻雜區具有一第一傳導性類型；以及 一随道結構的一第一電極包括所述輕度摻雜區的— 部分； 在所述有效區上方形成一隧道電介質層； 在所述隧道電介質層上方形成所述隧道結構的一第 —電極’其中所述第二電極的至少一部分具有所述第 一傳導性類型； 在所述輕度摻雜區的一部分内形成一第一中度摻雜 區’其中所述第—中度摻雜區是在所述主表面處、鄰 接所述輕度摻雜區、具有與所述第一傳導性類型相反 的一第二傳導性類型，且具有比所述輕度摻雜區的一 摻雜濃度大的一摻雜濃度；以及 在所述有效區内形成一第一重度摻雜區，其中所述 第重度摻雜區是在所述主表面處'鄰接所述輕度摻 雜區、具有所述第一傳導性類型和比所述第一中度摻 雜區阿的一濃度，且從一頂視圖看來，與所述第二電 極間隔開。 9. 如請求項8之方法，還包括： 在形成所述第一中度摻雜區之後且在形成所述第一重 度摻雜區之前，形成鄰近於所述第二電極的一側的一間 隔物；以及 154835.doc 201203535 一電極的所 述第二重度摻雜區被佈置得更接近於所述第 述第二側； 7. 從-頂視圖看來’所述第—中度摻雜區被佈置在所述 第-重度掺雜區和所述第二電極的所述第一側之間；以及 從一頂視圖看來’所述第二中度摻雜區被佈置在所述 第二重度摻雜區和所述第二電極的所述第二側之間。 一種電子裝置，包括： 一隧道結構，其包括： 基板，其具有一主表面和一有效區； 第電極，其包括所述基板的一輕度推雜區其 中所述第一電極延伸到所述主表面且具有一第一傳導 性類型； 一第二電極，其佈置在所述第一電極上方，其中所 述第二電極具有所述第一傳導性類型； 隨道電介質層，其佈置在所述第一電極和所述第 二電極之間； 所述基板的一第一重度摻雜區’其中所述第一重度 摻雜區是在所述主表面處、鄰接所述第一電極的所述 輕度換雜區、具有所述第一傳導性類型， 其中： 從一頂視圖看來，所述第一重度摻雜區與所述第二 電極間隔開；以及 在所述有效區内的所述主表面處，所述第二電極僅 被佈置在所述輕度摻雜區上方。 154835.doc S 201203535 在形成所述 區之前形成一 其中： 第二電極之後且在形成所述第一中度摻雜 遮罩， 所述遮罩僅在所述有效區的一部分上方限定一 口；以及 汗 形成所述第一中 述遮罩中的所述開 度播雜區包括植入一摻雜物穿過所 口並進入所述有效區。 10·如請求項8之方法， 得實質上所有的所 型。 其中 述第 形成所述第二電極被執行 二電極具有所述第 ，使 一傳導性類 154835.doc