TW201203404A - Chip-sized package and fabrication method thereof - Google Patents
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201203404 , ' 六、發明說明: •【發明所屬之技術領域】 本發明係有關於一種半導體封裝件及其製法,尤指一 種晶片尺寸封裝件及其製法。 【先前技術】 隨著半導體技術的演進,半導體產品已開發出不同封 裝產品型態,而為追求半導體封裝件之輕薄短小,因而發 展出一種晶片尺寸封裳件(chip scale package,CSP),其特 ®徵在於此種晶片尺寸封裝件僅具有與晶片尺寸相等或略大 的尺寸。 美國專利第 5,892,179、6,103,552、6,287,893、6,350,668 及6,433,427號案即揭露一種傳統之CSP結構,係直接於 晶片上形成增層而無需使用如基板或導線架等晶片承載 件’且利用重佈線(redistribution layer, RDL)技術重配晶片 上的銲墊至所欲位置。 Φ 然而上述CSP結構之缺點在於重佈線技術之施用或佈 設於晶片上的導電跡線往往受限於晶片之尺寸或其作用面 之面積大小’尤其當晶片之積集度提昇且晶片尺寸日趨縮 小的情況下,晶片甚至無法提供足夠表面以安置更多數量 的銲球來與外界電性連接。 鑑此,美國專利第6,271,469號案揭露一種晶圓級晶 片尺寸封裝件WLCSP (Wafer Level CSP)之製法,係於晶片 上形成增層的封裝件,得提供較為充足的表面區域以承載 較多的輪入/輸出端或銲球。 3 111683 201203404 如第1A圖所示,準備一膠膜11,並將複數晶片12 以作用面121黏貼於該膠膜11上,該膠膜11例如為熱感 應膠膜;如第1Β圖所示,進行封裝模壓製程,利用一如 環氧樹脂之封裝膠體13包覆住晶片12之非作用面122及 側面,再加熱移除該膠膜11,以外露出該晶片作用面121 ; 如第1C圖所示,然後利用重佈線(RDL)技術,敷設一介電 層14於晶片之作用面121及封裝膠體13的表面上,並開 設複數貫穿介電層14之開口以露出晶片上的銲墊120,接 著於該介電層14上形成線路層15,並使線路層15電性連 接至銲墊120,再於線路層15上敷設拒銲層16及線路層 預定位置植設銲球17,之後進行切割作業。 透過前述製程,因包覆晶片之封裝膠體的表面得提供 較晶片作用面大之表面區域而能安置較多銲球以有效達成 與外界之電性連接。 然而,上揭製程之缺點在於將晶片以作用面黏貼於膠 膜上而固定之方式,常因膠膜於製程中受熱而發生伸縮問 題,造成黏置於膠膜上之晶片位置發生偏移,甚至於封裝 模壓時因膠膜受熱軟化而造成晶片位移,如此導致後續在 重佈線製程時,線路層無法連接到晶片銲墊上而造成電性 不良。再者,此製程中所使用膠膜為消耗性材料,造成製 程成本之增加。 另外,請參閱第2圖,於前述封裝模壓時,因膠膜11 遇熱軟化,封裝膠體13易發生溢膠130至晶片作用面121, 甚或污染銲墊120,造成後續重佈線製程之線路層與晶片 4 111683 201203404 銲塾接觸不良’而導致廢品問題。 再者,請參閱第3A圖,前述封裝模壓製程僅透過膠 膜11支撐複數晶片12,該膠膜U及封裝膠體13易發生 嚴重翹曲(warpage)ll〇問題,尤其是當封裝膠體13之厚度 很薄時’勉曲問題更為嚴重,從而導致後續重佈線製程時, 在f片上塗佈介電層時會有厚度不均問題;如此即須額外 再提供-硬吳载具18(如第3B圖所示),以將封裳勝體 φ透過一黏膠19固定在該硬質載具18來進行整平;如此不 僅造成製程複雜,且增加許多製程成本,同時在完成重佈 線衣轾而移除該載具時’易發生在封裝膠體上會有先前固 定在載具上之黏膠190殘留問題(如第3C圖所示)。盆它相 關習知技術的揭露如美國專利第M98,387、6,586,822、 7,〇19,406 及 7,238,602 號。 因此,如何提供-種晶片尺寸封農件及製法,俾能確 保線路層與銲墊間之電性連接品質,並提昇產品的可靠度, 擊減少製程成本,實為一重要課題。 【發明内容】 有鑑於上述習知技術之缺點,本發明提供-種晶片尺 寸封4件之衣法’係包括:提供複數具相對作用面及非作 面之Β曰片及透明載具,該晶片作用面上設有複數銲 作用面上覆蓋有保護層’將該晶片透過盆非 定於該透明載具上;以第—包覆層包覆該晶片 路n片作用面上之保護層;移除該賴層以外露 出该晶片作用面;於該晶片作用面及第一包覆層上設置介 111683 5 201203404 電層,並使該介電層形成開口以外露出該銲墊;以及於該 介電層上形成線路層,並使該線路層電性連接至該銲墊。 前述之製法中,復可於該介電層及線路層上設置拒銲 層,並使該拒銲層形成複數開口以植設銲球。 後續即可以雷射分離該透明載具與第一包覆層及晶 片,並進行切割作業以形成複數晶圓級晶片尺寸封裝件 (WLCSP)。此外,雷射分離透明載具之步驟,亦可於設置 介電層之後或形成線路層之步驟後進行。當然,亦可於分 離該透明載具後,於該介電層及線路層上設置拒銲層,並 使該拒銲層形成複數開口以植設銲球。 此外,該透明載具表面復可藉由塗佈方式設有如聚醯 亞胺材料之第二包覆層,且該晶片透過其非作用面而固定 於該第二包覆層上。另可利用重佈線技術於該線路層上形 成線路增層(build-up)結構。本發明之晶片尺寸封裝件的製 法中,係以雷射使該透明載具自其與該第一包覆層及晶片 之介面分離,而可輕易在後段製程中移除該透明載具,藉 此加速製程效率,並可重複利用該透明載具,進而節省製 程成本。 透過前述製法,本發明復揭示一種晶片尺寸封裝件, 係包括:晶片,該晶片具有相對之作用面及非作用面,且 於該晶片作用面設有複數銲墊;第一包覆層,係包覆於該 晶片周圍,且該第一包覆層之高度大於該晶片之高度;介 電層,設於該晶片作用面及第一包覆層上,且該介電層具 複數開口以外露該銲墊;線路層,設於該介電層上且電性 6 111683 201203404 ,. '連接至該銲墊;以及第二包覆層,係設於該晶片非作用面 - 及第一包覆層上,其中,該第二包覆層係聚醯亞胺材料。 該封裝件復可包括有:拒銲層,設於該介電層及線路 層上,該拒銲層具有複數開口以外露出線路層預定部分; 以及銲球,設於該線路層預定部分上。 因此,本發明之晶片尺寸封裝件及製法主要在晶片作 用面上設一保護層,並使晶片以非作用面固定於硬質透明 $ 載具上,接著進行封裝模壓製程及移除該保護層,接著再 進行重佈線製程,藉以避免習知將晶片作用面直接黏置於 膠膜上發生膠膜受熱軟化、封裝膠體溢膠及晶片偏移與污 染問題,甚或造成後續重佈線製程之線路層與晶片銲墊接 觸不良,導致廢品問題,且本發明中該透明載具於製程中 因將雷射聚焦至該透明載具與第一包覆層及晶片的介面, 而得以分離及重覆使用,以節省製程成本,同時本發明毋 須使用膠膜,故可避免習知製程中使用膠膜而發生翹曲問 • 題,而為解決該翹曲問題又須額外提供透明載具所導致製 程複雜、成本增加及封裝膠體有殘膠等問題。 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 式,熟悉此技藝之人士可由本說明書所揭示之内容輕易地 瞭解本發明之其他優點與功效。 請參閱第4A至4H圖,係為本發明之晶片尺寸封裝件 及其製法第一實施例之示意圖。 如第4A及4B圖所示,提供一具複數晶片22之晶圓 7 111683 201203404 22A’該晶圓22A及晶片22具有相對之作用面22ι及非作 用面222,且該晶片作用面221設有複數銲塾22〇,並於該 晶圓作用面221上敷設一厚約3至2〇微米之保護層21 , 接著進行晶圓22A切割,以形成複數作用面221上設有保 護層之晶片22。 °X ” 如第4C圖所示,另提供一硬質透明載具23,俾將前 述作用面221上設有保護層21之複數晶片22以其非作用 面222透過黏膠24而黏置於該透明載具23上,並進行烘 烤(cure)固定。 如第4D圖所示,以如模壓方式使如環氧樹脂封裝材 料之第一包覆層25包覆該晶片22並外露出該晶片作用面 221上之保護層21。該第一包覆層25例如為環氧樹脂之封 裝材料。 如第4E圖所示,以如化學藥劑之方式移除該保護層 以外露出晶片作用面221。如此該第一包覆層25之^产即 大於該晶片作用面221之高度。 如第4F圖所示’於晶片作用面221及第一包覆層25 上設置介電層26’並利用例如黃光(ph〇to-lithography)製程 或雷射製程’使該介電層形成有複數開口以外露出該鲜塾 220。該介電層26係用以供後續之線路層附著其上之種子 層(seed layer)。 接著,利用重佈線(RDL)技術於該介電層26上形成,線 路層27 ’並使該線路層27電性連接至該銲墊22〇。 如第4G圖所示,於該介電層26及線路層27上設置 111683 8 201203404 , '拒銲層28,並使該拒銲層28形成複數開口以外露出該線 — 路層27預定部分,俾供植設銲球29於該線路層預定部分。 之後以雷射聚焦至該透明載具23與第一包覆層25及黏膠 層24的介面,即可輕易分離該透明載具23。 此外,如第4G’及4G’ ’圖所示,雷射分離透明載具23 之步驟,亦可於設置介電層26之後或形成線路層27之步 驟後進行。當然,亦可於分離該透明載具23後,於該介電 $ 層26及線路層27上設置拒銲層28,並使該拒銲層28形 成複數開口以植設銲球29。 如第4H圖所示,再進行切割作業,以形成複數晶圓 級晶片尺寸封裝件(WLCSP)。 因此,本發明之晶片尺寸封裝件及製法主要在晶片作 用面上設一保護層,並使晶片以非作用面固定於硬質透明 載具上,接著進行封裝模壓製程及移除該保護層,接著再 進行重佈線製程,藉以避免習知將晶片作用面直接黏置於 • 膠膜上發生膠膜受熱軟化、封裝膠體溢膠及晶片偏移與污 染問題,甚或造成後續重佈線製程之線路層與晶片銲墊接 觸不良,導致廢品問題,且本發明中該透明載具於製程中 係透過雷射聚焦至該透明載具與第一包覆層及晶片的介 面,而得以分離及重覆使用,以節省製程成本,同時本發 明毋須使用膠膜,故可避免習知製程中使用膠膜而發生翹 曲問題,而為解決該翹曲問題又須額外提供透明載具所導 致製程複雜、成本增加及封裝膠體有殘膠等問題。 請參閱第5A至5D圖,係顯示本發明之晶片尺寸封裝 9 111683 201203404 件及其製法第二實施例之剖面示意圖。如圖所示,本實施 例與前述實施例所揭露者大致相同,主要差異係可在晶片 非作用面上增設一第二包覆層以保護晶片。 如第5A圖所示’提供一硬質透明載具33,且於透明
載具33上以如塗佈方式形成如聚醯亞胺材料之第二勹 層 330。 K 如第5B圖所示,將作用面上設有保護層31之晶片32 以其非作用面322透過黏膠34而黏置於該第二包覆層33〇 上。 · 如第5C圖所示,以如模壓方式使如環氧樹脂封裝材 料之第一包覆層35包覆該晶片32並外露出該晶片32作用 面321上之保護層31 ;接著移除該保護層31以外露出晶 片32作用面32卜再於晶片32作用面321及第一包覆層 35上設置介電層36,及於該介電層%上形成線路層 而後於該介電層36及線路層37上設置拒銲層38,並 植設鲜球3 9。 ” …如第5D圖所示,之後即可如第一實施例之製法移& ^ 該透明載具33,再進行切割作業。 如此該晶片32之非作用面322上即設有一第二包覆 層330,以提供晶片更佳保護。 /透過前述製法’本發明復揭示__種晶片尺寸封襄件, 係包括:晶片32’該晶片32具有相對之作用面32ι及非 作用面322,且於該晶片作用® 321設有複數銲塾32〇;第 -包覆層35,係、包覆於該晶片32周圍,該第—包覆層% 111683 10 201203404 , '之高度大於該晶片32之高度;介電層36,設於該晶片32 •作用面321及第一包覆層35上,且該介電層36具複數開 口以外露該銲墊320 ;線路層37,設於該介電層36上且電 性連接至該銲墊320;以及第二包覆層330,係設於該晶片 32非作用面322及第一包覆層35上,其中,該第二包覆 層係聚醯亞胺材料。 此外,該晶片尺寸封裝件復包括拒銲層38,設於該介 電層36及線路層37上,該拒銲層38具有複數開口以外露 出線路層37預定部分;銲球39,設於該線路層37預定部 分上。 請參閱第6圖,係顯示本發明之晶片尺寸封裝件及其 製法第三實施例之剖面示意圖。如圖所示,該晶片尺寸封 裝件與前述實施例所揭露者大致相同,其不同處在於可利 用重佈線技術繼續於先前所形成之介電層及線路層上形成 增層結構,例如在先前所形成之介電層36及線路層37上 ❿形成第二介電層36a及第二線路層37a,並使該第二線路 層37a電性連接至該第一線路層37,然後,再於第二線路 層37a上敷設拒銲層38,並開設複數貫穿拒銲層38之開 口,以外露出第二線路層37a之預定部分,接著於第二線 路層37a之預定部分上植設銲球39,以作為封裝件之輸入 /輸出端,供與外界裝置作電性連接。如此得藉由增加晶片 上之增層數目而能提昇封裝件中線路佈設的彈性。上述實 施例僅為例示性說明本發明之原理及其功效,而非用於限 制本發明。任何熟習此項技藝之人士均可在不違背本發明 11 111683 201203404 之精神及範疇下,對上述實施例進行修飾與變化。因此, 參發明之權利保護範圍,應如後述之申請專利範圍所列。 【圖式簡單說明】 第1A至1C圖係為美國專利US6,271,469所揭露之晶 圓級晶片尺寸封裝件之製法示意圖; 第2圖係為美國專利US6,271,469所揭示之晶圓級晶 片尺寸封裝件發生溢膠問題之示意圖; 第3A至3C圖係為美國專利US6,271,469所揭示之晶 圓級晶片尺寸封裝件發生封裝膠體翹曲、增設載具及封裝 膠體表面殘膠問題之示意圖; 第4A至4H圖係為本發明之晶片尺寸封裝件及其製法 第一實施例示意圖; 第5A至5D圖係為本發明之晶片尺寸封裝件及其製法 第二貫施例不意圖,以及 第6圖係為本發明之晶片尺寸封裝件及其製法第三實 施例示意圖。 【主要元件符號說明】 11 膠膜 12 晶片 13 封裝膠體 14 介電層 15 線路層 16 拒銲層 17 録球 18 載具 19 黏膠 21 保護層 22 晶片 22A 晶圓 23 透明載具 24 黏膠 12 111683 201203404
25 第一包覆層 26 介電層 27 線路層 28 拒銲層 29 銲球 31 保護層 32 晶片 33 透明載具 34 黏膠· 35 第一包覆層 36 介電層 37 線路層 38 拒銲層 39 鮮球 110 輕曲 120 銲墊 121 作用面 122 非作用面 130 溢膠 190 黏膠殘留 220 銲墊 221 作用面 222 非作用面 330 第二包覆層 320 銲墊 321 作用面 322 非作用面 36a 第二介電層 37a 第二線路層
13 ΠΙ683
Claims (1)
- 201203404 ' · ! 七、申請專利範圍: 1. 一種晶片尺寸封裝件之製法,係包括: 提供複數具相對作用面及非作用面之晶片及一透 明載具’該晶片作用面上設有複數銲墊;於該晶片作用 面上覆蓋有保護層;將該晶片透過其非作用面而固定於 該透明載具上; 、 以第一包覆層包覆該晶片並外露出該晶 上之保護層;移除該保護層以外露出該晶片作用面; =該晶片作用面及第一包覆層上設置介電層,並使 該"電層形成開口以外露出該銲墊;以及 至二r電層上形成線路層’並使該線路層電性連接 2. =請專利範圍第1項所述之晶片尺寸封裝件之製法, 2括:於該介電層及線路層上設置拒銲層,並使 鲜層形成複數開口以植設銲球。 ^拒3. 如申請專利範圍第2項所述之晶片 法’復包括:以雷射使該透明載具自其與^之= 及晶片之介面分離。 弟匕覆層 4. 二封裝件之製 5. 如申請專利範圍第i項所述之晶 法,復包括:於形成該線路層之步驟後,透 111681 14 201203404 明載具自其與該第-包覆層及晶片之介面分離。 6·如中請專·圍第4或5項所述之晶狀寸封裝件之製 復包括:於分_翻載具後,於該介電層及線路 曰上设置拒銲層,並使該拒銲層形成減開口以植設鮮 如申明專利I&1I第〗項所述之晶片尺寸封裝件之變 其中,該透明載具表面復設有第二包覆層,鍋 透過其非作用面而固定於該第二包覆層上。 如申明專利la圍第7項所述之晶片尺寸封裝件之製 法其中,该第二包覆層係藉由塗佈方式形成。 .^申請專利範圍第7項所述之晶片尺寸封裝件之製 /其中,δ亥第二包覆層係聚醯亞胺材料。 ::請:『::1項所述之晶片尺寸封裝件之製法, 11 I 覆層之高度大於該晶片之高度。 請專職圍第!韻叙晶片尺寸料件, ^括:以重佈線技術於該介電層及線路層上形成增層 η ===1項所述之晶片尺寸封裝件之製法, 數:片係包—具複 用/ ®及晶片具有相對之作用面及非作 切割:==用面上敷設保護層’接著進行晶圓 」^成複數作用面上設有保護層之 13§亥晶片透過其非作用面而固定於該透明载且上將各 種晶片尺寸封《件,係包括:^ 111683 15 201203404 晶片,該晶片具有相對之作用面及非作用面,且於 該晶片作用面設有複數銲墊; 第一包覆層,係包覆於該晶片周圍,且該第一包覆 層之高度大於該晶片之高度; 介電層,設於該晶片作用面及第一包覆層上,且該 介電層具複數開口以外露該銲墊; 線路層,設於該介電層上且電性連接至該銲墊;以 及 第二包覆層,係設於該晶片非作用面及第一包覆層 上,其中,該第二包覆層係聚醯亞胺材料。 14. 如申請專利範圍第13項所述之晶片尺寸封裝件,復包 括: 拒銲層,設於該介電層及線路層上,該拒銲層具有 複數開口以外露出線路層預定部分;以及 銲球,設於該線路層預定部分上。 15. 如申請專利範圍第13項所述之晶片尺寸封裝件,復包 括增層結構,係形成於該介電層及線路層上。 16 111683
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI614858B (zh) * | 2012-07-26 | 2018-02-11 | Siliconware Precision Industries Co., Ltd. | 半導體封裝件及其製法 |
| CN108364924A (zh) * | 2017-01-16 | 2018-08-03 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI414027B (zh) * | 2010-06-30 | 2013-11-01 | 矽品精密工業股份有限公司 | 晶片尺寸封裝件及其製法 |
| US8653674B1 (en) * | 2011-09-15 | 2014-02-18 | Amkor Technology, Inc. | Electronic component package fabrication method and structure |
| KR102341732B1 (ko) * | 2015-01-30 | 2021-12-23 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
| CN107527880A (zh) * | 2017-08-02 | 2017-12-29 | 中芯长电半导体(江阴)有限公司 | 扇出型封装结构及其制备方法 |
| TWI718801B (zh) * | 2019-12-06 | 2021-02-11 | 矽品精密工業股份有限公司 | 電子封裝件之製法 |
| CN113937016A (zh) * | 2020-07-13 | 2022-01-14 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
| US6441487B2 (en) * | 1997-10-20 | 2002-08-27 | Flip Chip Technologies, L.L.C. | Chip scale package using large ductile solder balls |
| US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
| EP1990833A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| US6727576B2 (en) * | 2001-10-31 | 2004-04-27 | Infineon Technologies Ag | Transfer wafer level packaging |
| US7534498B2 (en) * | 2002-06-03 | 2009-05-19 | 3M Innovative Properties Company | Laminate body, method, and apparatus for manufacturing ultrathin substrate using the laminate body |
| DE10250621B4 (de) * | 2002-10-30 | 2004-09-02 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips |
| TWI256095B (en) * | 2004-03-11 | 2006-06-01 | Siliconware Precision Industries Co Ltd | Wafer level semiconductor package with build-up layer and process for fabricating the same |
| US20090096098A1 (en) * | 2007-10-15 | 2009-04-16 | Advanced Chip Engineering Technology Inc. | Inter-connecting structure for semiconductor package and method of the same |
| JP4840373B2 (ja) * | 2008-01-31 | 2011-12-21 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
-
2010
- 2010-07-13 TW TW099122934A patent/TWI421956B/zh active
- 2010-11-29 US US12/955,613 patent/US20120013006A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI614858B (zh) * | 2012-07-26 | 2018-02-11 | Siliconware Precision Industries Co., Ltd. | 半導體封裝件及其製法 |
| CN108364924A (zh) * | 2017-01-16 | 2018-08-03 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN108364924B (zh) * | 2017-01-16 | 2023-11-21 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
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