TW201203253A - One time programmable memory and the manufacturing method and operation method thereof - Google Patents

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201203253 33555twf.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體記憶體元件及立操作方 法’且特別是有關於-種單次可程式化唯讀記憶體及 作方法》 【先前技術】 非揮發性記憶體件由於具有使存入之資料在斷電後 也不會消失之優點，所以已成為個人電腦和電子設備所廣 •輯㈣-種記憶體元件。 一般而言，依據讀/寫功能的差異，記憶體可以簡單的 區分為兩類：唯讀記憶體(Read 〇niy Mem〇ry ; R〇M)與隨 機存取記憶體(Random Access Memory，RAM) 〇而唯讀記 憶體又可以細分為可抹除可程式唯讀記憶體伽娜 Programmable ROM ; EPROM)、電子式可抹除可程式唯讀 記憶體（Electrically Erasable pr0grammable R〇M ; EEPROM)、罩幕式唯讀記憶體(Mask R〇M)、單次可程式 _ 唯讀記憶體(One Time Programmable ROM ; OTPROM)等。 對於EPROM及EEPROM而言，具有寫入與抹除的功 月b而為實際應用之較佳選擇，但是相對的製程較為複雜且 會使成本提高。 對於罩幕式唯讀記憶體而言，雖然製程簡單、成本較 低但疋需以光罩定義欲寫入之資料，因此在使上用限制 較多。 對於單次可程式唯讀記憶體而言，由於可在記憶體離 201203253 -J555tw£doc/n 開工廠後才寫入資料，亦即可依照記憶體配置的環境由使 用者寫入資料，因此其使用上較罩幕式唯讀記憶體更為方 便。 當半導體進入深次微米(Deep Sub-Micron)的製程時， 元件的尺寸逐漸縮小，對於記憶體元件而言，也就是代表 δ己憶胞尺寸愈來愈小。另一方面，隨著資訊電子產品(如電 腦、行動電話、數位相機或個人數位助理(Pers〇nal Digital

Assistant ’ PDA))需要處理、儲存的資料曰益增加，在這些 資訊電子產品中所需的記憶體容量也就愈來愈大。對於這 種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺 寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業 的一致目標。 基於上述之觀點，故需要發展一種具有小型化、簡單 化、低生產成本的單次可程式唯讀記憶體。 【發明内容】 有鑑於此，本發明提供一種單次可程式化唯讀記憶 體’由於在_結構的輕頂角關區域上設置反溶絲結 構(由摻魏、介電層與導體層構成），目此可⑽小元件 尺寸。 本發明提供一種單次可程式化唯讀記憶體的製造方 、、一，可以利用現行的CMOS製程製作出來，不但可以提高 疋件的集積度’還可有效地降低製造成本。 本，明提供一種單次可程式化唯讀記憶體的操作方 、在耘式化時利用此介電層是否崩潰使得記憶胞具有單 201203253 33555tw£doc/n ΓΪίΐ?性’且儲存的資料具有非揮發性。在讀取時利 疋否崩溃所造成讀取時位元線的電壓 讀數位資訊的依據。 ^發明提出-種單次可程式化唯讀記龍，具有設置 於基底上的記憶胞。此記憶胞包括間極、閑介電層 二摻雜區、隔離結構、導體層、介電層。閘極 又；土：上。閘介電層設置於基底與閘極之間。第一換 區分別設置於閘極兩側的基底中。隔離結 =且與第—摻雜區相鄰’其中隔離結構的 表面低於基底表面，而暴露崎渠頂角區域。導體 層設置於隔離結構上並覆蓋溝渠頂角區域。介電層設 置於溝渠頂肖關區域且位於導體層與第—掺雜區之間， 其中讀賴由介電層是否崩潰來儲存數位資訊。 日道ii發明之—實施射’上述第—摻籠為沒極區， 且導體層電性連接至位元線；第二摻雜區為源極區 性連接至源極線。 电 B發明之—實施例中，上述第-摻雜區為源極區， 層電性連接至源極線；第二摻雜區為汲極區，並電 性連接至位元線。 € 雜潑:if之只施，中’上述第一摻雜區包括第三摻 第四摻雜區，第三摻雜區設置於隔離結構與第四摻 雜區之間，且位於導體層下方。 / 在本發明之-實施例中，上述單次 體，更包括多個記憶胞、多條字元線、多條源極^ 201203253 3555twf.doc/n 位元線。多個記憶胞排列成一行/列陣列’在行的方向上， 相鄰兩個記憶胞成鏡像配置。多條字元線分別連接同一列 之多個記憶胞之閘極。多條源極線分別連接同一列之多個 記憶胞之第二摻雜區。多條位元線分別連接同一行之多個 記憶胞之導體層。 在本發明之一實施例中，上述單次可程式化唯讀記憶 體，更包括多個記憶胞、多條字元線、多條源極線、多條 位元線。多個記憶胞排列成一行/列陣列，在行的方向上， 相鄰兩個記億胞成鏡像配置。多條字元線分別連接同一列 之多個記憶胞之閘極。多條源極線分別連接同一列之多個 記憶胞之導體層。多條位元線分別連接同一行之多個記憶 胞之第二摻雜區。 一 、本發明提出一種單次可程式化唯讀記憶體的製造方 法，包括下列步驟。提供基底，此基底中已形成隔離結構。 於基底上形成第一介電層。移除部分第一介電層與部分隔 離結構，㈣離結制上表面低絲絲φ，並暴露出溝 渠頂角周圍區域。於溝渠頂角周圍區域形成第二介電層。 於基，上形成閘極與導體層，其中導體層位於隔離結構上 ^覆蓋溝渠頂角周圍區域。於閘極兩側的基底中形成第一 摻雜區與第二摻雜區，其中第一摻雜區、第二介電層與導 體層構成熔絲結構。 在本發明之一實施例中，上述第二介電層的形成方法 包括熱氧化法。 在本發明之一實施例中，上述移除部分第一介電層與 201203253 33555twf.doc/n 物w鳴㈣圍區域形 導實酬巾’上述於基底上軸__ :=:?法為於基底上形成導體賴，然後圖案化導 法。唯=== =與第，雜區相鄰且暴露出溝渠頂“二= s ==離離並繼㈣周圍區= ，的介電層;多條字元線分別連接同一；二： 條源極線分別連接同—列之多個記憶胞^ 導ί層’夕條位元線’分別連接同—行之多個記憶胞之第 二f，1次可程式化唯讀記憶體的操作方“括在進 操:=二於選定記憶胞所輕接的選定字元線施加 電壓於^記憶胞馳接的選找轉施加第 =於選定記憶朗输的敎㈣線施加第三電壓或使 ，其中第一電壓足以打開選定記憶胞之電 g的通道’第二電壓與第三電壓的電壓差^以使介電層 在本發明之一實施例中，上述第-電壓為3.3伏特， 上返電壓差為6〜9伏特。上述第二電壓為6〜9伏特。上述 201203253 3555twf.d〇c/n 第三電壓為〇伏特。 體的麵作方法，更包括在進行程式化操作二 疋位元線施加第四電壓，其中第-屡' 笛；、非選 差不足以使介電層崩潰。電顯第四電_電愿 之—實施例中，上述第四健為6〜9伏特。 在本發明之一實施例中，上述單次可程 體的操作方法，更包括在造杆嗜唯讀記It 所叙接5在讀㈣時’於選定記憶胞 的選定、魏施加第五電壓’使選定記憶胞所輕接 Λ楚」線接於選定記憶胞所耦接的選定位元線施 ：讀取選定記憶胞’其中第五電壓足以打開 選疋S己憶胞之電晶體的通道。 在本發明之-實施例中，上述第五電麗為33伏特， 上述第六電壓為1〜4伏特。 、本，明提出-種單次可程式化唯讀記㈣的操作方 法。此單次可程式化唯讀記憶體至少包括：多個記憶胞， 排列成-行/列陣列，在行的方向上，相鄰兩個記憶胞成鏡 像配置’各記憶胞包括：具有第—摻雜區與第二摻雜區的 電μ體、與第一摻雜區相鄰且暴露出溝渠頂角周圍區域 的隔離結構、k置於隔離結構上並覆蓋溝渠頂角周圍區域 的導體層、設置於溝渠頂角周圍區域且位於導體層與第一 摻雜區之間的介電層；多條字元線分別連接同一列之多個 記憶胞之閘極；多條源極線分別連接同一列之多個記憶胞 之第二摻雜區；多條位元線分別連接同一行之多個記憶胞 201203253 33555twf.doc/n 之導體層。單次可程式化唯讀記憶體的操作方法 操作時’於奴記憶胞所输的奴字元線施加 ，-電~於選定記憶胞所祕的選敍元線施加第二電 壓，於選定記憶胞所輕接的選定源極線施加第三電屋或使 選定源極線浮置，其中第n足以打開選定記憶胞之 =的通道’第二轉與第三電_轉差足以使介電層 在本發明之一實施例中，上述第一電壓為33伏特。 述電壓差為6〜9伏特。上述第二電璧為6〜 第三電壓為0伏特。 竹上遴 在本發明之一實施例中，上述單次可 法’更包括在進行讀取操作時，於選 加第四電壓，使選定記憶胞所祕 tit 於選定記憶胞馳接的選定位元線施 選=:=:胞，第·以打開 L在本㈣之—實闕巾’上述第四電縣3.3伏特。 上述第五電壓為i〜4伏特。 付 基於上述，本㈣之單次可程式化記贿，由於 周圍區域上設置由_區、介電層與導 ，層構成的反溶絲結構’因此可以縮小元件尺寸。而且， 反溶絲結構設置於溝渠頂角周圍區域，使介電層容 易朋 >貝，而可以降低操作電壓。 本發明之單次可程式化唯讀記憶體的操作方法，在程 9 201203253 3555twf.doc/n 式化時利时電層是㈣潰，使得記舰具有單次寫入的 特性。在讀取時湘介電層是否崩潰所造成讀取時位元線 的電壓改變作為判讀數位資訊的依據。 、· 本發明之單次可程式化唯讀記憶體的製造方法，可以 利用現行的CMOS製帛製作出來，不但可以提高元件的集 積度，還可有效地降低製造成本。 一 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 明如下。 【實施方式】 圖1繪示為本發明之單次可程式化唯讀記憶體之 電路圖。 請參照圖1，本發明之單次可程式化唯讀記憶體例如 是由多個記憶胞陣列所構成。以下針對記憶胞陣列做說 明。在本實施例中，以4*4個記憶胞所组成的記憶胞陣列 為例做說明，但是組成記憶胞陣列的記憶胞個數可依實際 情況而變動，例如由64個、256個、512個記憶胞等組成 記憶胞陣列《在圖1中，X方向定義為行方向，γ方向定 義為列方向。 記憶胞陣列包括多個記憶胞Mil〜Μ44、多條字元線 WL1〜WL4、多條源極線SU〜SL3、多條位元線BU〜BL4。 首先，說明記憶胞之結構。圖2所繪示為本發明之單 次可程式化唯讀記憶胞之結構剖面圖。在圖2中係以記憶 胞Mil為例做說明。 201203253 33555twf.doc/n 請參照圖2，記憶胞Ml 1是由基底1 〇〇、p型井區1 、 電晶體104、隔離結構106、導體層1〇8、導體層11〇、介 電層112所構成。 基底100例如是石夕基底，P型井區1〇2設置基底 中。 電晶體104設置於基底100之主動區中。此電晶體 例如是由閘介電層114、閘極116、摻雜區118、摻S區12〇 所構成。 閘極116設置於基底100上’其材質例如是摻雜多晶 矽’且閘極112係作為記憶胞之字元線。閘介電層114設 置於閘極116與基底100之間，其材質例如是氧化石夕。摻 雜區118、摻雜區120分別設置於閘極116兩側之基底· 中，其摻雜型態例如是N型。掺雜區118例如是由摻雜區 118a與摻雜區118b構成。摻雜區118設置於隔離結構1〇6 與摻雜區118b之間，且位於導體層no下方。 隔離結構104設置於基底1〇〇中，用以隔離出主動區。 隔離結構104例如是淺溝渠隔離結構。隔離結構1〇4與摻 雜區118相鄰，其中隔離結構1〇4的上表面低於基底1〇〇 表面，而暴露出溝渠頂角周圍區域122。 導體層108設置於推雜區120上。導體層11〇設置於 隔離結構106上並覆蓋溝渠頂角周圍區域122。 介電層112設置於溝渠頂角周圍區域122且位於導體 層110與摻雜區118之間。由此在隔離結構ι〇6的溝渠頂 角周圍區域112上設置由摻雜區118、介電層η:與導體 201203253 ;555twf.doc/n J9_ pT iJU ' 也 % . ^ loo藉由介電層112 j朋潰’來達到儲存數位資訊的 ==於’反溶絲結構™溝渠= * 1之要何集中在溝渠頂角周圍區域122處，使介

易崩潰’而可以降低操作電壓。介電層112之 =如為氧切’其厚度較佳的__個實例是低於間介電 26埃至46埃。當然介電層112之材質也可以 =其"電材料’其具有相當於26埃至46埃之氧化石夕的 等效厚度。藉由適當的選擇介電層112之材質、厚度，可 以控制記憶體之崩潰電屋及元件效能。 又 —二個記憶胞㈣〜Μ45在行方向上串聯連接成記憶胞 =。舉例來說’多個記憶胞觀〜Μ14串聯連接成一個記 憶胞^多個記憶胞M21〜Μ24串聯連接成—個記憶胞 仃；夕個記憶胞顧〜Μ34串聯連接成一個記憶胞；多個 δ己憶胞Μ41〜Μ44串聯連接成一個記憶胞行。在行的方向 ^ ’相鄰兩個記憶胞成鏡像配置，而且相鄰兩個記憶胞會 “用導體層11〇(參照圖2)或摻雜區12〇(參照圖2)。 在本實施例中，摻雜區118例如是汲極區，且導體層 、例如電眭連接至位元線，摻雜區120例如是源極區， 並電性連接至源極線。

多條字元線WL1〜WL4平行設置於基底上，並在列 =向(Y方向)上延伸，分別連接同—列的記憶胞的間極。 舉例來說，字元線WL1連接多個記憶胞Mu〜譲的閘 12 201203253 33555twf.doc/n 極；字元線WL2連接多個記憶胞M12〜M42的閘極；字元 線WL3連接多個記憶胞M13〜M43的閘極；字元線WL4 連接多個記憶胞M14〜M44的控制閘極。 多條源極線SL1-SL3，平行設置於基底上，並在列方 向(Y方向）上延伸，分別連接同一列之記憶胞之源極區。 舉例來說’源極線SL1連接多個記憶胞Mil〜M41的源極 區；源極線SL2連接多個記憶胞M12〜M42、多個記憶胞 M13〜M43的源極區；源極線SL4連接多個記憶胞 _ M14〜M44的源極區。_ 多條位元線BL1〜BL3，平行設置於基底上，並在行 方向(X方向）上延伸’分別連接同一行之記憶胞之導體 層。舉例來說，位元線BL1連接多個記憶胞Mil〜M14的 導體層；位元線BL2連接多個記憶胞M21〜M24的導體 層’位元線BL3連接多個記憶胞M31〜M34的導體層；位 元線BL4連接多個記憶胞M41〜M44的導體層。 本發明之單次可程式化記憶體，在隔離結構1〇6的溝 # 渠角部周圍區域122上設置由摻雜區us.、介電層112與 導體層110構成的反熔絲結構124，藉由介電層112是否 崩潰，而決定導體層110(位元線/源極線)與導體層1〇8(源 極線/位元線)之間是否導通，來達到儲存數位資訊的目 的’並使記憶胞具有非揮發特性。 而且，藉由反熔絲結構124設置於溝渠頂角周圍區域 122。經由此溝渠頂角周圍區域122，可以利用尖端放電的 原理，使電荷集中在溝渠頂角周圍區域122處，使介電層 201203253 3555twf.doc/n 112容易崩潰，而可以降低操作電壓。 此外’藉由適當的選擇介電屉 可以控制記憶體之崩潰電塵及元件效能。 度，也 法，===單次可程式化唯讀記憶體的操作方 =係=括程式化與資·取等操作模心就本發明之 人可程式化唯讀記鍾之操作方法而言，以下 =實施例作為說明。但本發明之非揮發性記憶體陣列

^作方法，並不限定於這些綠。在下述㈣巾係以圖示 中記憶胞Μ32為實例做說明。 圖3Α所繪示為對記憶體陣列進行程式化操作之一 例的示意圖。

請參照圖3Α，對選定之記憶胞Μ32進行程式化操作 時，進行程式化操作時，於選定記憶胞Μ32所耦接的選定 字元線WL2施加電壓Vpl，於選定記憶胞Μ32所耦接的 選定位元線BL3施加電壓Vp2，於選定記憶胞Μ32所耦 接的選定源極線SL2施加電壓Vp3或使選定源極線SL2 浮置。電壓Vpl足以打開選定記憶胞之電晶體的通道，電 壓Vpl例如是3.3伏特。電壓Vp2與電壓Vp3的電壓差足 以使介電層崩潰。電壓差例如為6〜9伏特，電壓Vp2例如 是6〜9伏特，電壓Vp3例如為〇伏特。 而且，其他未選定字元線WL1、WL3、WL4、其他未 選定位元線BL1、BL2、BL4、其他未選定源極線SL1、SL3 則為接地。 如圖3A所示，在程式化選定記憶胞M32時，施加於 14 201203253 33555twf.d〇c/n 選定字元線WL2的3.3伏特電壓打開電晶體的通道，使施 加於選定源極線SL2之0伏特電壓傳導至汲極區，且汲極 區之電壓維持約〇伏特之電壓。此時於選定位元線BL3施 加6〜9伏特電壓。因此，在選定位元線BL3與汲極區之間 產生大的電壓差，而使介電層崩潰，而使記憶胞M32被程 式化。 在進行上述程式化操作時，對於與選定記憶胞M32共 用字元線WL2與源極線SL2的其他非選定記憶胞M12、 M22、M42而言’由於這些非選定記憶胞mi2、M22、M42 所耦接的非選定位元線BL1、BL2、BL4接地，在非選定 位元線BL1、BL2、BL4與汲極區之間沒有電壓差，因此 非選定記憶胞M12、M22、M42不會被程式化。 在進行上述程式化操作時，對於與選定記憶胞M32共 用位元線BL3的其他非選定記憶胞M31、M33、M34而言， ，於這些非選定記憶胞M31、M33、M34所耦接的非選定 字元線WU、WL3、WL4接地，在選定位元線BL3與汲 極區之間沒有電壓差，因此非選定記憶胞M31、M33/M34 不會被程式化。 在上述實施例之單次可程式化唯讀記憶體的程式化操 作過程中，雖係以記憶胞陣列中單一記憶胞為單位進行程 式化操作，然而本發明之非揮發性記憶體的程式化操作也 可藉由各字元線及各位元線的控制，而以位元組、節區， 或是區塊為單位進行編碼。 圖3B所繪示為對記憶體陣列進行讀取操作之一實例 15 201203253 3555twf.doc/n 的示意圖。 進行讀取操作時，於選定記憶胞M32所耦接的選定字 元線WL2施加電壓Vr卜使選定記憶胞M32所耦接的選 定源極線SL2接地，於選定記憶胞M32所耦接的選定位 元線BL3施加電壓γΓ2，以讀取選定記憶胞M32。電壓 足以打開選定記憶胞Μ32之電晶體的通道。電壓Vrl 例如是3.3伏特。電壓νΓ2例如是1〜4伏特。 接著於予元線WL2施和例如是3.3伏特之電壓，使 電晶體之通道打開^當介電層崩潰，使電晶體與位元線bL3 導通，電子由源極線SL2導掉，因此位元線BL3i的電壓 會變小。當介電層未崩潰，則電晶體與電極不會導通，電 子不會由源極線SL2導掉，因此位元線BL3上的電壓會維 持3.3V左右。因此，可藉由讀取出的位元線上之電壓來判 斷儲存於此記憶胞中的數位資訊是「1」還是「〇」。 在本發明之單次可程式化唯讀記憶體之操作模式中， 其係利用介電層是否崩潰造成位元線與源極線之間是否導 通’來判斷數位資訊。 圖4繪示為另一實施例之本發明之單次可程式化唯 記憶體之等效電路圖。 〇圖4所示的單次可程式化唯讀記憶體與圖1的所示的 ^次可程式化唯讀記憶體的不同點在於圖2中所示的摻雜 ，為源極區，且導體層11〇電性連接至源極線；摻雜 區120為汲極區，並電性連接至位元線。 多條字元線WL1〜WL4平行設置於基底上，並在列 16 201203253 33555twf.doc/n 方向(Y方向)上延伸，分別連接同一列的記憶胞的閘極β 舉例來說’字元線WL1連接多個記憶胞Mil〜Μ41的閘 極；字元線WL2連接多個記憶胞M12〜M42的閘極；字元 線WL3連接多個記憶胞M13〜M43的閘極；字元線WL4 連接多個記憶胞M14〜M44的控制閘極。 多條源極線SL1〜SL3，平行設置於基底上，並在列方 向(Y方向)上延伸’分別連接同一列之記憶胞之導體層。 舉例來說’源極線SL1連接多個記憶胞Mil〜M41、多個 記憶胞M12〜M42的導體層；源極線SL2連接多個記憶胞 M13〜M43、多個記憶胞M14〜M44的導體層。 多條位元線BL1〜BL3，平行設置於基底上，並在行 方向（X方向）上延伸，分別連接同一行之記憶胞之汲極 區。舉例來說，位元線BL1連接多個記憶胞Mil〜M14的 汲極區；位元線BL2連接多個記憶胞M21〜M24的汲極 區；位元線BL3連接多個記憶胞M31〜M34的汲極區；位 元線BL4連接多個記憶胞M41〜河44的汲極區。 接著說明本發明之單次可程式化唯讀記憶體的操作方 法i其係包括程式化與資料讀取等操作模式。在下述說明 中係以圖示中記憶胞M32為實例做說明。 圖5A所繪示為對記憶體陣列進行程式化操作之一 例的示意圖。 清參照圖5A ’對選定之記憶胞M32進行程式化操作 進行程式化操作時，於敎記⑽觀所_的選定 字7L線WL2施加電壓Vpl，於奴記㈣M32所輕接的 17 201203253 3555twf.doc/n 選疋源極線SLl施加電壓vp2,於選定記憶胞M32所耦接 的選定位元線BL3施加電壓Vp3或使選定位元線BU浮 置。電壓Vpl足以打開選定記憶胞之電晶體的通道，電壓 Vpl例如是3.3伏特《電壓Vp2與電壓的電壓差足以 使介電層崩潰。電壓差例如為6〜9伏特，電壓Vp2例如是 6〜9伏特，Vp3例如為〇伏特。 而且，在程式化選定記憶胞M32時，其他未選定字元 線WL1、WL3、WL4、其他未選定源極線SL2為接地，其 他未選疋位元線BL1、BL2、BL4施加電壓Vp4。電壓Vp2 與電麗Vp4的電壓差不足以使介電層崩潰 。電壓Vp4例如 是6〜9伏特。 —如圖5A所示，在程式化選定記憶胞M32時，施加於 選定字το線WL2的3.3伏特電壓打開電晶體的通道，使施 加於選定位元線BL3之G伏特電壓傳導至源極區，原極 區之電壓維持約0伏特之電墨。此時於選定源極線SL1施 加6〜9伏特電壓。因此，在選定源極線§^1與源極區之間 產生大的電壓差，而使介電層崩潰，而使記憶胞M32被程 式化。 —在進行上述程式化操作時，對於與選定記憶胞M32共 用子元線WL2與源極、線SL1 #其他非選定記憶胞M12、 M22、M42而言，由於這些非選定記憶胞M12、M22、M42 所輕接的非選定位元線BU、BL2、BL4施加6〜9伏特電 壓、’亡非選定位元線BL3之6〜9伏特電壓傳導至源極區， 在選定源極線SL1與雜區之間沒有電驗，因此可以抑 18 201203253 33555twf.doc/n 制非選定記憶胞M12、M22、M42被程式化。 在進行上述程式化操作時，對於與選定記憶胞M32共 用位元線BL3的其他非選定記憶胞Μμ、Μ33、Μ34而言， 由於這些非選定記憶胞Μ31、Μ33、Μ34所耦接的非選定 字το線WL卜WL3、WL4接地’在選定源極線SL2與源 極區之間沒有電壓差，因此非選定記憶胞 不會被程式化。 在上述實施例之單次可程式化唯讀記憶體的程式化操 作過程中，雖係以記憶胞陣列中單一記憶胞為單位進行程 式化操作，然而本發明之非揮發性記憶體的程式化操作也 可藉由各字元線及各位元線的控制，而以位元組、節區， 或是區塊為單位進行編碼。 圖5Β所繪示為對記憶體陣列進行讀取操作之一實例 的示意圖。 進行讀取操作時’於選定記憶胞Μ32所耦接的選定字 =線WL2施加電壓Vrl，使選定記憶胞Μ32所耦接的選 定源極線SL1接地，於選定記憶胞Μ32所耦接的選定位 元線BL3施加電壓Vr2，以讀取選定記憶胞Μ32。電壓

Vrl足以打開選定記憶胞Μ32之電晶體的通道。電壓Vrl 例如是3.3伏特。電壓Vr2例如是K4伏特。 接者，於予元線WL2施加例如是3.3伏特之電壓，使 電晶體之通道打開。當介電層崩潰，使電晶贿源極線su 導通’電子由源極線SL1導掉’因此位元線Bu上的電壓 會變小。當介電層未崩潰，則電晶體與電極不會導通，電 19 201203253 3555twf.doc/n 子不會由源極線SLl導掉，因此位元線BL3上的電壓會維 持3.3V左右。因此，可藉由讀取出的位元線上之電壓來判 斷儲存於此記憶胞中的數位資訊是Γι」還是「〇」^ 在本發明之單次可程式化唯讀記憶體之操作模式中， 其係利用介電層是否崩潰造成位元線與源極線之間是否導 通’來判斷數位資訊。 圖6Α〜圖6Ε所繪示為本發明之單次可程式化唯讀記 憶體之製造流程剖面圖。 ° 請參照圖6Α，提供一基底200，基底2〇〇例如是矽基 底，在此基底200中已形成有ρ型井區2〇2以及隔離結構 2〇4’以定義出主動區。ρ型井區2〇2的形成方法例如是離 子植入法。隔離結構2〇4例如是淺溝渠隔離結構，可採用 一般的淺溝渠隔離製程製作而成。 接著，在基底200上依序形成介電層2〇6。介電層2〇6 之材質例如是氧化發’且介電層施之形成方法例如是熱 氧化法或化學氣相沈積法。 … 請參照圖6Β，於基底200上形成一層罩幕層2〇8，此 罩幕層2〇8具有開口 21〇。開口 2料寬度大於隔離結構 2〇4頂部寬度。罩幕層2〇8材質例如是光阻，罩幕層2⑽ 的形成方法例如是先於整個基底上形成—層光阻材料 層，然後進行曝光、顯影而形成之。 然後’利用罩幕層208作為罩幕，進行摻質植入步驟 212，以於隔離結構204周圍之基底200形成摻雜區214。 其中，植入之摻質例如是Ν型摻質。摻雜區214的形成方 20 201203253 33555twf.doc/n 法例如是離子植入法。

请參照圖6C，利用笛曾P 電層206與部*隔離，作為罩幕，移除部分介 200 ^^. 、、°構204，使隔離結構204的上表面 •、土 _ ，而暴露出隔離結構204以及溝準頂角 周圍區域216。移除部八八恭β •^再α4以及孱渠頂角 Ρ刀"電層206與部分隔離結構204 ί=Γ/例如乾式侧法或臟刻法。 :二W移除罩幕層208。移除罩幕層208之方

阻法或乾式去光阻法。移除罩幕層· 後，於溝綱周圍區域216形 ===為，其形成方法例如是化學= 積法或熱氧化法。介電層21δ之厚度包括26埃至46埃。 =然’介電層218之材f也可岐其他介電材料。藉由適 當的選擇介電層之㈣、厚度，可以控制記憶體之崩潰電 壓及元件效能。 _电

然後，於基底200上形成導體材料層no。導體材料 層220之材質例如是摻雜的多晶石夕，此導體材料層22〇之 形成方法例如是以臨場植人㈣的料形紅或者是利* 化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子才 入步驟以形成之。 請參照圖6E，圖案化導體材料層22〇及介電層2〇6， 以形成導體層224、閘極222及閘介電層206a ^圖案化導 體材料層220及介電層206之方法例如是微影與蝕刻技 術。導體層224設置於隔離結構204上並覆蓋溝渠頂角周 圍區域216。然後，進行摻質植入步驟226,已於閘極222 201203253 3555twf.doc/n 兩側之基底200形成摻雜區228及摻雜區230。其中，植 入之掺質例如是N型摻質。摻雜區214的形成方法例如是 離子植入法》導體層224、介電層218以及掺雜區218(摻 雜區228)構成反溶絲結構。 本實施例是以摻雜區218與摻雜區228在不同的摻質 植入製程中形成為例子作說明，當然摻雜區218與摻雜區 228也可以在同一個摻質植入製程中形成。 本發明之單次可程式化唯讀記憶體的製造方法，可以 與習知.的CMOS製程相容，且製程簡單，而可以降低成 本。而且，藉由移除部分介電層2〇6與部分隔離結構2〇4， 使隔離結構204的上表面低於基底2〇〇表面，而暴露出隔 離結構204以及溝渠頂角周圍區域216。於是，藉由溝渠 頂角周圍區域216，可以利用尖端放電的原理，使電荷集 中在轉角部處，使介電層容易崩潰，而可以降低操作電壓。 綜上所述，本發明之單次可程式化記憶體，由於在隔 離結構的溝渠角部周圍區域上設置由摻雜區、介電層與導 體層構成的反溶絲結構，因此可以縮小元件.尺寸。 而且，藉由反熔絲結構設置於溝渠頂角周圍區域。經 =此溝渠頂角周@區域，可以利用尖端放電的原理，使電 荷集中在溝渠頂角周圍區域處，使介電層容易崩潰，而可 以降低操作電壓。此外，藉由適當的選擇介電層之材質、 厚度，也可以控制記憶體之崩潰電壓及元件效能。 、本發明之單次可程式化唯讀記憶體的操作方法，在浐 式化時利用介電層是否崩潰，而決定導體層(位元線/源極 22 201203253 33555twf.doc/n 線)與導體層（源極線/位元線)之間是否導通， 有單次寫人的雜，且儲存的資料具有非揮發性^在& ，利用介電層是否崩潰所造成讀取時位元線的電壓改變 為判讀數位資訊的依據。 本發明之單次可程式化唯讀記憶體的製造方法 =現㈣CMOS製程製作出來，不但可以提高树 積度’還可有效地降低製造成本。 m $本發明已以較佳實施例揭露如上，財並非用以 限疋本發明，任何熟狀賴者，在錢離本發明之 =圍内，當可作些許之更動與潤飾，因此本發明之 範圍當視後附之申請專利範圍所界定者為準。 ，、δ 【圖式簡單說明】 ^ 電路^ _林發明之料可㈣化唯讀記隨之等效 構剖=緣爾發㈣她_讀記憶胞之結 例的所繪示為對記㈣陣顺行程絲操作之一實 的示L3B所_騎記紐陣列騎讀取操作之一實例 t =所繪4另—實施例之本㈣之單次可程式化唯 璜記憶體之料魏_。 糾化唯 例的示意圖 23 201203253 3555twf.doc/n 201203253 3555twf.doc/n 圖5B 的示意圖。 所緣示為對記憶體陣列進行讀取操作之一實例 之單次可程式化唯讀記 圖6A〜圖6E所繪示為本發明 憶體之製造流程剖面圖。 【主要元件符號說明】 100、200 :基底 102、202 : P型井區 104 :電晶體 106、204 :隔離結構 108、110、224 :導體層 112、206、218 :介電層 114、206a :閘介電層 116、222 :閘極 118、118a、118b、120、214、228、230 :摻雜區 122、216 :溝渠頂角周圍區域 124 ··反熔絲結構 208 :罩幕層 210 :開口 212、226 .推質植入步驟 220 :導體材料層 BL1〜BL4 :位元線

Mil〜M44 :記憶胞 SL1〜SL3 :源極線

Vpl~Vp4、Vrl〜Vr2 :電壓 WL1〜WL4 :字元線

Claims (1)

1. 201203253 33555twf.doc/n 七、申請專利範固： 1.一種單次可程式化唯讀記憶體，具有設置於一基底 上的一記憶胞’該記憶胞包括： 一閘極，設置於該基底上； 一閘介電層，設置於該基底與該閘極之間； 一第一摻雜區與一第二摻雜區，分別設置於該閘極兩 侧的該基底中； 来一隔離結構，設置於該基底中，且與該第一摻雜區相 其中該隔離結構的上表面低於該基底表面，..而暴露. 一溝渠頂角周圍區域； —導體層，設置於該隔離結構上並覆蓋該溝渠頂角周 圍區域；以及 μ =介電層，設置於該溝渠頂角周圍區域且位於該導體 j該第―摻雜區之間，其中該記憶胞藉由該介電層是否 朋>貝來儲存數位資訊。 疋古 憶體2，，t申請專利範圍第1項所述之單次可喊化唯讀記 接至、中該第一摻雜區為一汲極區，且該導體層電性連 一、立元線，該第一摻雜區為一源極區，並電性連接 一源極線。 我王 朴3，t申請專利範圍第1項所述之單次可程式化唯讀記 ^至；^該第—摻雜區為—源極區’且該導體層電性連 —位_、^玉線，該第二摻雜區為一没極區，並電性連接至 4.如申請專職圍第i項所述之單次可程式化唯讀記 25 201203253 3555twf.doc/n 憶體，其中該第一摻雜區包括一第三摻雜區與一第四摻雜 區，該第三摻雜區設置於該隔離結構與該第四摻雜區之 間，且位於該導體層下方。 * 5.如申請專利範圍第1 憶體，更包括： 項所述之單次可程式化唯讀記 多個該記憶胞，排列成一行/列陣列，在行的方向上， 相鄰兩個記憶胞成鏡像配置； ’ 多條字元線，分別連接同一列之該些記憶胞之該閘極.

   多條源極線，分別連接同一列之該些記憶 ’ 摻雜區；以及 邊弟一 多條位元線，分別連接同一行之該些記憶胞之該 層。 寸組 憶體Hi料翻第1項賴之單:欠可料化唯讀記 多個該記憶胞，排列成一行/列陣列，在行 相鄰兩觀憶胞成鏡像配置； ㈣方向上，

   多條字7L線’分別連接同一列之該些記憶胞之該閘極； 層·絲線，分财朗_狀触記,It胞之該導體 摻雜^條位元線’分料接同一行之婦記憶胞之該第二 7.—種單次可程式化唯讀記憶體的製造方法，包括 提供一基底，該基底中已形成一隔離結構； 於該基底上形成一第—介電層； 26 201203253 33555tw£doc/n 移除部分該第一介電層與部分該隔離結構，使該隔離 結構的上表面低於該基底表面，並暴露出一溝渠頂角周圍 區域； 於該溝渠頂角周圍區域形成一第二介電層； 於該基底上形成一閘極與一導體層，其中該導體層位 於該隔離結構上並覆蓋該溝渠頂角周圍區域；以及 於該閘極兩側的該基底中形成一第一摻雜區與一第二

   摻雜區，其中該第一摻雜區、該第一介電層與該導體層構 成一溶絲結構。 曰 8.如申請專利範圍第7項所述之單次可程式化唯讀記 憶體的製造綠，其中該第二介電層的形成方法包括熱氧 化法。 9·如申請專利範圍第7項所述之單次可程式化 法，其中在移除部分該第—介電層與部分該 j結^步驟之前，更包括於該溝渠頂角周圍區域形成 弟二移雜區。

   球補翻第7賴狀單対程式化唯讀 括隐體’其中於該基底上形成朗極與該導體層的方法包 於該基底上形成-導體材料層；以及 圖案化該導體材料層。 列陣列’在行的方向上’相鄰兩個記憶胞:鏡:=，:’ 201203253 3555twf.doc/n 該記憶胞包括：具有一第一摻雜區與一第二摻雜區的一電 晶體、與該第一摻雜區相鄰且暴露出一溝渠頂角周圍區域 的一隔離結構、設置於該隔離結構上並覆蓋該溝渠頂角周 圍區域的一導體層、設置於該溝渠頂角周圍區域且位於該 導體層與該第一摻雜區之間的一介電層；多條字元線，分 別連接同-狀該些記舰之該雜；多舰極線，分別 連接同一列之該些記憶胞之該導體層；多條位元線，分別 連接同一行之該些記憶胞之該第二摻雜區，該方法包括： 進订程式化操作時，於一選定記憶胞所耦接的一選定 字元線施加—第—電壓，於該選定記憶胞所_的-選定 源極線施加-第二電壓，於該選定記憶胞所祕的一選定 位=線施加第三電壓或使該選定位元線浮置，其中該第一 電壓足以打開該選定記憶胞之該電晶體的通道，該第二電 麗與該第三電壓的—電壓差足以使該介電層崩潰。 12.如申請糊範g第u項所述 記憶體的操作方法，其中該第1壓為3.3伏特 ㈣請專鄕目帛11項所狀單次可程式化唯讀 。、體的操作方法，其中該電壓差為6〜9伏特。 記憶概㈣11項舰之單切程式化唯讀 電壓為〇伏特^、 竹发罘一 ^ 申清專利範圍第丨〇項所述之單次可程式化唯嘈 心隐體的操作方法，更包括： T㈣化唯„賣 進仃程式化操作時，於其他非選定位元線施加一第四 28 201203253 33555twf.doc/n 3層ίΐ該第二電壓與該第四電㈣電壓差不足以使該 記惰!利範圍第11項所述之單次可程式化唯讀 " 法’其中該第四電壓為6〜9伏特。 記憶體'=作請方7範^第=項所述之單次可程式化唯讀 元線，:該選定記憶編接的該選定字 線接地，於該選該選定記憶胞所雛的選定源極 麗，以讀取該所輛接的選定位元線施加第六電 定記憶胞之該道其中該第五電歧以打開該選 記憶mu圍^項所述之單次可程式化唯讀 19. 如由Π 其中該第五電㈣3·3伏特。 記憶體的操作3範二第二項:述之單次可程式化唯讀 20. -稀置t 該第六電壓為1〜4伏特。 可程式化唯讀記龍_作綠，該單次 列陣列，在行的“ 多個記憶胞，排列成一行/ 該記憶胞包括憶胞成鏡像配置，各 晶體、與該第一^秘β知、區與一第二摻雜區的一電 的一隔離=區相鄰且暴露出―賴頂角周圍區域 圍區=二:置==上並覆蓋該漠渠頂角周 ====胞之該閑極;多條源極線，分別 歹j之該些兄憶胞之該第二摻雜區；多條位元線， 29 201203253 3555twf.doc/n 分別連些記憶胞之該導體層，該方法包括： —進行程式化操作時，於一選定記憶胞所輕接的一選定 =線施加-第—電壓，於該選定記憶胞_接的 =線％加-第H於該選定記憶胞所減的一選 /'、兄線％加一第二電壓或使該選定源極線浮置，其中該 3選定記憶胞之該電晶體的通道，、該"第二 、5Λ第一電壓的一電壓差足以使該介電層崩潰。 21·如中請專利範圍第Μ項所述之單次可程式化 〜體的操作方法，其中該第一電麼為3 3伏特。’ 記情專利範圍第2G項所述之單次可程式化唯讀 。〜、的操作方法’其中該電壓差為6〜9伏特。 專職圍第2G項所述之單次式化唯讀 電壓為。=方法’其中該第二電壓為6〜9伏特，該第三 記憶所述之單次可程式化唯讀 元線，於該選定記憶胞所耦接的該選定字 線接地，〜電· ’使該選定記憶胞所減的選定源極 壓，以讀取ΐ選ί記憶胞所耦接的選定位元線施加第五電 定記，之該 道其中該第四電壓足哪 記專彳咖帛2G項㈣之單柯程式化唯讀 心26的#1方法，其中該第四電壓為3.3伏特。 記憶體2G項親之μ可程式化唯讀 心的#作方法，其中該第五電壓為1〜4伏特。 30