TW201203248A

TW201203248A - Nonvolatile memory device having trasistor connected in parallel with resistance switching device

Info

Publication number: TW201203248A
Application number: TW99122049A
Authority: TW
Inventors: Yi-Chou Chen; Wei-Chih Chien; Feng-Ming Lee
Original assignee: Macronix Int Co Ltd
Priority date: 2010-07-05
Filing date: 2010-07-05
Publication date: 2012-01-16
Also published as: TWI482155B

Description

201203248 i«/8Uli5 32646twf.doc/I 六、發明說明：【發明所屬之技術領域】合用以作為非揮發性記憶體導：於適【先前技術】憶：：可=裝=統中普遍找到_ 以在電腦與其他叫*被稱為電腦記憶體)可 =::::=:=來_位： m動電==己憶想(dram)電腦記憶“ ti電力時喪失所儲存的資料。相較之下，非揮發性電 ==以在外部電力來源不存在之狀況下仍能非揮發性電子記憶裝置的範例為，例相機if 機—起使叫記憶卡。這_記憶卡紀錄能保留二：像’且即使當記憶卡從術移除時’仍 *使用電子記憶裝置的系統越來越強大時，對資料儲 201203248

J2646twf.doc/I r^oviu 存能力的需求同時在增加。例如，越腦與軟體在_存取記數量 ^強大的電析度的相機產生更大的圖_案與影㈣案，健存能力才能接納這些财。因此，電子記㈣ :僅增加容量是不夠的一通常同等理想的 : 持或甚至減少記憶體裝置Ξ 換言此之另-個趨勢為增加—給定尺寸的資贿存容量，即增加位元密度另一個考量為成本。例如， :為=元密度增加時’維持或減少電子忒本。換言之，理想狀況為減纽元成本(每位元=成再者，另-個考#為與效能相關，例如提供更快存與更快存取儲存在電子記憶體裝置上的資料。、目則有-個方式可以提供增加的位元密度，減少個別記憶胞的尺寸。例如，改良製造流程，形成^ 的結構，以致於允許製造更小的記憶胞。然而，有虺二二上的推斷預測指出，未來使用此種方式將增加位元成本，1 因為在某-時間點之後’錢此種方式之製程成本增加速度將會開始比記憶體-單元-減少速率還快。因此理想的狀況為找到替代方法來增加電子記憶體襄置的位一也、度。【發明内容】以下描述記憶體裝置以及與記憶體裝置相關的方 201203248 一λ

115 32646twf.doc/I 法。根據本揭露的一觀點，本發明提供一種記憶體裝置，其包括具有多個記憶胞的-個陣列，其中每一記憶胞包括一個電晶體以及與此電晶體並聯的一個電阻值切換裝置。所述之電晶體與電阻值切換裝置中的每一個都具有獨立地儲存一或多位元資料的能力。所述之電晶體包括第一端，第二端與閘極端，而電晶體被用以在分別與多記憶體狀離相關之不同的多個臨界電壓之間切換。所述之電阻值切^ 纟置與電晶體並聯，以使電阻值切換裝置連接至電晶體的參第-端與第二端。電阻值切換裝置用以在分別與多記憶體狀態相關之不同的多個電阻值之間切換。根據本揭露的另一觀點，本發明提出一種記憶體裝置，其包括複數個多個位元線、複數個多個字元線、包括一第一記憶體群組的一個第一記憶體串列與包括一第二記憶體群組的一個第二記憶體串列以及一個共同源^ 線。所述之第-記憶體串列與第二記憶體串列連接至一個共同源極線以及分別連接至多個字元線。所述之多個字元馨線分別連接至第一記憶體群纟且的此些記憶體記憶胞以及分別連接至第二記憶體群組的此些記憶體記憶胞。每一個記憶胞分別包括一電晶體以及與此電晶體並聯的電阻值切換裝置。所述之電晶體與電阻值切換裝置中的每一個都具有獨立地儲存一或多位元資料的能力。所述之第一電曰體包括第-端，第二端與閘極端。第一電晶體用以在分= 與多S己憶體狀態相關之不同的多個臨界電壓之間述之第一電阻值切換裝置與第一電晶體並聯，二第;^ 201203248 P980115 32646twf.d〇c/l 阻值切換裝置連接至第—電晶㈣第 :==換在分_記她態π; t據本揭露的又一觀點，本發明提出一種讀 ^憶胞的方法，此方法用以讀取與寫入包括—電晶^以，、此電晶體並聯的電阻_裝置的—記憶胞，其與電阻切換裝置巾的每—個具有獨^ 資料的能力。例如，根據本揭露的一觀點，一個包括制此記憶胞之電晶體的臨界電麼，其中此電晶體用以在分別與多記憶體狀態相關的多個臨界電塵之曰間切換。所述之讀取方法也可包括侧此記憶狀電阻切換置的電阻值，其中此電阻切換裝置的電阻值用以在與多言= 憶體狀態相_多個電阻值之間切換义發_這些與^ 他特徵、難與實施娜湘以下實施方式巾來說明。 ^下文特舉本發明之示範實施例，並配合所附圖式對特徵、觀點與實施例作詳細說明如下，以讓上述特徵和優點月皂更明顧易懂。·· . _ 【實施方式】 ^現在將詳細參照所揭露之示範實施例’所述之示範實轭例多繪示於附圖中，附帶一提的是，整個附圖中相同的 >考b； δ己用於表示相同或相似的元件。圖1是根據本揭露之一示範實施例所繪示的記憶體陣列100的方塊圖。記憶體陣列1〇〇可以包括多個記憶胞

201203248 P980115 32646twf.doc/I 102、多個位元線BLl-BLm、多個字元線WLl-WLn、一串列選擇線SSL、一接地選擇線GSL與一共同源極線SL。記憶體陣列100可以被配置使多個記憶胞1〇2被排列在具有mxn個記憶胞1〇2的一個記憶體陣列内，其中m 與η分別代表自然數。更精確地說，記憶體陣列可以被配置使得多個記憶胞102被排列為多個記憶體串列 MSl-MSm。每一記憶體串列MS分別包括串聯在一起之各自的串列選擇電晶體SST、各自的η個記憶胞102的群組，以及各自接地選擇電晶體GST。記憶體串列MSI〜MSm分別連接至位元線BL1〜BLm。記憶體串列MSI〜MSm接連接至共同源極線SL。圖2是記憶體串列MSi的示意圖，其作為可以被使用作為在圖1中所呈現之記憶體串列MS1〜MSm中任何之一的範例。記憶體串列MSi包括一個串列選擇電晶體SST、第一至第四記憶胞l〇2a〜i〇2d，以及一個接地選擇線 GSL。串列選擇電晶體SST、第一至第四記憶胞i〇2a〜1〇2d • · · - .. 與接地選擇線GSL ’串聯在位元線BLi與共同源極線SL 之間。上述之記憶體串列MSi包括四個記憶胞i〇2a〜l〇2d 時，但是實作上可以包括其餘的記憶胞102為佳。第一至第四記憶胞102a〜102d分別包括電阻值切換裝置 ll〇a〜ll〇d與電晶體n2a〜112d。串列選擇電晶體SST的閘極端連結至串列選擇線 SSL。串列選擇電晶體SST的源極端連結至位元線bu。串列選擇電晶體SST的汲極端連結至第一記憶胞102a。 201203248

P980115 32646twf.doc/I 接地選擇電晶體GST GSL。接地選擇電晶體GST 102d。接地選擇電晶體GST SL。的閘極端連結至接地選擇線的源極端連結至第四記憶胞的汲極端連結至共同源極線圖3是纷示根據本揭露之一實施例之記憶胞1〇2的示意圖。記憶胞102a〜102d可以被配置為圖3所呈現的狀況。記憶胞102包括多個並聯的記憶胞。在本實施例中，呓憶胞l〇f包括一個電阻值切換裝置110用以作為一第一記^ 體單元，以及一個浮動閘極電晶體112用以作為一第二記憶體單元，且此浮動雜電晶體112可以為—浮動閑^ 晶體、-N型電晶體、一p型電晶體或一 (Fin-FET)。電晶體112可用以使得其閘極連接至一個字元線 WL。電晶體in的源極端藉由一個串列選擇電晶體Mi 以及如圖2所示之任何中介記憶胞1G2連接至位元線心電晶體112較極端藉由接地選擇電晶體GST與如圖2所之任何間隔在其中的記憶胞1()2連接至共同源極線弘。電晶體112的源極端與汲極端還連接至電阻值切換裝置110的正反兩端’以致於電晶體112與電阻值切換裝^ 110並聯。在一些實施例中，電阻值切換裝置11〇可如同圖3所示，在電晶體112與字線WL的上方。在此些實施例中，記憶胞102可以先形成電晶體112與字線WL，然後在電晶體112與字線WL之上形成電阻值切換裝置u〇i 電晶體112可以為一個浮動閘極電晶體、一 N型電晶 201203248

Γ>〇υχ 1 j 32646twf.doc/I 體、一 p型電晶體或一鰭式場效電晶體(Fin_FET)，其用以使電晶體112的臨界電壓vt可以在兩個或多個數值之間改變’其中臨界電壓Vt的確實數值分別與多個記憶體狀態相關。例如’電晶體112可以為一種單階單元(single_ievei cell ’ SLC)浮動電晶體，一種多階單元(Muiti_ievei ceii， MLC)浮動電晶體’一種奈米晶體快閃電晶體(nan〇_crystaj flash transistor)或一種氮化物味裝置(nitride trap device)。 φ 因此，電晶體112可用以儲存多個Vt狀態在一或多個位置内。例如，在一些實施例中，電晶體112可用以為能被程式化為兩個相異臨界電壓Vt中任何之一的1位元記憶體裝置。此種實施例可以包括SLC浮動電晶體的實施例°又例如’在一些實施例中，電晶體112可用以為能被程式化為四個相異臨界電壓Vt中任何之一的2位元記憶體裝置。此種實施例可以包括MLC浮動電晶體的實施例。包括浮動閘極裝置之電晶體112的多個實施例可以藉由熱電子注射(hot electron injection)技術而程式化，並且藉由富鲁勒-諾頓(F〇wler-Nordheim，FN)電子穿透(electron tunneling) 技術而清除。電阻值切換裝置110可用以使得電阻值切換裝置11() 的電阻值可在多個電阻值之間改變，其中電阻值的確實數值分別與多個記憶體狀態相關。例如，電晶體112可為如由Leeetai.發明之美國專利第7,524,722號(在此僅作為參考之用）所描述一種電阻式記憶體裝置。因此，在一些實施例中，記憶胞102可用以儲存一或 201203248

i2646twf.doc/I 多個位元，如’在-些實施例中，電晶體ιΐ2可在兩個記憶體狀態之間切換且電阻值切換裝置nG可在兩個記憶體狀態之間切換，以致於記憶胞1〇2為能具有總共四種^ 憶體狀_2位元記憶體裝置。舉另一例子，在一些實施例中’電晶體112可在四個記龍狀態之間切換且&阻值切換裝置UG可在四他憶體狀態之間域，峨於記憶胞102為能具有總共十六種記憶體狀態的4位元記憶體裝置。仍然有其他實施例可以包括—個電晶體112可以被配置在與多個5己憶體狀態有關之已選定的N1個臨界電壓之間切換，並且電阻值切換裝置11()可在與多個記憶體狀態有關之已選定的N2個電阻值之間切換，以致於記憶胞1〇2 因此成為能具有總共N1+N2種記憶體狀態記憶體裝置。圖4A是根據電阻值切換裝置ι1〇之一些實施例所繪示一種電阻值切換裝置ll〇a的示意圖。電阻值切換裝置 110a包括一個基底(substrate)122，一個金屬導線間介電層 (Intennetal Dielectric，IMD)層 124，一第一電極層 126，一氧化鶴層128，一第一介電層130a，一第二介電層丨30b> 與一第二電極層134。基底122可以為石夕基底’且IMD層124可以為一個氧化層或利用習知技術’例如化學氣相沈積（chemicai vapor deposition ’ CVD)技術，在基底122上形成的其他電絕緣層。第一電極126可以利用氮化鈦(Titanium nitride，TiN) 來形成’並利用CVD流程或物理氣相沈積(physical vapor 201203248

r 32646twf.doc/I deposition，PVD)流程來設置在IMD層i24上。第一電極 126的材料可以替代性地包括摻雜多晶矽（doped 卩〇如111(：〇11)’銘’鋼或氮化鈕(1恤&11111111办1(^，1^)〇氧化鎢層128形成在第一電極126上面。第一介電層 130a與第二介電層i30b緊鄰近氧化鎢層128,並且也形成在第一電極126上面。第一介電層13〇a與第二介電層13〇b 可以包含，例如：二氧化矽(Si〇2)、氮化矽(Si3N4)或類似 φ 的絕緣材料6包括氧化鎢層128、第一介電層130a與第二介電層130b的結構，可以藉由利用例如CVD流程首先形成介電層130作為在第一電極126上面的連續性介電層。接著’藉由例如微影蝕刻(咖切她嗯印力或蝕刻(etching) 來移除連續性介電層的一部份，以在第一介電層13〇a與第二介電層130b之間產生一個間隔。接著，在第一介電層 130a與第二介電層mb之間的瞧中形成氧化鶴層更精確地說，氧化鎢層128可以首先沈積鎢在第一介電層 130a與第二介電層13%之間的間隔中，然後進行一個氧鲁化流程以氧化鶴。例如’可以使用-種熱氧化流程使得氧化過程擴散至大部份或全部的鎢層，以形成氧化鶴層128。第二電極層134可以利魏化鈦絲餘藉由CVD 流程或PVD、流程設置在氧化偽層128上面。第二電極層 134還可以延伸到第一介電層咖與第二介電層i游^ 二電極層134的結構可鱗代性地包括摻雜多㈣ polysihcon)，鋁，銅或氮化鈕。將氧化鶴層128完全氧化將導致形成具有可調整電阻 201203248 一 Λ

-------j^646twf.doc/I 值的第一介面區域138與第二介面區域i4〇。圖4B績示第一介面區域138與第二介面區域14〇個別的位置。第一介面區域138包括在第一電極126與氧化鎢層128之介面的區域。第二介面區域140包括在第二電極層134與氧化層128之介面的區域。圖5A-圖5E繪示圖4A與圖4B中電阻值切換裝置 110a之對稱性雙態實施例的電阻切換特性。此即，在本實施例中~，電阻值切換裝置110a包括兩個介面區域138、 140，每一介面區域包括兩個電阻值(記憶體狀態”並且每一介面區域至少實質上彼此對稱。其餘替代性實施例，包括在此所描述的那些實施例，可以包括不對稱或/且每一介面區域包括超過兩種電阻值的實施例。在通過氧化鎢層128以及第一電極126與第二電極 134之間的電阻值可以在兩個電阻值R1、R2之間作調整。電阻值切換裝置110a之電阻切換行為會發生在第一介面區域138或第二介面區域140中。如同將參照圖5八圖还更仔細來描述，可以使用一個電壓脈衝來在第一介面區域 138或第二介面區域14〇之間來選擇介面區域，以控制電阻值切換裝置110a之切換行為。此點相當重要，因為將電阻值從R1切換至R2所需要的電壓準位，會取決於目前是由第一介面區域138或第二介面區域14〇正在控制電阻值切換裝置ll〇a的切換行為，反之亦然。返回到圖5A，此圖5A繪示當第二介面區域14〇正在控制電阻切換特性時，電阻值切換裝置u〇a之本實施例的 12 201203248

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電阻切換特性。在此，電阻值切換裝置U〇a可以被控制以具有一個重置(reset)電阻值R1或一個設置(set)電阻值 R2。若電阻值切換裝置ll〇a的電阻值為R1，則可以藉由如圖4B所示在電壓供應端與接地之間，於電阻值切換裝置110a中施加一個負電壓V2 ,以由R1減少其電阻值^ R2。相類似地，若電阻值切換裝置u〇a的電阻值為R1，則可以藉由如@ 4B所示在電壓供應端與接地之間，於電阻值切換裝置ll〇a中施加一個正電壓V4，以由擗其電阻值至ία。 9 圖5Β繪示將控制由第二介面區域14〇切換至第面區域138的流程。更精確地說，可以藉由施加於電阻切換裝置llGa的-個負電壓來將電阻值切換装置隱之本實施例之電阻切換特性的控·第二介面 140切換至第一介面區域138。在® 5B中切換的結果如圖％所示，其中第一介面 ^2目前控制電阻值切換裝置隱之本實施例的電阻切 =性=圖5C所描述的行為可以與在圖5A中的行為來 :，並能觀察到當第一介面區域138正在控制時，‘ 切換裝置110a之本實施例的電阻切換特性，以及域⑽正在控制時，電阻值切換裝置之本t ===的差異。目前在圖"，當= 〇制時，藉由施加於電阻值切換裝置 ll〇a的-個正電壓V3可以將電阻值由幻減少至幻裝，且藉由施加於電阻值切換裝置⑽的-個負電壓V!可以 13 201203248— 將電阻值由R2增加至ri β 圖5D繪不將控制由第一介面區域138切換至第二介面區域Μ0的流程。更精確地說，藉由施加於電阻值切換裝置llGa的-個正電壓ν4，可以將電阻值切換裝置⑽& 之本實施例之電阻切換特性的控制從第一介面區域138切換至第二介面區域140。在圖5D中切換的結果如圖5E所示，與圖认相同地，其中第二介面區域14G再-次控制電阻值切換裝置_ 之本實施例的電阻切換特性。因此’電阻值切換裝置11Ga可被設置為四個狀態的其中之-’且四個狀態可以作為四種記憶體狀態：⑴第一介面控制與電阻值=R1(狀態、“—，，）；（2)第-介面控制與電阻值=R2(狀態'“£逛，，）；⑶第二介面控制與電阻值=幻(狀 ‘R^eset”）；以及(4)第二介面控制與電阻值=]12(狀態 Rset )。明顯區分狀態g趣與Rset;^相當困難的。然而，狀態與Rreset彼此之間能可靠地被明顯區分。'另外，狀態與Rreset的其中之一可以可靠地與以及 RSET明顯區分。因此，根據本實施例，電阻值切換Hn〇a ^ ex £ j-x ^ ^ (1 )Rreset ; (2) Rreset； A (3) RSET ^

Rset的一個三態記憶體裝置。一一以下將搭配圖6與圖7來描述根據一個作為三態記憶體裒置之實施例的電阻值切換裝置U()a的讀取流程。圖6 緣示電阻值切換裝置110a的記憶體狀態與所施加電壓之間關係的_表示法，而圖7躲示讀取流程的流程圖。 201203248

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首先，在方塊200中，電阻值切換襄置u〇a已被程式化為記憶體狀態(l)EEE§gx ; (2)RRESET;以及(3)卫gET或rset 的其中之一。此流程的其餘部份允許讀取電阻值切換裝置 ll〇a，以判定哪個記憶體狀態被寫入至電阻值切換^置 ll〇a。在方塊202中，判定電阻值切換裴置11〇a的電阻如同圖6所示，無論第一介面區域138與第二介面區域14〇的其中之一在控制，其電阻值可以預期為一個較高電阻值 SeiseI / Rreset或一個較低電阻值& / RSET。若偵測到較低電阻值E组Γ / Rset’則流程結束在方塊204並判定電阻值切換裝置110a的記憶體狀態為这延i/rset。相反地，若偵測到較高電阻值/ Rreset，則持續流程以明顯區分記憶體狀態fesEL與記憶體狀態〇心藉由判定目前是由第-介面區域138與第二介面區域 140的其中，-在控制，可明醜分記憶體狀態與記憶體狀態Rreset。在圖7所示的流程中，因為電阻值切換裝置llGa的行為會取決於目前是由第—介面區域⑶ 與第二介面區域14G的其中之-在控制而不同，可以藉由施加一個㈣V__來實社叙判絲作。可作為電壓vDETERMINE的電壓準位是介於如圖5A至圖犯之間的一個電壓準位。之前在方塊· 卩電阻值準位疋向準位(例如，在圖μ至圖犯中的可知當錢Vdetermine施加在電阻值切換裝置 Π0—a广電阻值切換裝置脑的行為會取決於目前是由第-面區域138與第二介面區域14〇的其中之一在控制 15 201203248

r 7〇ν ιυ J2646twf.doc/I 而不同。例如，根據圖5A，若目前是由第二介面區域14〇來控制，則施加電壓VDETERMINE不會使電阻值切換裝置 ll〇a的電阻值從R1改變。另一方面，根據圖5D，如^目前是由第一介面區域138來控制，則施加電壓VDEra_ 會將電阻值切換裝置ll〇a的電阻值由ri改變為R2。因此，在方塊206中，施加電壓▽证^_在電阻值切換裝置110a’且之後在方塊208中，量測電阻值切換裝置110a的電阻值。如果仍然量測到較高的電阻值/ Rreset，則可以判定目前是由第二介面區域14〇在控制，因為電阻值並未被所施加之電壓Vdetomine所影響。因此，此流程在方塊210中結束，並判定電阻值切換裝置u〇a 的s己憶體狀態為Rreset記憶體狀態。相反地，如果偵測到較低電阻值这延I/Rset’則可以判定之前是由第一介面區域 138在控制，因為電阻值曾經被所施加之電壓Vdeto 所改變。在此狀況下值得注意的是，所施加之電壓 Vdetermine將控制由第一介面區域138切換至第二介面區域140。因此，此流·程繼續進行方塊212，其中切換控制轉變回到第一介面區域138來進行，使得電阻值切換裝置 ll〇a的電阻值不被目前讀取流程所干擾。然後，此流程在方塊214結束，並判定是電阻值切換裝置u〇a的記憶體狀態為Ereset記憶體狀態。圖8至圖10繪示電阻值切換裝置u〇a之替代性實施例的電阻切換特性。更精讀地說，圖8繪示電阻值切換裝置110a之對稱性三態實施例的切換特性；圖9繪示 201203248

* / …〜32646twf.doc/I 電阻值切換裝置UOa之非對稱性雙態實施例的切換特性；圖10繪示電阻值切換裝置11〇a之非對稱性雙態/三態實施例的切換特性。上述這些與其他類似的替代性實施例可以藉由改變第一電極126與第二電極134的組成成份或/ 且氧化鎢層128的組成成份來製作完成。例如，當第一電極126與第二電極134由氮化鈦所組成時，可以根據氮化鈦的氮元素含量來增加或減少與r^set或民胚訂狀態相 _ 關的電阻值。相類似地，可以根據氧化鎢層128的氧元素含量來增加或減少與或尺旺证了狀態相關的電阻值。如同圖8所繪示電阻值切換裝置u〇a之對稱性三態實施例的切換特性於每一介面區域138/介面區域14〇包括二種電阻值(記憶體狀態）。當由第一介面區域138控制時，這些記憶體狀態為区延广〇當由第二介面區域140控制時，這些記憶體狀態為Rset，民啦印與 Rresed。要明顯區別狀態^與化灯相當困難。不過，狀態’ RRESET1與RRESm彼此之間能很可靠地區/刀出來。另外’狀態 ^ESSIi，Rreset2 ’ Rreseti與 RRESm 中的每-個能可靠地與狀態以及RSET區分出來。因此根據本實施例，電阻值切換裝置110a可用以作為一種具有 (1) Ern ; (2) ; (3) Rreseti; (4) RREsm ;以及(5); 或Rset等狀態的五態記憶體裝置。一如同圖9所繪示電阻值切換裝置11〇a之非對稱態實施例的切換特性於每—介面區域138/介面區域_勺括兩種電阻值(記龍狀態），其中電阻值明顯不^ 17 201203248

ryeu i i 3 32646twf.doc/I 於電阻值^ESET。當由第一介面區域138控制時，這些記憶體狀態為與Rreset0當由第二介面區域140控制時，這些記憶體狀態為RSET與。要明顯區別狀態这啦與 rset相當困難。不過，狀態與Rreset彼此之間能很可靠地區分出來。另外，狀態^町與Rreset中的每一個能可靠地與狀態gggL以及rset區分出來。因此，根據本實施例，電阻值切換裝置ll〇a可用以設置作為一種具有（1)

Eee§ei;(2)RreSET;以及（3)这延！或RSET等狀態的三態記憶體裝置。 ~ 圖11是根據圖9中非對稱性實施例所綠示之讀取電阻值切換裝置ll〇a的流程。首先，在方塊3〇〇，電阻值切換裝置110a已經被程式化為記憶體狀態⑴Rreset;(2)

EggSEI，以及⑶或rset的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置ll〇a，以判定哪種記憶體狀態寫入至電阻值切換裝置ll〇ae如圖9所示，不論目前由第一介面區域138與第二介面區域14〇的其中之一來控制了以預期電阻值為第一電阻值g^SET，第二電阻值 Rreset或第三電阻值Rsu/Rset的其中之一。若偵測到電阻值¾iI/RsET，則此流程在方塊304結束，並判定電阻值切換裝置110a的記憶體狀態為Rset /Rset »若偵測到電阻值 Rreset’則此流程在方塊306結束，並判定電阻值切換裝置11 〇a的記憶體狀態為Rreset。若偵測到電阻值，則此流程在方塊308結束，並判定電阻值切換裝置11〇& 的記憶體狀態為Er£SET。

201203248 P980115 32646twf.doc/I 返回參見圖ίο，電阻值切換裝置11〇a之非對稱性態/三態實施例的切換特性與第—介面區域138相關時包括兩種電喊(記憶驗態），而與第二介面區域14〇相關時包括三種電阻值(記憶體狀•當由第—介面區域138 控制時，這些記憶體狀態為^與氏胃。當由第二介面區域140控制時，這些記憶體狀態為Rset，與

Rreseh。要明顯區別狀態&與RSET相當困難。不過，狀態Rset，Rreseti與RreSET2彼此之間能很可靠地區分出來。另外，狀態Rset，Rreseti與Rreset2中的每一個能很可靠地與狀態Esil以及Rset區分出來。因此，根據本實施例，電阻值切換裝置U〇a可以被設置作為一種具有

Rreseti ; (3) Rreset2 ;以及（4) ^或rset等狀態的四態記憶體裝置。 ~ 圖12是根據電阻值切換裝置ii〇a之數個實施例所繪示之電阻值切換裝置ll〇b的示意圖。電阻值切換裝置11〇b 可以包括一個可程式化金屬化單元（programmable metallization ceU，PMC)400 »更精確地說，電阻值切換裝置110b可以包括一個基底402、一個IMD層404、一個第一電極層406、一個導電栓塞層408、一個第一介電層410、一個第二介電層412、一個固態電解質層414以及一個第二電極層416。基底402可以為一個石夕基底，且IMD層404可以為一個氧化層或利用習知技術，例如CVD技術，在基底402 上形成的其他電絕緣層。 19 201203248

ryeuiiD 32646twf.doc/I 第一電極層406 T以由氮化欽所形成，並藉由.cvd 流程或PVD流程設置在IMD層4〇4。第一電極層4〇6的材料可以替代性地包括摻雜多㈣，銘，銅或氣化紐。導電栓塞層408在第一電極層406上形成，而第一介電層410與第二介電層412緊鄰於導電栓塞層·並也在第-電極層406上形成。第一介電層41〇與第二介電層412 二f化梦、氮化石夕或類似的絕緣材料。 =電栓塞層408可以包括鶴。可以藉由首先利用，例如講 /瓜程在帛冑極層406上形成第一介電層41〇與第二介，層412以作為的一個連續性介電層來形成包括導電栓塞 :08、第一介電層41〇與第二介電層412的結構。接著，，由例如微影钱刻或钱刻技術來移除連續性介電層的一部伤:以在第一介電層41〇與第二介電層412之間產生-個接著’在第一介電層410與第二介電層412之間的 i雷於導電检塞層408。更精確地說’可以藉著沈積 W μ $ 4〇8的材料在第一介電層410與第二介電層 $的間隔來形成導電栓塞層408，，態電解質層414可以藉由沈積在導電检塞層4⑽上笛·^φ固態電解質層414可以延伸至第一介電層410與化^層固態電解質層414可以包括過渡金屬氧 ,、包含至少一中硫化元素的過渡金屬氧化物。例 •:電解質層414可以包含硫化錯/銀或德錯/銀。形成^ ^電極層416可以藉由沈積在固態電解質層414上一電極層416可以為一個可氧化電極。第二電極

201203248 r^oui i j 32646twf.doc/I ^ 416可以包括-種可氧化電極村料，例如，銀 (Zn)。丁種蕈之㈣㈣聽置騰的實關形成一 PMC目13、♦不電阻值切換裝i騰之單一 '程式化與讀取操作中所發生之電壓與電流，表。彻電壓與電流準位可以與圖13=: 问。因此】換裝置_ 一開始可能沒有經過程式化且 ;16，且施加-個較低電壓於第-電極層•，直二： =2= 或程式_)之前，沒有電流會通過、、在所繪示的範例中，設定臨界電壓為，例如大約g.7簡(频s)。备所施加的電壓超财定臨界轉Vl時，電電流1w，且可為程式化電路所偈限(例如，限制）。在一實施例中，電壓可能被降低至〇伏 :=培(amps)，並因此完成電― 電壓二=峨讀取到單元狀態，可以施加-個感測 (VS)至電阻值切換裝置u〇b。感測電壓

設定臨界電a V1。在晴示的範射，感測輕vs Z 為’例如是大約G.3伏特。當電阻值切換裝置11%被程化(亦即’ SET)成為如上所述且施加感測· % 切換裝置11Gb時，操作電流Iw可能會通過電阻值切換裝 21

201203248 1 32646twf.doc/I 置110卜若電阻值切換裝置11Gb並未被程式化(亦即， RESET) ’當施加感測電壓vs時，很少電流或沒有電流會通過電阻值切換裝置110b。在實施例中’可以施加一個較低電壓，例如負電壓換裝置u一清除或重置程式化狀態。二= 中’重置臨界電壓可以為，例如是大約_〇3 伏特®當施加重置臨界錢至電阻值切換裝置11%時，負向電流可能會通過電阻仙換裝置11%。當負電壓降制低於重置臨界電壓時’電流可能會停止流動(此即，減少至〇安培卜在施加重置臨界電壓至電阻仙換裝置聽之後，電阻值切換裝置11Gb可以具有如程式化操作之__高電壓，以致於清除或重置儲存至電阻值切換裝置11Gb中的數值。圖14是電阻值切換裝置ll〇c的數個實施例所繪示之電阻值切換裝置ll〇e的示意圖。電阻值切換裝置 110c 包括-個雙PMC結構。電阻值切換裝置11Qe包括—個基底 452、一個IMD層45心一個第一電極層456、一個導電栓塞層458、—個第—介電層460、-個第二介電層462、-個第-固態電解質層464’ -第二電極層466, -個第二固態電解質層468以及一個第三固態電解質層47〇。基底452可以為一個矽基底，且IMD層454可以為一個氧化層或利用習知技術，例如CVD技術，在基底452 上形成的其他電絕緣層。

第一電極層456可以由氮化鈦所形成，並藉由CVD 22

201203248 ^»υι〇 32646twf.doc/I 流程或PVD流程設置在IMD層454上《第一電極層456 的材料可以替代性地包括摻雜多晶矽，鋁，銅或氮化钽。導電栓塞層458形成在第一電極層456上，而第一介電層460與第二介電層462緊鄰於導電栓塞層458並也形成在第一電極層456上。第一介電層460與第二介電層462 可以包括，例如：二氧化矽、氮化矽或類似的絕緣材料。電栓塞層458可以包括鶴。可以藉由首先利用例如CVD Ϊ程’在第一電極層456上形成第-介電層460與第二介塞】:乂:！的一個連續性介電層’來形成包括導電栓著，藉由例如二介電層_與第二介電層462的結構。接 -部份，以在第!===來移除連續性介電層的 -個間隔。接著，在贮層:62之間產生間的間隔中形成導電S與第—介電層462之沈積導電栓塞層458的材458。二::地說’可以藉著層啦之間的間隔來^ ^在第一介電層_與第二介電笛ml 成導電检塞層458。第一固態電解質層4 W上來形成。固態在導電栓塞層 460與第二介電層462。=層464可以延伸至第-介電層屬氧化物，或其包含丨‘ 電解質層464可以包括過渡金物。例如，ϋ態電解f/二個硫化元素的過渡金屬氧化 /銀。 ' 可以包含硫化鍺/银或硒化鍺第一電極層466可以藉由 464上形成。第在第1態電解質層層466可以為一個可氧化電極。第 23

201203248 Fy»Ull3 32646twf.doc/I 二電極層466可以包括-種可氧化電極材料，例如，銀，銅，鋅。第^固態電解質層468可以藉由沈積在第二電極層 466上來形成。第二固態電解質層咐可以包括過渡金屬氧化物’或其包含至少-硫化元素的過渡金屬氧化物。例如’第二固態電解質層468可以包含硫化錯/化錯/ 銀。第三固態電解質層47G可以藉由沈積在第二電極層 466上來形成。第三固態電解質層猶可以包含導電材料或半導體材料，例如，氮化鈦。如圖14所示之電阻值切換裝置⑽的實施例形成一個雙PMC結構’其包括一個上部pMC結構472與一下部 PMC結構474 »上部pmc結構472與下部PMC結構474 的每-個雜程式化為分騎應至電阻_兩個記憶體狀態。上部PMC結構472的記憶體狀態包括標示為 Rreset與RSET記憶體狀態，其分別對應至相對較高電阻值與較低電阻值。下部酸結構474的記憶體狀態包括標示為&ESEL與記憶體狀態，其分別對應至相對較高電阻值與較低電阻值。在部份實施财，與相關的電 P且值了以實質上相4於與Rreset相關的電PJL值，然而在其他實施例中，與尺虹犯了以及选幽红分別相關的電阻值可以彼此不相同。相類似地，在部份實施例中，與Rset相關的電阻值可以實質上相等於與^相_雷阻佶，然而在其他實施例中’與rset以及s紅分別相關的電阻值可以彼^匕 24 201203248

P980115 32646twf.doc/I 不相同。圖15A、圖15B與圖16緣示電阻值切換裝置11〇c之對稱式雙PMC實施例的電阻切換特性的圖表。更精確地說，圖15A繪示上部PMC結構472的電阻切換特性，圖 MB繪示下部PMC結構474的電阻切換特性，而圖16繪示由上部PMC結構472與下部pMC結構474所形成之雙 PMC結構之對稱性實施例的電阻切換特性。 • 如圖15A所示，通過上部PMC結構472的正電壓VS1 會造成導致上部PMC結構472的電阻切換至與記憶體狀態Rreset相關的電阻值。通過上部PMC結構472的負電壓 Vs：2會造成導致上部PMC結構472的電阻切換至與記憶體狀態Rset相關的電阻值。如圖15B所示，通過下部PMC結構474的正電壓VS3 會造成導致下部PMC結構474的電阻切換至與記憶體狀態Rreset相關的電阻值。通過下部PMC結構474的負電麗 Vs*會造成導致下部PMC結構474的電阻切換至與記憶體狀態Rset相_㈣電阻值。· 如圖15A與圖15B所示之上部PMC結構472與下部 P MC結構474之對稱性實施例的結合會產生一種記憶體裝置，其能夠具有如圖16所示之四種記憶體狀態A〜D。記憶體狀態A〜D的每一個分別相關於上部PMC結構472以及下部PMC結構474之記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構472具有與記憶體狀態相關的電阻值Rset，而下部pMC結構474具有與記憶 25 201203248

r>〇viu i2646twf.doc/I .體狀態相關的電阻值EreSET，使得雙P C Μ結構之整體電阻值於6己憶體狀態Α為Rset+Rrrsp.t。記憶體狀態D發生於當上部PMC結構472具有與記憶體狀態相關的電阻值 Rreset ’而下部PMC結構474具有與記憶體狀態相關的電阻值使得雙PCM結構之整體電阻值於記憶體狀態d 為Esu+Rreset。記憶體狀態B與記憶體狀態C都發生於當上部PMC結構472具有與記憶體狀態相關的電阻值 Rreset’而下部PMC結構474具有與記憶體狀態相關的電阻值EgESH，使得雙PCM結構之整體電阻值於記憶體狀態 B與兄憶體狀態C為Rreset+Rreset。因此，明顯區別記憶體狀態B與記憶體狀態C是相當困難的，所以電阻值切換裝置110c的雙PMC結構可以實作為具有記憶體狀態A， B(或C)以及D的三態記憶體裝置。以下將參照圖17，根據三態對稱性雙pmc記憶體裝置之實施例，來描述電阻值切換裝置11〇c的讀取流程，所繪示的是讀取流程的流程圖。首先’在方塊500中，記憶體切換裝置u0c已經被程式化為記憶體狀態A ’ B/C或D的其中之一。此流程的其餘部份將允許讀取記憶體切換裝置l1〇c以判定哪個狀態寫入至記憶體切換裝置ll〇c。在方塊5〇2中，判定記憶體切換裝置110c的電阻值。在目前對稱性實施例中，與 Rset相關的電阻值實質上相等於與RSET^g關的電阻值，且 Rreset相關的電阻值實質上相等於與这廳丁相關的電阻值。因此，可以預期記憶體切換裝置11〇c的電阻值為一個 26

201203248 ryeu 115 32646twf.doc/I 較尚電阻值R = Rreset + Rreset或一個較低電阻值R = (Rreset + Egii)或(Rset + Rreset)。若Y貞測到較高電阻值R = Rreset + Rreset ’則此流程在方塊504結束，並判定記憶體切換裝置110c的記憶體狀態為記憶體狀態B/CffiRESET + Rreset)。相反地，若偵測到較低電阻值，則此流程繼續進行以在記憶體狀態A(RSET + —與D(RreSET + &)之間明確區分。接者’在方塊506中’施加電壓\^>£1£1^^£在記憶體切換裝置110c，然後在方塊508中量測記憶體切換裝置 ll〇c的電阻值。在此實施例中，選取¥沉7£1^£的電壓，以致於如果記憶體狀態為記憶體狀態A時將導致上部 PMC結構472從RSET切換至民⑽灯’但是在記憶體狀態為記憶體狀態D時不會造成任何改變。因此，¥证^_的電壓為介於VS1# VS3之間的一個電壓。乂_騰的電壓可以替代性地在介於VS2與Vs#之間來選取，以致於如果記憶體狀態為記憶體狀態D時將導致上部pMC結構472從切換至，但是在記憶體狀態為記憶體狀態A時不會造成任何改變。若在方塊508中量測到較低電阻值等於Rreset + (且也等於rset +以^) ’則可以判定記憶體狀態為記憶體狀態D，因為電阻值並未被所施加的電壓ν〇歷麵所改變。因此，此流程在方塊51〇結束，並判定記憶體切換裝置UOc的記憶體狀態為記憶體狀態D。相反地，若在方塊508中量測到較局電阻值尺旺浞丁 + ^证丁，則記憶體狀態 27 201203248

P980115 32646twf.doc/I 為記憶體狀態A，因為電阻值曾經被所施加的電壓 VDETCRMINE改變。在此狀況中值得一提的是，所施加的電壓 VDE7ERMINE將上部PMC結構472的電阻值從Rset切換至 Rreset。因此，此流程持續進行方塊512，其中上部pMc 結構472的電阻值切換回到Rset (例如，藉由施加電壓 VS2),使得記憶體切換裝置110c的記憶體狀態不被目前讀取狀態所干擾。然後’此流程在方塊514結束，並判定記憶體切換裝置ll〇c的記憶體狀態為記憶體狀態A。

圖18〜圖20繪示電阻值切換裝置u〇c之非對稱式雙 PMC實施例之電阻切換特性的圖表。更精確地說，圖18 繪示上部PMC結構472的電阻切換特性，圖19繪示下部 PMC結構474的電阻切換特性，而圖2〇繪示由上部結構472與下部PMC結構474所組成之非對稱性雙結構的電阻切換特性。

如圖18所示，施加在上部PMC結構472的正電壓 VS1會導致上部PMC g構472的電阻值切換到與記憶體狀態Rreset有關的電阻值％加在上部PMC結構472 ^負電會導致上部PMC結構472的電阻值切換到與記憶體狀態RSET有關的電阻值。如圖19所示，施加在下部pMC結構的正電壓 VS3會導致下部PMC結構474的電喊切_與記憶體狀，E§el有關的電阻值。施加在下部pMC結構474 ^負電 =S4會導致下部PMC結構474的電阻值切換到與記憶體狀匕、有關的電阻值。 28

201203248 113 32646twf.doc/I 如圖18與圖19所示之上部PMC結構472與下部PMC 結構474之非對稱性實施例的結合會產生一種記憶體裝置’其能夠具有如圖20所示之四種記憶體狀態A〜D。記憶體狀態A〜D中的每一個分別相關於上部pmc結構472 與下部PMC結構474之記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RSET，而下部PMC結構474具有與記憶體狀態相關的電阻值Rreset ’使得雙PCM結構之整體電阻值於記憶體狀態A為R~set+Bjieset。記憶體狀態D發生於當上部PMC結構472具有與記憶體狀態相關的電阻值 Rreset，而下部PMC結構474具有與記憶體狀態相關的電阻值Esee’使得雙PCM結構之整體電阻值於記憶體狀態〇為Siii+Rreset。記憶體狀態B與記憶體狀態c都發生於當上部PMC結構472具有與記憶體狀態相關的電阻值 Rreset，而下部PMC結構474具有與記憶體狀態相關的電阻值使得雙PCM結構之整體電阻值於記憶體狀態 B與記憶體狀態C為Rreset+Ereset。因此，明顯區別記憶體狀態B與記憶體狀態C是相當困難的，所以電阻值切換裝置110c的雙PMC結構可以實作為一個具有記憶體狀^ A，B(或C)以及D的三態記憶體裝置。圖21為根據如圖18〜20所示具有非對稱性電阻切換特性之非對稱式實施例所繪示之電阻值切換裝置u〇c的替代性讀取流程。首先’在方塊600中，電阻值切換裝置 110c已經被程式化為記憶體狀態A，B/C或D中的其中之 29

201203248 ryftuio 32646twf.doc/I -。流程的其餘部份會鱗讀取修仙換裝置⑽，以判定的記憶體狀態A，Β/C或D中的哪-個被寫入電阻值切換裝置110c。在方塊6〇2中，判定電阻值切換裝置腕的電阻值。如圖2G所示，可以預期電阻值為與記憶體狀態 AdW+R^)，3雜咖+^)或 ds§£i+Rreset)相^ 的多個電阻值中的其中之一。若偵測到電阻值 Rreset+&isei，則此流程在方塊604結束並判定電阻值切換裝置110 c的記憶體狀態為記憶體狀態B/c。若偵測到電阻值Sssi+Rreset，則此流程在方塊600結束並判定電阻值切換裝置110c的記憶體狀態為記憶艟狀態若偵測到電阻值RSET+Egg^，則此流程在方塊6〇8結束並判定電阻值切換裝置110c的記憶體狀態為記憶體狀態A。除了前述電阻值切換裝置110之實施例U〇a、與 110c之外’可以理解尚有其他許多可能的電阻值切換裝置11〇的進一步實施例。圖22繪示一種更通用化之實施例的方塊圖’其一般性地被稱為電阻值切換裝置ll〇d。電阻值切換裝置110d包括一個上部PMC結構652與一個下部PMC結構 654，其中上部PMC結構652與下部PMC結構654中分別包括一種半導體電阻-切換記憶體裝置。例如，上部PMC結構 652包括一個PMC，一個電阻性隨機存取記憶體(Resistive Random Access Memory，RRAM)、一個磁阻性隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)、一個相變記憶體(phase-change memory，PCM)或一個鐵電性隨機存取記憶體(Ferroelectric Random Access Memory，FRAM)。相類 201203248

P980115 32646twf.doc/I 似地，下部PMC結構654包括一個PCM、一個rram、一個MRAM或一個FRAM。上部PMC結構652與下部PMC結構654可以替代性地包括能在兩個電阻值中切換的任何一種電子記憶體裝置(對應至兩個記憶體狀態）。上部PMC結構652的記憶體狀態包括標示為Rr£set與 Rset的記憶體狀態’其分別對應至較高電阻值與較低電阻值。一個正重置電壓(+VreSET)可以切換上部pmc結構652的電阻 • 至電阻Rreset，且一個負設置電壓(-VSET)可以切換上部PMC 結構652的電阻至電阻rset。下部pMC結構654的記憶體狀態包括標示為Rreset# Ksel的記憶體狀態，其分別對應至較高電阻值與較低電阻值。一個負重置電壓(_Vr£set)可以切換下部PMC結構654的電阻至電阻，且一個正設置電壓 (+VSET)可以切換下部PMC結構654的電阻至電阻&。電阻值切換裝置110d有兩種較佳條件組合，而第一種條件組合滿足以下條件(la)與(lb): (la) +Vreset> +Yset

(lb) 卜VSET| > I

iYresetI 第二條件組合滿足以下條件(2a)與(2b):

(2 a) +VreSET < +VgET

(2B) |-Vset| < IiYresetI 將參照圖23至圖25來描述滿足第一條件組合的電阻值切換裝置110d的實施例。將參照圖27至圖30來描述滿足第一條件組合的電阻值切換裝置11〇d的實施例。圖23至圖25繪示滿足第一組合條件(丨a)與(lb)的電阻值 31 201203248

P980115 32646twf.doc/I 切換裝置llGd之實施例之電阻切換特性的圖表。更精確地說’圖23繪示上部PMC結構松的電阻切換特性，圖％繪二下部PMC結構654的電阻切換特性，而圖25繪示根據本貫施例之電阻值切換裝置l1Gd的整體電阻切換特性。如圖23所示，-個正電壓+乂肪财施加在上部歷^結構 652會造成上部PMC結構松的電阻切換至盥

_纽值…個貞桃^施加在上部°^結^ 652會造成上部PMC結構⑹的電阻切換至與記憶體狀態 Rset相關的電阻值。如圖24所示，-個正電壓+γ趣施加在下部pMc結構 654會造成下部pMC轉654的電阻切換至與記憶體狀態这迎相關的電阻值…個負電壓-γ^ΕΤ下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態―聊電阻值。

如圖23與圖24所示之上部PMC結構652與下部pMC 結構654的組合’會產生一種能夠具有如圖25示之四種記憶，狀態A〜D的電阻值切換裝置11〇(^記憶體狀態A〜D 的母一個分別相關於上部PMC結構652與下部PMC結構 654記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構652具有與記憶體狀態尺航相關的電阻值，而下部PMC結構654有與記賴狀態Ereset相關的電阻值，使得電阻值切換裝置110d的整體電阻值於記憶體狀態 A時為。記憶體狀態b生於當上部pMC結構 652具有與記憶體狀態Rr£set相關的電阻值，而下部pMc 32 201203248

Γ^ουιιό 32646twf.doc/I 結構654具有與記憶體狀態Bj^eset相關的雷阻檑，使得電阻值切換裝置ll〇d的整體電阻值於記憶體狀態B時為 Seesh+Rreset。記憶體狀態C發生於當上部pmc結構652 具有與記憶體狀態RSET相關的電阻值，而下部PMC結構 654具有與記憶體狀態这延^相關的電阻值，使得電阻值切換裝置110d之整體電阻值於記憶體狀態c為记憶體狀態D發生於當上部pmc結構652具有與記憶體 _ 狀態rReset相關的電阻值’而下部PMC結構654具有與記憶體狀態Esm：相關的電阻值，使得電阻值切換裝置11〇d的整體電阻值於記憶體狀態D時為。因此，電阻值切換裝置110d可以實作為具有記憶體狀態a，B，c以及D的一種四態記憶體裝置。接著將參照圖26，根據電阻切換特性滿足第一組合條件 (la)與(lb)之四態記憶體裝置的實施例來描述讀取電阻值切換裝置110d ’而圖26繪示讀取流程的流程圖。 φ 。首先，在方塊70〇中，電阻值切換裝置ll〇d已經被程式化為記憶體狀魅A ’B，C或D中的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置1HM，以判定2 憶體狀態A〜D中的哪-個被寫人電阻值切換裝置_。在方塊702中，判定電阻值切換裝置11〇(1的電阻值。可以 ^期電阻值_裝置胸的電阻值為分別與記憶體狀離相關的四個電阻值中的其中之一。若偵測到電阻: =SET+Sm，則此流程在方塊7〇4結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態c(Rset+^)。若偵 33 f-

201203248 ryuviu 32646twf.doc/I 測到電阻值R^Rreset+Rreset，則此流程在方塊705結束並判定電阻值切換裝置ll〇d的記憶體狀態為記憶體狀態 BCRRESET+EfiEiEI；)。在本實施例中，與Rset相關的電阻值實質上相等於與Esil相關的電阻值，且與Rreset相關的電阻值實質上相等於與Preset相關的電阻值。因此，在方塊702 的第二種可能性為電阻是R=Rreset+Rset= Rset+Ereset。若第三種可能性發生時，則此流程繼續進行以在記憶體狀態 A(Rset+Rreset)與記憶體狀態D(Rreset+Eset)之間明確區分。接著’在方塊706中，施加電壓VDETERM^在記憶體切換裝置110d，然後在方塊708中量測記憶體切換裝置 110d的電阻值。在此實施例中，選取％^_呢的電壓，以致於如果記憶體狀態為記憶體狀態A時將導致下部 PMC結構654從Eseset切換至Rset ’但是在記憶體狀態為記憶體狀態D時不會造成任何改變《因此，乂沉花胃的電壓為介於與+VreSET之間的一個電壓。在方塊708中，再次判定電阻值切換裝置ii〇d的電阻值。若在方塊708中偵測到的電阻是r=Rr£set+Sssi，則可以判疋§己憶體狀態為§己憶體狀態D，因為電阻值並未被所施加的電壓vDETERMINE所改變。因此，此流程在方塊71〇結束，並判定電阻值切換裝置ll〇d的記憶體狀態為記憶體狀態D。相反地’若在方塊708中量測到電阻值為 R=Rreset+Esu，則記憶體狀態為記憶體狀態a，因為電阻值曾經被所施加的電壓VDETERMINE改變。在此狀況中值得 34

201203248 32646twf.d〇c/I 一提的是，所施加的電壓Vdetermine將下部pMc結構的電阻值從切換至因此，此流料續進行方塊712其中下部pmc、结構654的電阻值切換回到 (例如，藉由施加電壓，使得電阻值切換裝置^ 的記憶體狀態不被目前讀取狀態所干擾。然後，此流程在方塊714結束，並判定電阻值切換裝置·的記憶體狀雖為記憶體狀態A。 ~ 圖27至圖29繪示滿足上述之第二組條件(2&)與(2b) 之電阻值切換裝置11 〇 d之一個實施例的電阻切換特性。更精確地說，圖27繪示上部記憶體結構652的電阻切換特性，圖28繪示的下部記憶體結構654的電阻切換特性，而圖29繪示根據本實施例之電阻值切換裝置11〇d的電阻切換特性8 如圖27所示，一個正電壓+Vr£set施加在上部pMC結構 652會造成上部PMC結構652的電阻切換至與記憶體狀態 Rreset相關的電阻值。一個負電壓-VSET施加在上部PMC結構 652會造成上部PMC結構^52如電pji切換至與記憶體狀態 Rset相關的電阻值。如圖28所示，一個正電壓十乂延^施加在下部pMC結構 654會造成下部PMC結構654的電阻切換至與記憶體狀態 Ssel相關的電阻值。一個負電壓-Yreset下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態这觀τ電阻值。

如圖27與圖28所示之上部pMC結構652與下部PMC 35 201203248

ry δυ u 3 J2646twf.doc/I 結構654敝合，會產生—種能夠具有如圖μ所示之四種 s己憶體狀態A〜D的電阻值切換裝置麗。記憶體狀態A〜D 的每一個分別相關於上部PMC結構652與下部pMC結構 654記憶體狀態之電阻值的總合。記憶體狀態a發生於當上部PMC結構652具有與記憶體狀態Rset相關的電阻值，而下部PMC結構654 #與記憶體狀態相關的電阻值時，使得電阻值切換裝置ll〇d之整體電阻值於記憶體狀態 A為RsET+Eggser記憶體狀態b生於當上部pMC結構652 具有與5己憶體狀態rset相關的電阻值，而下部PMc結構 654具有與§己憶體狀態相關的電阻值時，使得電阻值切換裝置110d之整體電阻值於記憶體狀態B為圮憶體狀態C發生於當上部PMC結構652具有與記憶體狀態Rreset相關的電阻值’而下部PMC結構654具有與記憶體狀態^eset^關的電阻值時，使得電阻值切換裝置丨1〇d 之整體電阻值於記憶體狀態C為記憶體狀態D發生於當上部PMC結構652具有與記憶體狀態Rr£set 相關的電阻值，而下部PMC結構654具有與記憶體狀態相關的電阻值時’使付電阻值切換裝置110d之整體電阻值於§己憶體狀態D為Rset+Rresft。因此，電阻值切換裝置110d可實作為具有記憶體狀態a，B，C以及D的一種四態記憶體裝置。接著將參照圖30，根據電阻切換特性滿足第一組合條件 (2a)與(2b)之四態記憶體裝置的實施例來描述讀取電阻值切換裝置110d，而圖30繪示讀取流程的流程圖。 36 201203248

Fysons 32646twf.doc/I 首先，在方塊800中，電阻值切換裝置u〇d已經被程式化為記憶體狀態A，B，C或D中的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置u〇d，以判定= 記憶體狀態A〜D中的哪-個被寫入電阻值切換裝置u〇d。在方塊802中，判定電阻值切換裝置u〇d的電阻值。可以預期電阻值切換裝置ll〇d的電阻值為分別與記憶體狀態A〜D相關的四個電阻值中的其中之一。若偵測到^阻 % 值R=：Rset+&1I’則此流程在方塊804結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態若 4貞測到電阻值R=Rreset+Rreset，則此流程在方塊805結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態 C(Rreset+Ereset) ° 在本實施例中，與RSET相關的電阻值實質上相等於與 Eeel相關的電阻值，且與RreSET相關的電阻值實質上相等於與B^eset相關的電阻值。因此’在方塊802的第三種可鲁此性為電阻是R=RreSET+Kset= Rset+Ereset。若第三種可能性發生時，則此流程繼續進行以在記憶體狀態 A(Rset+Sbeset)與δ己憶體狀態D(Rrksf.t+Rset)之間作明確區分。接者’在方塊806中’施加電壓Vdetermine在記憶體切換裝置110d，然後在方堍808中量測記憶體切換裝置 110d的電阻值。在此實施例中’選取Vdetermine的電麗，以致於若記憶體狀態為記憶體狀態A時將導致上部PMC 結構652從RSET切換至Rreset，但是若記憶體狀態為記憶 37

201203248 r > 〇υ 11 j J2646twf.doc/I 體狀態D時不會造成任何改變。因此，v__的電壓為介於+V reset與+YsET之間的一個電壓。在方塊808中’再次判定電阻值切換裝置的電阻值。若在方塊808中偵測到的電阻是r=Rreset+;^，則可以判定記憶體狀態為記憶體狀態D，因為電阻值I未被所施加的電壓VdetermiNE所改變。因此，此流程在方塊81〇結束’並判定電阻值切換裝置ll〇d的記憶體狀態為記憶體狀態D。相反地’若在方塊808中量測到電阻值為 R==Rreset+Ereset，則記憶體狀態為記憶體狀態A，因為電阻值曾經被所施加的電壓VdeterminE改變。在此狀況中值得一提的是’所施加的電磨VDETErmine將上部PMC結構652 的電阻值從RSET切換至Rreset。因此，.此流程持續進行方塊812，其中上部PMC結構652的電阻值切換回到Rset (例如，藉由施加電壓-VSET)，使得電阻值切換裝置110d的記憶體狀態不被目前讀取狀態所干擾。然後，此流程在方塊 814結束，並判定電阻值切換裝置H〇d的記憶體狀態為記憶體狀態A。圖31是繪示圖1至圖3所呈現之記憶胞102的其中之一被選取記憶胞之讀取流程的流程圖。此流程藉由讀取在圖2所示的記憶胞l〇2d的範例來描述；然而，可相類似地使用在此所描述與圖31所呈現的流程來讀取記憶胞1〇2 的任何一個。簡言之，讀取流程可以包括開啟沒有被選取記憶胞 102a-102c的電晶體112a-112c (方塊902)，開啟串列選取 38 201203248

ryovno 32646twf.d〇c/I

電晶體SST與接地選取電晶體GST(方塊904)，讀取電阻值切換裝置110d(方塊906-910)，以及讀取電晶體112d(方塊912-914)。讀取電阻值切換裝置1 l〇d可以包括關閉被選取之記憶胞102d的電晶體112d(方塊906)，施加一電壓至與被選取之記憶胞102d之記憶體串列MSi相關的位元線 BLi(方塊908)’以及量測被選取之記憶胞i〇2d之電阻值切換裝置110d的電阻值。讀取電晶體ii2d可以包括施加一個中範圍電壓(讀取查極電壓)至字元線WL4(方塊912)，並且判定所施加的臨界電壓是否開啟電晶體U2d(方塊 914)。在方塊900中，可以初始化讀取步驟以讀取被選取的記憶胞，例如包括使用一個讀取致能信號(read enable signal)。在方塊902中，未被選取之記憶胞的多個字元線 WL ’此即字元線WL1-WL3，被啟動以開啟未被選取之記憶胞102a-102c的電晶體112a-112c。此即，提昇字元線 WL1-WL3超過電晶體ii2a-112c的臨界電壓Vte在電晶體112a-l 12c $浮動閘極電晶體(或可以在多數個不同臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，可以設定所施加在字元線WL1-WL3的電壓為高準位，但是並非未程式化準位的電壓（一通過電壓）。施加在體 112a-112e的通過電壓允許電晶體ma_U2e = 存資料數值所限制的電流。八塔在方塊9〇4中，藉由施加適當的臨界電壓至串列選擇 39 201203248 J264^6twf.doc/[ 線SSL與接地選擇線GSL，來開啟串列選擇電晶體與接地選擇電晶體GST。在方塊906中，關閉被選取記憶胞的電晶體，此艮，字元線WL4的電壓被設置低於記憶胞1〇2之電晶體的臨界電麼Vt。在電晶體112d為浮動閉極電晶體(或可以在多個不同臨界電壓Vt之間切換之其他類型的電曰實施例中，施加在字元線WL4的電廢可以低於多;^ 電壓中的最低值以關閉電晶體l12d。在方塊908中，施加一個適當的讀取電壓在字元線 BLi與共同源極限Sl之間，並且在方塊91〇中量測電阻值切換裝置110d的電阻值。取決於作為電阻值切換裝置之電阻值切換裝置的類型，方塊9〇8與方塊91〇可以包括在此描述，例如在圖7、圖u、圖17、圖21、圖％與 30所示的讀取流程。在方塊912中，施加介於可能冬多個臨界電壓之間的 -個中範圍電屋(讀取閘極電壓)至字元、線WL4。例如，在 -些實施例中’電晶體112d可以為能被程式化(例如，邏輯狀態“〇”)至第-有效臨界電壓Vtpr。㈣以及被清除(例如’邏輯狀態“Γ，)至第二有效臨界電壓v_的閘極電晶體。程式化臨界電壓Vogram在典型狀況下會高於清除臨界電壓vt:。、讀取閘極電壓可以在 '備與ip—之間選取，、使得若被清除(儲存邏輯狀態“Γ，)時，關閉電晶體 112d或維持義直到被程式化(儲存邏輯狀態“〇”）。在方塊914中’偵測電晶體112d的狀態。方塊914 201203248

r^oviu 32646twf.doc/I 可以包括施加一個適當的偏壓至位元線BLi以及偵測通過記憶胞102d之記憶體串列MSi的阻抗值。若電晶體ii2d 已被程式化’則在方塊914中施加在電晶體U2d之閘極之中間準位的讀取電壓’將不足夠開啟電晶體112d。因此，偵測到電流會通過電阻值切換裝置l〇2d以及部份增加的電阻值(例如’大於電晶體112d被開啟時之透通電阻值的一個電阻值）〇另一方面，若電晶體112(1被清除，則在方塊914中，施加在電晶體112d之閘極之中間準位的讀取電壓將足以開啟電晶體112d。在此狀況中，電流會通過電晶體112d因為與電阻值切換裝置ii〇d相較，電晶體ii2d 幾乎沒有提供電阻。在方塊916中，此讀取流程結束在電阻值切換裝置 110d與電晶體ii2d的資料被讀取的狀態。方塊916可以包括移除電壓至位元線BLi、字元線WL1〜WL4、串列選擇線SSL以及閘極選擇線GSL。圖32是繪示圖1圖3所呈現之記憶胞1〇2的其中之 • 一被選取記憶胞之程式化流程的流程圖。此流程藉由讀取在圖2所示的記憶胞i〇2d的範例來描述；然而，可以相類似地使用在此所描述與圖32所呈現的流程來讀取記憶胞 102的任何《—個。簡言之’讀取流程可以包括開啟沒有被選取記憶胞 102a-102c的電晶體ll2a-112c (方塊952)，開啟串列選取電晶體SST與接地選取電晶體GST(方塊954) ’程式化電阻值切換裝置ll〇d(方塊956-958)，以及程式化電晶體 41 201203248

r^ouiij J2646twf.doc/I 112d(方塊960-962^程式化電阻值切換裝置u〇d可以包- 括關閉被選取之記憶胞l〇2d的電晶體丨12d (方塊956)，施加一個程式化電壓至與被選取記憶胞1〇2d之記憶體串列 MSi相關的位元線BLi(方塊958)，以及量測被選取之記憶胞102d之電阻值切換裝置11〇d的電阻值。程式化電晶體 112d可以包括施加一個程式化閘極電壓至字元線(方塊960)並且施加一個程式化電壓至位元線BU (方塊962)。在方塊950中，可以初程式化步驟以程式化被選取的記憶胞，例如包括使用一寫入致能信號、(write_enaWe · signal)。在方塊952中，未被選取之記憶胞的多個字元線 WL，此即字元線WL1-WL3，被啟動以開啟未被選取之記憶胞102a-102c的電晶體Ii2a-ll2c。此即，提昇字元線 WL1-WL3超過電晶體ii2a_ii2c的臨界電壓vt。在電晶體112a-l 12c為浮動閘極電晶體(或可以在多數個不同臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，可以设定所施加在字元線WL1-WL3的電壓為高準位，但是並鲁非未程式化準位的電壓（一個通過電壓）^施加在電晶體 112a-112c的通過電壓允許電晶體U2a_n2c傳送不被其儲存資料數值所限制的電流。在方塊954中，藉由施加適當的臨界電壓至串列選擇線SSL與接地選擇線GSL，來開啟串列選擇電晶體SST 與接地選擇電晶體GST。在方塊956中，關閉已選取記憶胞的電晶體，此即， 42 201203248

r^6uno 32646twf.doc/I 字元線WL4的電壓被設置低於記憶胞1〇2之電晶體U2d 的臨界電壓Vt。在電晶體112d為浮動閘極電晶體(或可以在不同的多個臨界電壓Vt之間切換之其他類型的電晶體）的實施例中，施加在字元線AVL4的電壓可以低於多個臨界電壓中的最低值以關閉電晶體112(1。在方塊958中，根據寫入電阻值切換裝置的資料，施加一個適當的讀取電壓在字元線BLi與共同源極限春 SL·之間。然後，在程式化電晶體ii2d之前移除字元線電壓。在方塊960中，開始寫入資料至電晶體112(1的流程。非已選取記憶胞的字線WL，此即字線則維持開啟狀態。根據寫入至電晶體U2d的資料，施加一個適當的偏壓至位元線BLi與共同源極線SL之間。選取位元程式化電屋為可以寫入邏輯狀態至電晶體112d的程式化電壓，或寫入邏輯狀態“1”至電晶體112d的防止程式化電壓。例如，為了實現程式化，可施加〇伏特(v〇lts)在位元 Φ 線BLi。如此，串列選擇線SSL被啟動，而接地選擇線GST 被關閉。在方塊962中’可利用富勒-諾頓電子穿透電流來以程式化/消除電晶體112d。當施加〇伏特在非已選取字元線 WL1-WL3時’施加一高準位電壓(程式化閘極電壓)至字元線WL4。例如，在一些實施例中，電晶體U2d可為具有被程式化(例如，邏輯狀態“〇，，)至第一有效臨界電壓Vtpr_ 以及被清除（例如，邏輯狀態“1”)至第二有效臨界電壓 43 2012032，— V^rase之能力的閘極電晶體。程式化臨界電壓Vtpr〇gram在典型狀況下會高於清除臨界電壓Vt-erase。例如，在一些實施例中，施加0伏特在非已選取字元時，可施加一 20伏特的程式化電壓至電晶體112d以程式化電晶體 112d。在方塊964中，此程式化流程結束在電阻值切換裝置 ll〇d與電晶體ii2d的資料被寫入的狀態。方塊964可以包括移除電壓至位元線BLi、字元線、串列選擇線SSL以及閘極選擇線gsl。雖然本發明之數個實施例與所揭露的原則已描述如上，然必須了解所描述之實施例僅作為示範之用，並非用以限制本發明之可實施方式。因此，任何所屬技術領域中具有通常知識者當理解，本發明的精神和範圍不應被上述之任=所揭露示範實施例所限制。另外，在所述之實施例中所提供的優點與特徵，也不應限制實施本發明的保護範圍在流程與結構以達成上述任何或全部的優點。除此之外，根據專利法要求的說明書格式中的摞題僅供組織本揭露之用。這些標題不應限制或侷限特徵在可以從本揭露所衍伸的保護範圍。尤其舉例說明，本發明之保護範圍不應限制於「發明所屬之技術領域」。本發明之前案，術也不應解讀「先前技術」為本發明的前案。「發= =容」不應用以考量而侷限本發明的特徵。在上述揭提到發明時的單-狀況，也不應解讀為本發明僅有單穎特徵。根據本揭露所衍伸的保護範圍，可揭露多個發 44 201203248

115 32646twf.doc/I 而此些保護範圍對應地定義本發明與其同等的發明，並保護所定義的發明。在所有情況下，如此設定的保護範圍應根據本揭露的技術内容而解釋’而不應被所述段落的標題所限制。在此所揭露之本發明的保護範圍當配合以上之描述與所搭配之圖式時，僅應被限制在後附之申請專利範圍所界定的保護範圍。

【圖式簡單說明】圖1是根據本揭露之一示範實施例所繪示的記憶體裝置的方塊圖。圖2是繪示在圖1中呈現之記憶體裝置之記憶體串列的示意圖。圖3是繪示在圖1.中呈現之記憶體裝置之記憶胞的示意圖。圖4A與圖4B是根據圖3中電阻值切換襞置之數個實施例所繪示一種電阻值切換裝置的示意圖。圖5A-圖5E繪示圖4A與圖4B中電阻值切換裝置之對稱性雙態實施例的電阻切換特性》、、圖6繪示圖4A與圖4B中電阻值切換裝置之對稱性態實施例的記憶體狀態與所施加電壓之間關係的圖形表示法。 ’、圖7是繪示圖4A與圖4B中電阻值切換襄置稱性雙態實施例之讀取流程的流程圖。 ° f 圖8繪示圖4A與圖4B中電阻值切換裝置之對稱性一 45

>^646twf.doc/I 201203248 態實施例的切換特性。雙態換裝置之非對稱性性雙電阻值切換裝置之非對稱阻值非對稱性實施糖示之讀取電 ❿ 繪示::2阻=圖裝3置::：換㈣，13繪示在圖12中電阻值切換裝置在程式化與讀取操作中所發生之電壓與電流的圖表。、圖J4是根據圖3中電阻值切換裝置的數個實施例所、會不之電阻值切換裝置的示意圖。圖15A繪示圖14中電阻值切換裝置之對

=屬化單元之上部可程式化金屬化單元結構的電阻S 圖15B繪示圖14中電阻值切換襄置之對稱式雙 2金屬化單元之下部可程式化金屬化單元結構的電阻切換特性。圖16繪示具有分別在圖15A與圖別中所呈現之 =切換特性之包括上部與下料料化金屬化料雙可程式化金屬化單元結構的電阻切換特性。。圖Π S根據圖16所♦示之電阻值切換裝置的讀取流私的流程圖。 46

201203248 ryouiu 32646twf.doc/I 圖二繪示圖14中電阻值切換裝置之非元之上部可程式化金屬化單元結構的電阻切式化中電阻值切換裝置之非對稱式雙可程 =屬化早70之下部可程式化金屬化單元結構的電阻切圖20繪示具有分财圖18朗D 切換特性之包括上部與下部可程式化金屬化== 可程式化金屬化單元結構的電阻切換特性。早、Ό構之雙取流程圖ΙΪ7。根制2崎1狀電略娜裝置之讀吟-圖3 Μ喊城裝置之_實施例所繪不一種電阻值切換裝置的示意圖。 22中電阻值切換裝置之—實施例之上部圮憶體結構的電阻切換特性。 “圖24繪示圖22中電阻值切換裝置之一實施例之記憶體結構的電阻切換特性。圖25繪示具有分別在圖23與圖24中所呈現之電阻包括上部與下部記憶體結構之記憶體裝置的電圖26是根_ 25所繪示之電阻值切換裝置的讀取流程的流程圖。圖27繪示在圖22中所呈現之電阻值切換裝置之一施例的上部記憶體結構的電阻切換特性。 47 201203248

r^oviu -*2646twf.doc/I ^ 28繪7^在圖22中所呈現之電阻值切換裝置之一實施例的下部記憶體結構的電阻切換特性。乞實圖29繪示具有分別在圖27與圖28 切換特性之包括上部與下部記顧結構之電阻！的電阻切換特性》彳兴褒置圖30是繪示根據圖29所呈現之電阻值切換取流程的流程圖。 a”1 圖圖31是緣示圖3所呈現之記憶胞之讀取流程的流程程圖圖32是♦示圖3所呈現之記憶胞之程式化流程的流【主要元件符號說明】 100 :記憶體陣列 102 :記憶胞 ' 102a :第一記憶胞 102b :第二記憶胞 102c :第三記憶胞 102d :第四記憶胞 110a〜110d:電阻值切換裝置 112、112a〜112d :電晶體 122、402、452 :基底 124、404、454:金屬導線間介電層(IMD層） 126、406、456 :第一電極層 128 :氧化鎢層 468 :第二固態電解質層 470 :第三固態電解質層 472:上部可程式化金屬化單元結構 474:下部可程式化金屬化單光結構 652 :上部記憶體結構(上部可程式化金屬化單元結構） 654 :下部記憶體結構(上部可程式化金屬化單元結構） A、B、C、D:記憶體狀態 BL1〜BLm :位元線 GSL :接地選擇線 48 201203248

ry δυ i i d 32646twf.doc/I 130 :介電層 130a、410、460 :第一介電層 130b、412、462 :第二介電層 134、416、466 :第二電極層 138 :第一介面區域 140 :第二介面區域 200-214 、 300-308 、 500-514 、 600〜608 、 700〜714 、 800〜814 、 900〜916、950〜964 :步驟流程 400 :可程式化金屬化單元 (PMC) 408、458 :導電栓塞層 414 :固態電解質層 464 :第一固態電解質層 GST :接地選擇電晶體 MSI〜MSm :記憶體字串 Rl、R2 :電阻值

Rset、Rset、Rreset、Rreset、

Rreseti、BlRESETI、RrESET2、 RrJESET2 :記憶體狀態 SL :源極線 SSL :串列選擇線 SST :串列選擇電晶體 "VI、"V2、ν$2、ν§4、·Υ5ΕΤ、

Yreset :負電壓 V3、V4、V]§i、VS3、+Vreset、 +VsET :正電壓 ^DETERMINE :電壓 Vt-program · 第一有效臨界電壓 Vt-erase * 第二有效臨界電壓 WL1〜WLn:字元線 49

Claims

646twf.doc/I 201203248 七、申請專利範圍： L 一種記憶體裝置，包括具有多個記憶胞的一陣列，且該些記憶胞中的至少一記憶胞包括：曰一電晶體’具有一第一端，一第二端與一閘極端，該電晶體用以在分別與多個記憶體狀態相關之不同的多個臨界電壓之間切換；以及一電阻值切換裝置，與該電晶體並聯，以使該電阻值切換裝置連接至該電晶體的該第一端與該第二端，且該電阻值切換裝置用以在分別與所述多個記憶體狀態相關之不同的多個電阻值之間切換。 2.如申請專纖圍第1項所述之記憶體裝置，其中該 f阻值切換裝置包括分別具有不_多個電阻切換特性的一第一介面區域與一第二介面區域。 3·如中請專利範圍第2項所述之記憶體裝置，其中該第―介面__第二介面區域的化鎢層的至少一部份。 i祜氧 4.如中請專利範圍第2項所述之記憶體裝置，其中該面區域的該些電阻切換特性是對稱於該第二介面區域的該些電阻切換特性。 i如中請專她圍第2項所述之記憶體裝置，其中該 Ϊ二面區域的該些電阻切換特性是不對稱於該第二介面區域的該些電阻切換特性。 6.如中睛專利範圍第丨項所述之記憶體裝置，其中電阻值切換裝置包括—第—可程式化金屬化單元。、” 50 201203248 rysuiia 32646twf.doc/I 7·如申凊專利乾圍第6項所述之記憶體裝置，其中該電阻值切換裝置包括—第二可程式化金屬化單元。 8·如申請專利範圍第7項所述之記憶體装置，其中該第:可程式化金屬化單元包括—第—固態電解質層，並且該第二可程式化金屬化單元包括—第二固態電解質層。

9.如申gf專利範圍第8項所述之記憶體裝置，其中該電阻值切換裝置包括—可氧化電極層，該可氧化電極層設置在該第-固態電解質層與該第二固態電解質層之間。 1〇·如申請專·圍第7項所述之記憶體裝置，其中該第一可程式化金屬化單元無第二可程式化金屬化單元仝別具有不同的多個電阻切換特性。 11·如申明專利範圍第10項所述之記憶體裝置，其中，第-可程式化金屬化單元的該些電㈣換特性對稱於該第一可程式化金屬化單元的該些電阻切換特性。 12·如申明專利範圍第1〇項所述之記憶體裝置， Ϊ第元的該些電阻切換特性不對稱於程式化金屬化單元的該些電阻切換特性》 13.如中料利範圍第1項所述之記，It體裝置，其Φ 值切換裝置包括一第一記憶體結構與一第二記憶 14.如中4專利範圍第13項所述之記憶體裝置，其該第一記«結構包括—電錄_存取記龍、一磁 =隨機存取記憶體與—鐵電性_存取記紐的其中之 51 201203248 一 n -------J2646twf.doc/I 15. 如申請專利範圍第1項所述之記憶體裝置，其中該電晶體包括一浮動閘極。 16. —種記憶體裝置，包括：多個位元線；多個字元線；一第一記憶體串列，包括一第一記憶胞群組；一第二記憶體串列，包括一第二記憶胞群組；以及一共同源極線，連接至該第一記憶體串列與該第二呓憶體串列；一° 其中，該第一記憶體串列與該第二記憶體串列分別連接至該些位元線；其中，該些字元線分別連接至該第一記憶胞群组的記憶胞以及連接至該第二記憶胞群組的記憶胞；其中，該第一記憶胞群組包括一第一記憶胞，該第一記憶胞連接在該共同源極線與該些位元線的一第一位元線之間，該第一記憶胞包括：一第一電晶體’具有—第—端，-第二端與-閘極端’該第-電⑽用以在分別與多個記憶體狀態相關之不同的多個臨界電壓之間切換；以及 -第-電阻值切換裝置，與該第—電晶體並聯，以使該第-電阻值切換裝置連接至該第一電晶體的該第 -端與該第二端’且該第—餘值切換裝置用以在分別與所述多個記憶體狀態相關之不同的多個電阻值之間切換。 52 201203248 ryw i i) 32646twf.doc/I 元線 17.如申請專利範圍第16項所述之記該第-電晶體的該閘極端連接至該些字元線的一罝第 18·如申請專利範圍第16項所述之記憶體裝置，其中線可以被控制’以儲存資料至該第 -電M體並儲存資料至該第—電阻值切換装置。 19. 如申請專利範圍f 16項所述之記憶體裝置該位το線與該共同源極線可以被控制，以從該第曰、讀取資料並從該第-電阻值切換裝置讀取資料。日日 20. 如申請專利範㈣16項所述之記憶體裝置，其 :電:值:換裝置包括分別具有多個不同電阻切換特性的一第一介面區域與一第二介面區域。 2L如申請專利翻第2()項所収記紐裝置，其中 u第-介面區域與該第二介面區域的至少其中之一氧化鎢層的至少一部份。 22. 如申請專利範圍第16項所述之記憶體裝置，其中 I電阻值切換裝置包括—第—可程式化金屬化單元。 23. 如申請專利範圍帛22項所述之記憶體裝置，其令 i電阻值切換裝置包括—第二可程式化金屬化單元。 24·如申請專利範圍帛23項所述之記憶體裝置，其中可程式化金屬化單元包括一第一固態電解質層，並可程式化金屬化單元包括U態電解質層。 25.如申請專利範圍第16項所述之記憶體裝置，其中 u f阻值切換裝置包括—第—記憶體結構與一第二 53 201203248 i2646twf.doc/I 記憶體結構中之 26·如申請專利範圍第25項所述之記憶體裝置，其中其中該第一記憶體結構包括一電阻性隨機存取記憶體、一磁阻性隨機存取記憶體與一鐵電性隨機存取記憶體的其 27. 如申請專利範圍第16項所述之記憶體裝置，其中該第一電晶體包括一浮動閘極。、 28. 如申請專利範圍第16項所述之記憶體裝置，其中該第二記憶料組包括—第二記憶胞連接在限與該些位元_-第二位元線之間，其中該第二記憶胞包括一第二電晶體與並聯於該第二電晶體的一第二電阻值切換裝1: ’其巾該第二電晶體被目&置可用以在分別與記憶體狀態相關之;同的多個臨界電壓之間切換，以及其中該第二電阻值切換裝置被配置可以用以在分職記憶體狀態相關之不同的多個電阻值之間切換。 29. 如申凊專利範圍第28項所述之記憶體裝置，其中該第-記憶胞群組包括連接在該制源極線與該第二位兀線的—第三記憶胞，其中該第三記憶胞包括-第三電晶該第三電晶體的一第三電阻值切換裝置電晶 \第二電晶體用以在分別與記憶體狀態相關之不同的多個臨界電壓之間切換，以及其中該第三電阻值切換 n用=在分別與記憶體狀態相關之不同的多個電阻值 30. 如申请專利範圍第29項所述之記憶體裝置，其中 54 201203248 ryoviu 32646twf.doc/I =二電晶發串聯於該第三電晶體與該第三電阻值切換二盘二及其_該第二電阻值切換裝置並聯於該第三電晶體與該第三電阻值切換裝置。 31. -種讀取一半導體記憶體裝置之一記憶胞的方法’該方法包括： n該記憶胞之-電—臨界錢，該電晶體用 f與夕個記憶體狀態相關之不_多個臨界電壓之間切換；以及债測該記憶胞之-電阻值切換裝置的—電阻值，該電切換裝置心在與所述多她賴狀態相關之不同的多個電阻值之間切換。雷曰如申料觀圍第31韻叙綠，其㈣測該一=的該臨界電壓包括施加一第一電壓至該電晶體的 =極端並且在該記憶胞之該電晶體的—雜端與一汲第二電壓，以致於若該第—電壓不足夠啟動該电曰曰體時，一電流通過該電阻值切換裝置。 33. 如申請專利範圍第31項所述之記憶體裝置，其中偵測該電阻切換單元的該電阻值包括_該電晶體。 34. -種程式化記憶體_的方法，該記紐陣列包 =個字元線與多個位元線，該程式化記憶體陣列的方法包括· 施加線中；以及施加第一電壓至除了一已選取字元線的該些字元第二電墨至一已選純元線，使得在該已選取 55 J2646twf.doc/I 201203248 X W X A*/ 子元線上方與耦接至該位元線的的一記憶體單元被程化。 5.如申請專利範圍第34項所述之程式化記憶體陣列的方法，其中該記憶體單元是該記憶體陣列中一第一記憶體單元與一第二記憶體單元的其中之一。。 36.如中請專利範圍第35項所述之程式化記憶體睁列的方法’其中該第-記憶體單元包括—電阻值切換裝㈣申請專利範圍第36項所述之程式化記憶體障歹J的方法，其中該第二記憶體單元包括一電a體。 =的方法，其中該第—記憶體單元與該第二記憶體單元並 56