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TW201119006A - Chip and electrostatic discharge protection device thereof - Google Patents

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TW201119006A
TW201119006A TW98140000A TW98140000A TW201119006A TW 201119006 A TW201119006 A TW 201119006A TW 98140000 A TW98140000 A TW 98140000A TW 98140000 A TW98140000 A TW 98140000A TW 201119006 A TW201119006 A TW 201119006A
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TW
Taiwan
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doped region
region
type
doping
electrostatic discharge
Prior art date
Application number
TW98140000A
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English (en)
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TWI399844B (zh
Inventor
Yu-Ti Su
Chung-Ti Hsu
Original Assignee
Nuvoton Technology Corp
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Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
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Priority to US12/904,171 priority patent/US8384158B2/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10W72/90—

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

201119006 98-006-NTC 32095twf.doc/n 六、發明說明： 【發明所屬之技術領域】 有 本發明是有關於靜電放電(electrostatic dischar 關於一種靜電放電保護元件。 ge，ESt>)’且特別是 【先前技術】 -般而言，靜電放電的電壓(或糕)較正常操作所㈣電源電壓
(或電流)大出甚多。於實際使用環境中，各種來源的靜電放電可能會衝 擊電子產品。當靜電放電發生時’此突如其來的靜電放電電流^^能 會在瞬間將元件燒毀。 义月匕 為克服上述問題，一般須在電路中安排一些靜電放電保護電路， 以有效隔離靜電放電電流而避免元件損毁。其中’矽控整流器 (siUccm-ccrntrolied reetifler, SCR)保護電路為—種常用之靜電放電= 電路，，、、而目㈣控整流器保護電路在使用上會產生所謂的閃鎖 (1齡响躲，此，如何解決雜整流器之問鎖現㈣目前急需解
【發明内容】 實施贿供—_電放電料元件，可有效提高靜電放電 保護70件的保持糕，避朗鎖效應。 於雜「依’、'本發明—貫施例’提出—種靜電放電保護元件，包括-p型 =、；_摻雜區、—第一p+摻雜區、-第-續區、-第 第/换k及—弟三N+摻騎。N型雜區位於p㈣雜區中。 第一p+摻雜區位於N型摻雜區中，用以電性連接-焊塾。第-㈣ 201119006 98-006-NTC 32095twf.doc/n 雜區位於P型摻雜區與N型摻雜區之間，n & t 且弟—N+摻雜區之一部份 位於N型摻雜區中，剩餘部分則位於p b雜區中。第二N+換雜區 位於P型摻雜區中，且位於N型摻雜區之外—_ ’ ^ ^ ^ 卜’第二N+摻雜區電性連 接-弟-電源除另外，第三N+掺雜區位於卩型_區中，且j N型摻雜區之外，第三N+掺雜區電性連接—第二電源軌線，其中第二 N+摻雜區位於第一 n+摻雜區與第三N+摻雜區之門 依照本發㈣-實細，提出-種晶片，包^核心電路、 :電源軌線、-第二電源軌線以及圍繞核心電路的多個焊墊單元。立 2焊塾k包括-焊墊以及-個前述的靜電放電保護轉電 性連接核心電路，而靜電放雜護元件崎於焊齡， ^ -電源軌線與第二電源祕。其中，每—焊墊單元 二連接第 元件並聯設置於第-電源軌線與第二電源執線之間。 電保瘦 ―依照树㈣-實關，㈣—歸電放電贿元件， —電源軌線、一 P型摻雜區、一 ；^型摻雜區、—第—p+ 。 整、—第-n+推雜區、-第二-換雜區、-第-電d 二N+摻雜區。第二電源軌線的電壓低於第—電源軌線的 雜區電性連鮮二電_線，雜縣終卩歸雜㈠K摻 換雜區位於N型摻雜區。㈣電性連接N型摻雜區與第— P+ 第-N+掺雜區位於p型摻雜區與N型摻雜區之間，且第〜/雜區。 之-部份餘N师職巾，嶋料則錄N+摻雜區 摻雜區位於P型摻雜區中，且位型摻雜區之外^第L 1二N+ 性連接第二N+雜區。tN+雜區電性連接第二電㈣源軌線電 第三N+摻雜區位於p型摻雜區中，且位於 之^線。其中 _則位於第-轉雜區與第三㈣雜區之間雜[之外’第二讲 201119006 98-006-NTC 32095twf.doc/n 、為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例 並配合所附圖式作詳細說明如下。 、 【實施方式】 下^=封關詳細_本發_實_，關舉舰明了本發 月的不他實域，其中相同標號指示同樣或相似的元件。 ^祕照本發明一實施例之晶片的示意圖。請參照圖！，晶片 ㈣2 部連接之焊鱗元搬，以及與各個焊墊單元搬電 繼壓軌線卿和接地電壓軌線卿。焊鮮元脱例如 元焊塾單林接地焊墊單元。前述 ^ .早凡1〇2可各自具有—個焊塾與一個靜電放電保護元件。 母^料放電保護元件各自配置於對應的旁。純電壓焊墊單 痒塾電^連接至第—電源軌線(例如系統電壓軌線VDD)，因此 二系統得以《統電壓傳輸至系統電壓轨線vdd。接地焊塾單元内 3 =性連接至第二電源軌線(例如接地電壓執線VSS),因此外部 Μ :以將接地電壓傳輪至接地電壓軌線vss。透過系統電壓軌線 路躺電塵軌線VSS的傳輸’外部系統得以將操作電能提 ⑽。輸入輪出焊塾單元内的焊塾1/〇電性連接至核心電路 =口此外部线得以將資料信號透過焊㈣〇傳輸至核心電路收， 疋H塾1/0獲得核心電路104所輸出的資料信號。 參照圖塾單::2内部靜電放電 節容後詳、十、4 ώ 圖5A〜5B與圖6A〜6B的相關說明，其細 塾°:。在些靜電放電保護元件各自電性連接至對應的-個焊 ,I f生連接至系統電壓執線VDD與接地電麼執線。以其中 201119006 98-006-NTC 32095twf.doc/n 一個輪入輸Λ焊鮮元_，當靜電放電事件發生在此輸人輸出焊塾 單元的焊墊I/O時，此輸入輸出焊墊單元的靜電放電保護元件可以將 大量的靜電電流即時地從焊塾I/O導引至系統電壓執線VDD與/或接 地電壓執線VSS，以保護晶片100中的核心電路1〇4。 圖2A為依照本發明之一實施例所繪示的靜電放電保護元件的電 晶，佈局的上視示意圖。圖2B為繪示沿圖2A中的剖面線w，的剖面 示思圖。π同時參照圖2A與圖2B，靜電放電保護元件2〇〇的電晶體 佈局可包括：Ρ型摻雜區202、Ν型摻雜區2〇4、第一 ρ+摻雜區2〇6、 第一 Ν+摻雜區208、第二Ν+摻雜區21〇、第2Ν+摻雜區212、第二 Ρ+摻雜區214以及第四Ν+摻雜區216。其中，第一 Ν+摻雜區2〇8、第 二Ν+摻雜區210、第三Ν+摻雜區212呈馬蹄狀圍繞第一 ρ+摻雜區 206。Ν型摻雜區204配置於ρ型摻雜區2〇2中。ρ型摻雜區2〇2可以 是Ρ型基底(substrate)，Ν型摻雜區204可為一 Ν型井區。又例如，ρ 型摻雜區2〇2、Ν型摻雜區2〇4可分別為一 ρ型井區與—Ν型井區。 热習技藝者可以任何技術/製程來實現ρ型摻雜區2〇2與ν型摻雜區 204 ’例如可以尚電壓ρ型井區(High_v〇ltage p_m，HvPW)來實現ρ 型摻雜區2〇2,而N型摻雜區2〇4可以高電塵N型井區(high_v〇ltage N well，HVNW)或 N 型緩衝區(HVNMOS drain doping;NHDD)來實現。 第一 P+摻雜區206配置於N型摻雜區204中，並電性連接至一 焊墊I/O。第-N+摻雜H 208可配置於p型摻雜區2〇2與N型摻雜區 2〇4之間，且第一 N+摻雜區2〇8之一部份可位於卩型摻雜區2〇2中， 乘J餘。P刀則位於N型掺雜區204中。第二N+換雜區210、第三N+摻 雜區212可配置於ρ型摻雜區202中，且位於ν型摻雜區204外，其 令第二讲捧雜區210可位於第三N+摻雜區犯與第—N+摻雜區2〇8 201119006 98-006-NTC 32095twf.doc/n 之間第__ N+摻雜區2i〇與第三N+摻雜區2^2可分別經由接觸窗插 塞(Contact) 211與2!3電性連接第一電源執線(例如系統電壓執線 與第二電源執線(例如接地電壓軌線vss)，其中第二電源軌線的電壓 低於第-電源軌線的電屢。第二？+摻雜區配置於p型掺雜區搬 中且位於N型摻雜區204外，p型摻雜區2〇2可透過第二p+摻雜區 214私性連接接地電壓執線vss。前述第三換祕犯位於第二p+ 捧雜區214與第二N+摻雜區210之間。於本實施例中，第二p+摻雜 區2】4環繞於靜電放電保護元件細外圍而形成保護圈(guard麵）。 •第四N博雜區216則配置於N型摻雜區綱中，鄰接第一 p+接雜區 2〇6,亚電性連接焊墊1/〇。另外，靜電放電保護元件的佈局結構 可更包括第-閘極結構G1與第二閘極結構〇2，其中第一閉極結構⑺ 與第二閘極結構G2可分別包含閘極與閘介電層。閘極結構⑺與⑺ 電性連接至接地電壓軌線VSS。 “圖2C為依照本發明之另—實施例所緣示的靜電放電保護元件的 電晶體佈局的上視示意圖。與圖2A之電晶體佈局的不同之處在於，靜 電放電保護元件200,的第一 N+摻雜區208、第二N+摻雜區21〇、第三 鲁N場雜區212呈環狀圍繞第一 p+摻雜區2。6。然沿圖％中的剖贿 K-K，亦可得到舆圖2B相同的剖面示意圖，其詳細的佈局結構與圖2b 相同，在此不再贅述。以下將以圖2B的剖面示意圖對靜電放電保護元 件進行說明。 圖3為依照圖2B實施例所述之靜電放電保護元件的等效電路 圖。靜電放電保護電路300包括電晶體以、第—矽控整流器 3〇2(Silicon-ControlledRectifier，SCR)以及第二石夕控整流器则請同時 參照圖2B與圖3 ’電晶體Q1例如可為一 N型金氧半電晶體师㈨ 201119006 98-006-NTC 32095twf.doc/n tranSiSt〇r)，此N型金氧半電晶體可由第二N+摻雜區210、第三N+摻 雜區212、第二閘極結構G2以及p型摻雜區2〇2構成。由於電晶體 Q1的閘極與源極相連接，可使電晶體Q1在實質上等效於—個二極體。 第矽控整流器302從陽極到陰極之結構依序為p、N、p、N， 其可糾對應到圖2B中的第一 P+摻雜區2〇6、N型摻雜區綱(更具 體而。’可為N型摻雜區204與第-N+摻雜區2〇8)、p型摻雜區2〇2 以及第摻雜區21〇,而與苐一發控整流器搬連接的㈣金氧半 電晶體Q2可由第- N+摻雜區208、第一閘極結構⑺、第二n+推雜 區21〇以及P型摻雜區2〇2所構成。另外，第二石夕控整流器则從陽 極到陰極之結構依序為P、N、p ' N，其可分別對應到圖2b中的第一 ίΗ擦雜區206、N型摻雜區删、p型摻雜區搬以及第三n+換雜區 212而於第一石夕控整流器3〇4之N型摻雜區綱與p型換雜區搬 之間的N掺雜區則對應到第一㈣雜區期。其中，焊塾ι/〇更透過 4IR電性連接至核心電珞1〇4。核心電路刚代表欲保護之電路， j作電源由系統電壓軌線VDD與接地電壓軌線卿二條電源軌線 七'應。焊塾1/〇可為核心電路刚對外輸出/輸入訊號之連接點之—。 由上迷可知’藉由共用第—p+摻雜區細、N型擦雜區綱盘p 八，雜區搬，第巧控整流器地與第二石夕控整流器可以被整 2B所不之靜電放電保護元件2GG中。由於共用摻雜區206、204 f可將靜钱電簡元件·的元件㈣大幅縮減。 静電放電保護元件之職有幾種模式，分別為pD、ps、肋、师、 电壓源VDD端模式及電壓源vss 入正的咖電難_，wm+vnPD料為於焊塾輸 於焊錄入負的娜電_ 軌線VDD接地。ND模式為 、何而使糸統電壓執線VDD接地。Ps 201119006 98-006-NTC 32095twf,cWn f式為於痒塾輸入正的ESD電虔(正電荷），而使接地電壓軌線娜接 式4於焊墊輸人負的ESD 電荷），而使接地電壓軌線 接地。另外’電㈣VDD端模式為於娜焊塾輸入正的湖電 壓，而使接地電壓軌線VSS接地。電壓源vss端模式為於卿焊塾 輸入負的咖電壓，錢躺雜執線vss接地。町麻合圖2B 以及圖3朗各烟賴式的動作情形，請同時參照圖2β以及圖3。 PS模式：當有正的ESD電壓(正電荷）由谭塾1/〇進入時，正的 電壓可使第一讲換峰期與p型摻雜區搬間的㈣面發生 崩肩進而使ESD電壓所引起的脈衝電流可依序流過第一 p+推雜區 施、N型摻雜區2〇4、第—N+摻雜區施、p型摻雜區搬與第三 N+摻雜區亦即依序流經第二雜整流器则），最後經由接觸窗插 塞2i3與接地電壓軌線vss而流出積體電路，以達到保護核心電路1〇4 的目的。此外，透過第四N+摻雜區216之配置，脈衝電流可更輕易地 由第一 P+摻雜區206流至N型摻雜區綱（第一 p+擦雜區2〇6+第四 掺雜區216你雜雜區2G4) ’再透過前述之路徑流出積體電路。 前述脈衝電祕了可透過上述的電祕錢向電難線卿而被引導 •出積體電路外’亦可直接透過第raN+摻雜㊄训流經N型摻雜區2〇4、 第一 N+摻雜區208與P型摻雜區2〇2，再透過p型摻雜區2〇2中的第 二P+摻雜H 214流向接地電壓執線vss，以達到保護核心電路1〇4的 目的。其中N型摻雜區204可透過第四N+摻雜區216電性連接焊墊 I/O。 NS模式：當有負的ESD電壓由焊墊1/〇進入時，由於n型摻雜 區204與P型摻雜區202間的pn接面為順向偏壓，因此焊墊I/C)可透 過第四N+摻雜區216、N型摻雜區2〇4、p型摻雜區2〇2與第二p+摻 201119006 98-006-NTC 32095twf.doc/n 雜區214自接地電壓軌線vss汲 次取^",L避免負的ESD電壓直接衝擊 到核心電路104。 PD才旲式.當有正的ESD電爆由捏執τ/η、任λ 士 电堙由知墊I/O進入時，由於此時系統 電壓軌線VDD為接地，正的ESD電壓可使第一 Ν+換雜區與ρ型 摻雜區202間的ΡΝ接面發峰崩、、鲁，、#工放·^ d 任田糸生朋，貝，進而使正的ESD電壓所引起的脈 衝電流可依序流過第-P場雜區裹、N型摻雜區綱、第一 N+換雜 區208、P型摻雜區202與第二N+摻雜區21〇 (亦即依序流經第一石夕控 整流器⑽)’最後由接觸窗插塞扣與系統電.壓軌線vdd流出積體電 路’而達到保護核心電路1()4的目的。另外，正的咖電壓所引起的 脈衝電流亦可透過第四N+摻雜區216，流經N型摻雜區204、第一 N+ 摻雜區208與P型摻雜區202,再透過p型摻雜區2〇2中的第二N+. 雜區210流向系統電壓軌線VDD，以達到保護核心電路1〇4的目的。 ND模式：當有負的ESD電壓由焊墊1/0進入時，由於此時系統 電壓執線VDD為接地’ ESD電壓可使p型掺雜區2〇2與第二N+掺雜 區210之間的PN接面發生崩潰’使得焊墊1/〇將透過第一石夕控整流器 302 (也就是經由第四N+捧雜區216、N型摻雜區204、P型掺雜區202 與第二N+摻雜區210)向系統電壓軌線vdd汲取電流。另外，電壓轨 線VDD的高壓(相對於焊墊I/O的負ESD電壓而言）會耦合至閘極結構 G1與G2 ’進而導通電晶體Q1和Q2。如此，焊塾1/〇將透過第一石夕 控整流器302與電晶體Q2(也就是經由第四N+摻雜區216、N型摻雜 區204、第一 N+摻雜區208、P型摻雜區202與第二N+摻雜區210) 向系統電壓軌線VDD汲取電流。汲取的電流亦可透過另一電流路徑， 先流經被導通的電晶體Q1，再流經第二矽控整流器304 (也就是從電 壓軌線VDD經由第二N+摻雜區210、P型摻雜區202、第三:N+摻雜 201119006 98-006-NTC 32095twf.doc/n 區212、接觸窗插塞213、電壓軌線VSS、第二P+摻雜區214、P型摻 雜區2〇2、N型摻雜區2〇4與第四N+摻雜區216)，最後流向焊墊1/〇。 電壓源VDD端模式：當有正的ESD電壓出現在電壓源VDD端 時，正的ESD電壓可使第二N+摻雜區21〇與第—p型摻雜區2〇2間 的PN接面發生崩潰’使ESD電壓產生的脈衝電流可透過第三N+摻雜 區212及/或第二P+摻雜區214流向接地電壓軌線vss，亦即脈衝電流 可透過電晶體Q1將脈衝電流^丨至接地錢減vss，朗保護核 心電路104的目的。
電壓源VSS端模式：當有負的ESD電壓出現在電壓源VDD端 時，由於此時接地《軌線vss為接地，因此電晶體Q1所等效的二 極體為順向偏遷的狀態。系統電麼軌線VDD可經由電晶體Q1自接地 電壓軌線VSS脉電流。也就是說，脈衝電流做電壓鱗vss經由 第二P+摻雜區214、P型摻雜區202以及第二讲換雜區則而流向電 壓軌線卿，以保護核心電路104不受到負的ESD電壓的衝擊。 在部分實施财，靜電放電保護元件可不包括第四N+換雜 電保護元件200，以節省靜電放雷徂& 靜電測試模弍 PS rPD^T 觸發電壓Vtr(V) 12.67 觸發電流Itr〇nA) 30 ~T26^~ 保持電壓Vh(V) 8.48 ~zJT~ 保持電流Ih(A) 0.219 ~〇Λ5β~~ 二次崩潰電壓Vt2(V) 42.3 ~257Γ~ 一次崩潰電流It2(A) 7 ~ΤΐΤ~ 區216。使用者可依實際情形所需選擇適用的實施方式來製造靜電放 逼保叙件細的生產成本。 表1傳輸線脈衝測試 NS ' VDD VSS^ forward 9.79 forward "95 6.44 0.095 16 2.67
电1示s又兀件200經傳輸線脈; σ麵missiGnLinePulsing ; TLP)>^1之數據，其中進行測試之元 201119006 98-006-NTC 32095twf.doc/n 之尺寸為55#m*8〇y m。 由表1可看出’本實施例之靜電放電保護元件2〇0的PS、ND以及 VDD模式的保持電墨可分別提升至8撕、6爾以及6術，而一般電子 裝置皆操作於3.3V町，因此，上狀靜電放電紐元件可有效防止閃鎖 欢應(latch up)，避免電子|置燒毀。請再參考表丨’雖然在模式下前述 元件的保持電壓為2.52V，但由於電子裝置在操作時，電源執線VDD傳輸 供應電壓3.3V ’也就是說’在祕正常運作的情況下m⑼木會發生 PD模式的靜電放電事件(因為電壓軌線娜的電縣位不會出現接地的情 形），因此利用本實施例的靜電放電保護元件2〇(H乃可有效防止閃鎖效應， 而為晶片100提供良好的靜電放電保護功效。在NS模式下，靜電流是以 順向偏壓的方向流經P型摻雜區2〇2與1^型摻雜區2〇4之間的pN接面， 而不會觸發第二梦控整流器则。類似地，在vss模式下，靜電流是以 順向偏壓的方向流經P型摻雜區202與第：N+摻雜區21〇之間的 接面’而不會觸發矽控整流器3〇2與3〇4。 請再參考表1，上述實施例所述之靜電放電保護元件2〇〇的觸發電 麼介於8〜12 VI ’可於靜電發生時，快速地導通靜電電荷。此外^迷 實施例的靜電放電保護元件200在PS模式與PD模式下亦具有高 乂二 潰電流，具有優良的ESD能力。 人月月 表2係繪示上述實施例所述之靜電玫電保護元件、 HBM(Human Body Mode)測試結果。由表2可知，告元件的尺寸為的 μΜ80#ιη ’各種模式的HBM等級可達5〜8KV，可符合多數靜電玫& 保護元件之要求。當尺寸進一步放大至55//1^132/^拉甘電 μ ui η守，其HBM測 試結果可達8KV。 12 201119006 98-006-NTC 32095twf.doc/n
表；2 HBly[泡U# 尺寸 PS PD ND —、-- 1------ 55^ πι*80 8KV 8KV 5KV VDD ------ ___yss 55 μ m*132 /z m 8KV 8KV 8KV 8KV —------- -----1 __8KV_^ _ 8KV 圖4為依照圖1之晶片的靜電放電保護電路立 照圖1與圖4,靜電放電保護電路4〇〇與圖3 。♦不思圖。請同時參
的不同之處在於，靜電放電保護電路4〇〇0具"包、放電保5蔓電路30〇 這是因為晶片1〇〇的各個焊塾1/0冑各自二個並聯的電晶體Q卜 3〇〇，且各個科I/O對應的靜電放電保 ^靜電放電保護電路 共同使用。因此每個焊㈣Q所對應的靜電 4 Q1可被 可等效為具有多個並聯的電晶體Q1(如圖4㊣1 _貫質上 所示）。利用多個並聯的電晶體φ可提 咖放電保護電路400 耐受能力’消除纽電壓麟彻上所襲 =每-個焊塾1/0可各自配置—個靜電放電保護電路= 电堡執線獅和接地電壓執線⑽之間具有為數眾 :晶體Φ可幫助提高靜電放電電_耐技力(例如可 = 因此可將電晶體91的元件面積縮減，且可不須在晶片⑽二 周圍再另外設置電„位元物。赠damp如㈣。如此—來便可大 幅地減少積體電路的面積，並減少生產的成本。 圖5A為依照本發明另一實施例之靜電放電保護元件的示意圖。 圖犯為依照圖Μ實施例所述之靜電放電保護元件的等效電路圖。請 同^!•參照圖5A與圖5B。與圖2B、圖3相比，在本實施例中，靜電放 電保遵70件500更包括一電阻R1，祕於接地電壓軌線vss與閑極結 13 201119006 98-006-NTC 32〇95twf.doc/n 構G卜G2+之間。透過電阻ri的配置，可更容易拉高施於閉極結構 G1 5之电愿’使間極結構G1與G2覆蓋的通道更易開啟，提高元 >承靜電放電效果4再參相5A〜5B，應用本實施例者可以依其設 汁而求而以任何方式實現電阻幻，例如，電阻幻可為複晶石夕電阻( 咖岭擴散電阻(diffusi。請咖⑽)或金屬氧化梦電晶體電阻(讓 sistor)#第—N+摻雜區21〇與電晶體a的閘極間形成一寄生電容 (如圖5B所不），此寄生電容α可由兩部份的寄生電容串聯而成， -箱為第—N場雜區21(^p型摻雜區2〇2構成之寄生電容 一部份為第二閑極ά士禮盘贫j^受— ☆ ，，道、其所覆盖之Ρ型摻減2G2構成之寄生電 ” ^C1與電阻R1構成—個靜電放電读測電路。在電麼源 D端模式中，當系統電塵軌線VDD上出現一正咖電壓時，此正 ESD電壓會透過寄生電容α 骅…“ 柄口主电曰曰體Q1的閘極。此耦合至電晶 雜衝電壓會使得電晶體Q1的通關啟 ^造成的脈衝電流可從電壓軌線VDD流經電晶體以，=二 電壓執線VSS進而被引導出積體電路外。 圖6A為依照本發明另一實施例 圖照圖6A實施例所述之靜電_二=^^== 同時參如、圖6八與圖6B，在本實施例中，靜電故错 θ : 於靜電放電保護元件500更包括一電容C '、:70 _相較 ㈣之間。應用本實施例者可以依其設叶2於間極結構⑴與焊 容…例如電容。可為金屬-絕緣===式實現電 Capacitor)。此電容 C2 與電阻 R1 構成—個* φ ^ (MIM-type 模式中，當焊塾⑽輸入一正的咖成電:時 =放電偵測電路。㈣ C2而輕合至電晶體φ與Q2的問極 ESD電壓會透過電容 造向導通電晶體（^與氓。一 201119006 98-006-NTC 32095twf.doc/n 般而言’導通電晶體Q1與Q2的速度通常會快於PN接面崩潰的速度。 如此’正脈衝電壓所造成的脈衝電流可流經第一矽控整流器3〇2、電 晶體Q2(也就是流經第一 P+摻雜區206、N型摻雜區204、第一 N+ 摻雜區208與第二N+摻雜區210)而流向系統電壓軌線VDD進而被引 導出積體電路外。
综上所述’上述實施例利用第一 P+摻雜區206、第一 N+摻雜區 208〜第三N+摻雜區212的佈局結構，可拉長其所構成之矽控整流器中 P+摻雜區214與N+摻雜區208.間的距離，而使得靜電放電保護元件的 保持電壓得以提高，進而避免閂鎖效應的發生。 雖然本發明已以實施賴露如上，然其並義以限定本發明 =斤屬技術領域巾具有通常知識者，在不轉本發明之 故本—後附之申: 【圖式簡單說明】 圖1為依照本發明—實施例之晶片的示意圖。 圖2A為依照本贅明之一實施例所綠示 … 晶體佈局的上視示意圖。 .·' 電保護兀件的 圖2B為繪示沿圖2A中的剖面線处 照本發明之另-實施例所繪示的靜電放電_厂圖。圖2C為. 視示意圖。 ，、"凡件的電晶體佈局的 圖3為依照圖2B實施例所述之靜雷 圖4為依照圖1之晶片的靜電放電制蔓^的元件音的等效電路撞 圖5A為依照本發明另一實施 、不思圖。 例之㈣放電保護耕的示意圖 15 201119006 98-006-NTC 32095twf.doc/n 圖5B為依照圖5A實施例戶斤述之. + 4 + 〈餘電放電保護元件的等效電路 圖。 圖6A為依照本發明另-實施例之靜電放電保護元件的示意圖。 圖6B為依照圖6A實施例所述之靜電放電保護元件的等效電路 圖。 【主要元件1號說明1 100 :晶片 電放電保護電路 102 :焊墊單元 302 :第一矽控整流器 104 :核心電路 3〇4 :第二矽抟签泊砮 200、200’、500、600 :靜電放電 --—-_ Rl、IR :電阻 保護元件 202 : P型摻雜區 C1 :寄生電容 ~^ 204 : N型摻雜區 ---—_______ C2 :電容 '^ 206 :第一 P+摻雜區 ^ ~~------------------- Ql、Q2 :電晶體 208 :第一N+摻雜區 ------- VDD :系統電壓轨線 210 :第二N+摻雜區 ------- VSS :接地電壓執線 21卜213 :接觸窗插塞 G1 :第一閘極結構 ^'''''^ 212 :第三N+摻雜區 _ --------------------------------------------- G2 :第二閘極結構 214 :第二p+摻雜區 — ----------------- I/O :焊塾 ~~~ 216 :第四N+摻雜區 ~~— -~~~~~~_ --^^_
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Claims (1)

  1. 201119006 98-006-NTC 32095twf.doc/n 七、申請專利範圍： 1- 一種靜電放電保護元件，包括： 一 P型掺雜區； 一 N型摻雜區，位於該p型摻雜區中； -第-P+擦雜區’位於該_摻雜區，用以電性連接—焊塾. 一第一 N+摻雜區，位於該P型摻雜區與該N型摻雜區之間，且 該第-N+摻雜區之-部份位於該N型摻雜區中，剩餘部分則位於該p 型摻雜區中； 鲁 —第二N+摻雜區，位於該P型掺雜區中，且位於該N型掺雜區 之外’該第二N+摻雜區電性連接—第—電源軌線，·以及 -第三N+摻雜區’位於該p型摻雜區中，且位於該_摻雜區 之外，該第三N+摻雜區電性連接一第二電源執線，其令該第二叫 雜區位於該第一 N+摻雜區與該第三N+摻雜區之間。 2.如申4專利fell第1項所述之靜電放電保護元件，其中該p 型摻雜區為一 P型井區。 3·如中请專職IS第1項所述之靜電放電保護元件，其中該N 型摻雜區為-N型井區、高壓N型井或N型緩衝區。 4. 如申請專利範圍第1項所述之靜電放電保護元件，更包括一第 -.結構’彳4於該P型摻雜區之上且在該第—N+摻雜區與該第二 N+掺雜區之間’且電性連接該第二電源執線，該第一閘極結構、該第 - N+掺祕、鮮三N+摻雜區與該P型摻雜區駭_ N型金氧半電 晶體。 5. 如申請專利範圍第4項所述之靜電放電保護元件，更包括一第 二閘極結構’位於該P型摻雜區之上且在該第二N+掺雜區與該第三 17 201119006 98-006-NTC 32095twf.doc/n 源軌線H閘極結構、該第 p型摻雜區構成型金氧半電 N+摻雜區之間，且電性連接該第二電 —N+摻雜區、該弟三摻雜區與該 晶體。 保護元件，更包括： ’該電阻之第二端耦接 6.如申請專利範圍第5項所述之靜電放電 —-電阻’其第-端_於該第二電源軌線 至該第一閘極結構與該第二閘極結構。 ，辱利範圍第6項所述之靜電放電保護元 電谷，其第一端耦接至該焊塾， 匕括. 的第二端 帛。 料讀第二_接至該電四 8·如申請專機圍第丨項所述之靜電 二料摻雜區，該第二P+摻雜區位於該 ;^^包括—第 透過該第二P+掺雜電性連接該第二電源^雜4 ’射型摻雜區 9.如申請專鄕圍第丨項所述之靜電 物摻雜區，位於該N型摻雜區中 ^兀件’更包括—第 瓜如申請專利範圍第1項所述之;區。 —、坊结_ 町电狄电保護兀件，其中該第 〜弟一以及該第三N+掺雜區呈 n ^ 呷狀固繞該苐—P+摻雜區。 1·如申知專利範圍第·丨項所述之 ―、該第-mu μ & ㈣放電料元件，其中該第 弟-以及該弟：帅祕呈環狀圍繞該第—p+接雜區。 12· ~晶片，包含： 一核心電路； —第一電源執線； —第二電源執線； 各該焊塾單元包括： 以及 複數個焊墊單元，圍繞該核心電路， —焊墊，電性連接該核心電路； 18 201119006 yd-uuo-w i'C 32095twf.doc/n 如申明專利範鮮i項所述之—靜電放電倾元件，配置於 該焊整旁’ ^電性連接該第—電源軌線與該第二電源軌線； 外八十每魅谭墊單兀令的該靜電放電保護元件並聯設置於該 弟一電源軌線與該第二電源軌線之間。 13. —種靜電放電保護元件，包括： 一第二電源軌線； -P型摻雜區，電性連接該第二電源軌線； 一 N型摻雜區’位於該p型摻雜區丨 一第一 P+摻雜區，位於該N型摻雜區； 一焊塾’電性連接該N型摻雜與該苐—p+摻雜區； 摻雜區，位於⑽型掺純與該區之間，且 脖雜雜之—部份位於該N型摻雜區中，剩餘部分則位於該P 型擦雜區中； 之外 雜區，位於該P型摻雜區t，騎於該N型摻雜區 ㈣^1—厂電源軌線，電性連接該第二N+_區，其中，該第二電 執線的電壓低於該第-電源軌_電壓；以及 第二N+#：雜f性連接該帛二電源 雜區位於該P型摻雜區中，且位於該 雜區位於該第-N+摻耗與該第三N+摻雜區之^卜 摻 —!4·如申請專利範圍第u項所述之靜電放電保 人 第二P+摻雜區，該第二阳參雜區位於該p型摻_ 二:- &透過該第二P+掺雜區電性連接該第二電源軌線。人夕雜 15.如申請專利範圍第13項所述之靜電放電保護元件，更包含
    19 201119006 98-006-NTC 32095tw£doc/n .第四N+摻雜區，位於該N型摻雜區中 且鄰接該第一P+摻雜區 ，ϋ爹雜區中，且鄰接哕 該Ν型穆雜區透過該第四讲摻雜區電性連接該桿塾— 16.如申請專利範圍第丨3 第-閘極結構與-第1極_ \ 電放電保護元件，更包括— 齡第-f於該ρ婦雜區之上，且電性連 =電=線’該第，位於該第，摻雜區與該 =⑶’料二_結構錄該第二Ν場雜區無第三Ν+摻雜區 =如㈣專利制第16項所述之靜電放電保護元件，更包括： 至^阻’其第—輪接於該第二電源軌線，該電阻之第-端耦接 至該第-閘極結構與該第二閘極結構。 第—㈣捿 二:申=利範圍第17項所述之靜電放電保護元件，更包括： 的第二端^ 〃 —㈣接至該焊塾，該電容的第二端_至該電阻
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