TW201030903A - Reduced topography-related irregularities during the patterning of two different stress-inducing layers in the contact level of a semiconductor device - Google Patents

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201030903 六、發明說明： 【發明所屬之技術領域】 -般而言’本揭示係關於積體電路之領 係關於根據形成在電晶體上方和用來於不同类員型體 ':通道區域產生不同類型之應變之應力介電層 體和製造技術。 日又％政電曰日 【先前技術】 ❹ 路佈包括於給定的晶片面積上依照特定的電 ^佈局之大㈣電路元件，其中，於複雜的電財，場效 電曰曰體表現為-種重要的電路元件。一般而言，現正用 了用於先進之半導體裝置之複數種製程技術，其中，就某 於^效電晶體之複雜的電路（譬如微處理器、餘存晶片等^ 〇 =，由於餘操作速度和#功率消耗和/或成本效益之 優越的特性，CMOS技術現正為其中一種最有前景之方法。 於使用CMOS技術製造複雜之積體電路過程中，數百萬個互 補電晶體（亦即，N型通道電晶體和p型通道電晶體）形成 在包含結晶半導體層之基板上。無論是否為N型通道電晶 體或P型通道電晶體之場效電晶體皆包括所謂的PN接面， 5 PN接面係藉由尚度摻雜之没極和源極區域與位於沒極 區域和源極區域之間之相反或弱摻雜的通道區域之介面而 也成。通道區域之導電率（conductivity)，亦即，導電通 I的驅動電流能力，係藉由形成在通道區域之上的閘極電 極而受到控制，並且該閘極電極藉由薄絕緣層而與該閘極 電極刀離。在由於施加適當的控制電壓於閘極電極而形成 94785 3 201030903 導電通道時，通道區域之導電率係取決於掺雜劑濃度、主 要電荷載子之#動率、和汲極和源極區域之間之距離（對於 通道區域朝電晶雜寬度方向之給定延伸而言）’該距離亦稱 為通道長度。因此，結合依於施加控制電壓於閘極電極快 速創造於絕緣層下方之導電通道之能力，通道區域之導電 率實質上決定了 電晶體之效能。因此’減少通道長度’ 以及與此相關聯之減少通道電阻率（channei resistivity)，為用來增加積體電路之操作速度之主要設 計準則。 〇 然而，電晶艘尺寸之縮小’包含了幾個與其相關聯的 問題，該等問題必須解決以便不會過度地抵銷藉由穩定減 少M0S電晶體之通道長度所獲得的優點。關聯於減少閘極 長度之一個問題疋發生所§胃_的短通道效應’該短通道效應 可能導致減少通道導電率之可控制性。藉由某些設計技術 可以抵銷短通道效應’然而，某些的該設計技術可能伴隨 了減少通道導電率，由此部分地抵銷了由減少關鍵尺寸所 _ 也 ❹ 獲得的優點。 有鑑於此情況’已提出不僅藉由減少電晶體之尺寸而 且亦藉由對於給定的通道長度增加於通道區域之電荷載子 移動率而增強電晶體元件之裝置效能，由此增加驅動電流 能力並因此增加電晶體之致能。舉例而言’可以例如藉由 在其中創造拉張或壓縮應變而改變於通道區域之晶格結 構’其結果導致分別修改電子.和電洞之#動率。例如，於 具有標準的結晶組構碎層之通道區域創造拉張應變可以增 94785 4 201030903 加電子之移動率’如此轉而可以直接轉變成對應之增加的 N型電晶體導電率。另一方面，於通道區域中壓縮應變可 以增加電洞之移動率，由此可提升P塑電晶體之效能。 於此方面之一個有效的方法是一種使得能夠在不同電 晶體元件之通道區域内藉由調整形成在基本電晶體結構上 •方之介電層堆疊之應力特性而創造所希望之應力狀況之技 術。介電層堆疊典型包括一個或多個介電層，該介電層可 ❹以位於靠近電晶體處並且其亦可以用來控制各自的蝕刻掣 程以便形成接觸開口至閘極和汲極和源極終端。因此， 以藉由個別調整這些層（其亦可以稱為接觸蝕刻終止層）之 内部應力，並藉由將具有内部壓縮應力之接觸蝕刻終止層 定位在P型通道電晶體上方，同時將具有内部拉張應變之 接觸钱刻終止層定位在N型通道電晶體上方，藉此在各自 的通道區域中分別創造壓縮和拉張應變，從而完成於通道 區域中機械應力之有效的控制.（亦即，有效的應力工程）。 ❹ 典型的情況是’藉由電漿輔助化學氣相沉積（PECVD) 製程在電晶體上方（亦即，在閘極結構和汲極和源極區域之 上方）形成接觸蝕刻終止層’其中，例如，由於其相對於二 氧化石夕的高度之蝕刻選擇性而可以使用氮化石夕，該二氧化 矽為已建立完善之夾層介電材料。再者，PECVD氮化矽能 夠用尚本質應力（intrinsic stress)沉積，例如，達2〇億 帕（2 GPa)或明顯更高的壓縮應力，和達1 GPa或明顯更高 的拉張應力，其中可以藉由選擇適當的沉積參數而充分調 整本質應力之類型和大小。舉例而言，離子轟擊、沉積壓 94785 5 201030903 力、基板溫度、氣體流率等表示能夠用來獲得所希望之本 質應力之各個參數。 於形成此二類型之應力層過程中，當裝置尺寸藉由使 用45 nm技術和甚至更先進的方法而逐漸微縮時，由於所 涉及之沉積製程受限的共形沉積能力，習知的技術（亦稱為 雙應力襯墊方法（dual stress liner approach))可能遭受 減少的效果，此情形可能導致於用來圖案化應力層和形成 接觸開口之後續的製程步驟過程中各個製程不一致，如將 參照第la至Id圖之更詳細之說明。 © 第la圖示意地顯示半導體裝置100之上視圖，該半導 體裝置100包括第一裝置區域120A和第二裝置區域120B。 該第一和第二裝置區域12〇A、120B矸以表示其中必須形成 緊密配置之電晶體元件之裝置區域，該裝置區域可以包括 導電多晶矽線形式之閛極電極121，該導電多晶矽線可以 延伸於半導體層102之上，舉例而言，於第一裝置區域 120A’該半導體層1〇2可表示p型通道電晶體之主動區域， 而於裝置區域12〇b中該半導體層102巧*以表示N型主動區 ❹ 域。閘極電極結構121亦可以延伸於例如譬如二氧化矽等 適當介電材料形式之隔離區域1〇3(其邡可以表示為場區域） 之上。 第lb圖示意地顯示於第一裝置區域120A和第二裝置 區域120B之上形成應力引發層之某〆製造階段半導體襄 置100之剖面圖。該剖面圖取自第la圈之Ib、Ib線，因此 未例示半導體層内特定電晶體組構，因為依照第lb圖 94785 6 201030903 之剖面圖’閘極電極顯示在膦離結構1〇3之上方。典型地 表不各個電晶體元件之第一和第二裝置區域12〇Α、12〇Β可 以形成在基板101之上，該秦板1〇1包括譬如矽基層之半 導體層102 ’若考慮使用絕緣體上載矽（SOI)組構的話，則 該半導體層10 2可以藉由適當埋置之絕緣層（未顯示）而與 基板ιοί分離。於所示實例中，第一和第二裝置區域12〇A、 120B可以包括複數個電晶體元件’且依照所考慮技術之設 计準則具有側向距離。於第〆和第二裝置區域12〇A、12〇B 中之該等電晶體可以包括形成在各自閘極絕緣層（未顯示） 上之閘極電極121，該閘極絕緣層分離閘極電極121與於 半導體層102中之對應之通痘區域，該通道區域侧向地位 於各個汲極/源極區域之間。再者’侧壁間隔件122可以形 成在閘極電極121之侧壁。典型情況是，可以於汲極和源 極區域以及閘極電極121中設置金屬矽化物區域（未顯 不）’以便提升這些區域之導電率。再者，隔離區域或者場 ❹區域103可以凹入於區域120B中，以及以較少程度亦凹入 於區域102A中，如分別由ι〇3Β、103A所表示。半導體裝 置100可以表示先進的裴置，其中關鍵尺寸（譬如閘極長 度，亦即第lb圖中閘極電極121之水平延伸）可以約為50 nro或者明顯更少。結果，如顯示於裝置區域120B中者， 各個電晶體元件之間之距離（亦即，緊密間隔開之閘極電極 121之鄰接側壁間隔件結構122之間之橫向距離）可以約為 1〇〇 nm或者甚至更少。 再者，於第lb圖所示之製造階段，包括例如高本質拉 94785 201030903 張應力之氮化石夕層130形成在第一和第二裝置區域i2〇a、 120B之上，接著形成由二氧化矽構成之蝕刻終止層131。 應該了解到，如果需要，譬如為適當厚度和密度之二氧化 石夕層之钱刻終止層133可以設置在氮化石夕層1別與在第一 和第二裝置區域120A、120B中各自的電晶體元件之間。蝕 刻終止層131典型上係以可充分終止於後面階段圖案化層 130時之蝕刻製程、或者提供顯著的端點偵測訊號之厚度 來設置。也就是說，與二氧化矽反應之氮化矽蝕刻化學作 用會造成能夠由標準偵測技術所偵測之特定的電漿環境。 ❿ 通常的情況是，為了可靠地控制各自的蝕刻製程，而將蝕 刻指示器層131之厚度選擇成約為2〇 nm或者更多，由此 遍及基地地提供充份的蝕刻終止能力。於一些方法中，蝕 刻指示器層131於圖案化氮化矽層13〇過程中可以用作為 硬遮罩。 … 如由第lb圖所明示，由於減少鄰接閘極電極間之間 距’而因此減小在半導體層和四部.103B、103A之上之電晶 體兀件間的間距，故也許將必須根據顯著的縱寬比（aspect ❹ ratio)，尤其在第二區域12〇B(由於凹部ι〇3Β之故），而 沉積氮化發層130。 再者’於此製造階段’半導體裝置1〇〇可以包括暴露 第二裝置區域120B同時覆蓋第—裝置區域12〇Α之光阻遮 罩104。於此情況，可以假設可以適當地選擇氮化矽層 之本質應力，以便提升於第一裴置區域12〇A(於本實例中 表示N型區域）中之電晶體效能。 94785 8 201030903 用來形成於第丨行圖斤示之半導體裝置100之典裂的 處理流程可以包括卞列製程。可以根據已建立完善之製程 技術’包含先進的光學微影、沉積、氣化和^技術而形 成並且圖案化閘極電極121和閘極絕緣層。 ❹ w之說明，於=設傷中’能以例如在没極和 源極區域中之以應變狀“置之鍺化石夕材料形式來施行應 變可發機構’由此办弓1發βρ型通道電晶體中鄰接的通道區 域之對應之壓縮應變。於疋’於〜些情況 當 雜刻遮罩而覆蓋同時，於形成=極 之後’ Ρ型區域！20Β 了以獲得適當的側壁間隔件元件，以 決定待蝕刻入區域12〇"之半導體層1〇2之孔 (offset)。於對應之®案化製程期間，可八 103之材料，藉此一邮成凹部_，_部 藉由蝕刻製程、请除製程等而更深入，嗲黧 -裝置區域―凹部⑽Α。 等製程亦可於第 ❹ 其後，為了建垂直和横㈣ (dopant profile)，哿以根據已建立完善晨度輪酈 性钱刻製程和植入順序結合側壁間隔件、^此積、各向異 極和源極區域。其後，如果需要，κ,、，』122而形成汲 J Μ根據已逢 技術形成各自的矽化物區域。接墓， 隻立完善之

饮耆，如果雹I 對應之二氧化矽蝕刻終止層，接著沉 而耷，可以形成 沉積氮化石夕材料過程中，譬如栽:氣體^夕層130。於 成、基板溫度、沉積麼力、尤其是沉積過:二應氣體之組 等各値製程參數，可以明顯影靆相 肀之離子轟擊 θ I下方㈣進行沉積 94785 9 201030903 之材料之最終獲得的本質應力。於是，藉由選擇適當的參 數值，可以創造譬如達20億帕（2 GPa)和甚至更高的壓縮 應力，或達1 GPa或者甚至明顯更高的拉張應力之高度本 質應力，以便提升於第一裝置區域120A中電晶體之效能。 由於在高於某一層厚度時氮化矽沉積製程會有較不顯著之 共形性，且由於增加之縱寬比（尤其在高度微縮裝置之隔離 區域103之上可能會遭遇到者，其係因適度定尺寸之閘極 高度處之相鄰電晶體元件與凹部103B、103A間之減少之距 離所引起），因此將氮化矽材料之厚度選擇成便避免譬如孔 ❹ 隙（void)之不平整。 於沉積二氧化矽層131之後，可以根據已建立完善之 光學微影技術形成光阻遮罩104。接著，為了從裝置區域 120B去除部分之層130和131，而可以實施適當設計之蝕 刻製程。於對應之蝕刻製程期間，可以先去除層131之二 氧化矽材料，接著進行選擇性的蝕刻製程用來去除氮化矽 層130之材料’其中可以根據蝕刻終止層133控制對應之 ❹ 餘刻製程。 苐lc圖不意地顯不於進一步之製造階段之半導體裝 置100。如所示，第二介電層140可以形成在第一和第二 裝置區域120A、120B之上’其中由於用來形成高度應力氮 化石夕材料之沉稂製程之有限之間隙填滿能力和顯著的表面 構形’孔隙132可能會出現於第二裝置區域120B中。於第 二裝置區域120B中之孔隙132也許導致於後續製程期間劣 化钱刻均勻性，由此造成明顯的產量損失。舉例而言，於 10 94785 201030903 後續階段，也許必須形成接觸件，該接觸件係連接至位於 隔離區域或者場區域103上之閘極電極121之一部分以及 亦連接至形成於由隔離區域103所包圍之主動區域中之汲 極和源極區域。於此共同圖案化順序，孔隙132因會導致 不可靠的接觸件、汲極或源極區域與通道區域間之短路等 而造成明顯的產量損失。 再者，於第lc圖中所示之製造階段，設置對應之光阻 遮罩104A，以於用來去除第一裝置區域120A中層140之 ® 暴露部分之對應蝕刻製程期間保護介電層140。 有關第二介電層140之形成，實質上係應用如前面關 於說明層130之相同的準則。因此，於沉積層140過程中， 可以用適當的方式調整各個製程參數，而可以獲得所希望 之高本質應力。 第Id圖示意地顯示於進一步之製造階段之半導體裝 置100，其中可以在第一和第二介電層130、140之上形成 @ 由例如二氧化矽所構成之對應之層間介電層150。可以根 據已建立完善之技術，譬如根據TEOS之大氣壓力以下的沉 積技術、電漿輔助化學氣相沉積（CVD)等，形成介電材料 150,於該等技術後如果需要的話可以接著進行各自的平面 化製程。其後，形成各個接觸開口，於某些情況（例如於密 集之SRAM區域），該等接觸開口可以連接至位於各個緊密 間隔開之電晶體之間的區域之裝置層，且該等接觸開口亦 可以延伸入隔離區域103。於是，對應之孔隙132會影響 對應之製程，由此導致較不可靠的接觸件或者甚至全部的 11 94785 201030903 接觸件故障，此情況於45 nm技術之製造裝置過程中可代 表造成整體產量損失的主要因素。 結果，於進一步之裝置微縮時，用於高本質應力之介 電材料之各個沉積製程之限制會需要顯著地減少應力引發 層之層厚度以符合於先進的裝置構形所遭遇到的增加之縱 寬比。然而，於此情況，藉由應力介電材料引發之各自的 應變亦會明顯地減少，由此亦降低電晶體性能。 本揭示發明係針對可以避免，或者至少減少上述提及 之一個或多個問題之影響之各種方法和裝置。 【發明内容】 下文提出本發明之簡單概述，以便提供本發明某些態 樣之基本了解。此概述並非本發明廣泛之詳盡综論。其無 意用來驗證本發明之關鍵或重要元件，或用來描繪本發明 之範疇。其唯一目的是以簡化形式呈現一些概念作為稍後 更詳細說明之引言。 一般而言，本文中揭示之標的内容係處理於製造高度 微縮電晶體元件期間因為根據雙應力襯墊方法圖案化接觸 結構之過程中之非均勻性所引起之產量損失增加之問題， 該雙應力襯墊方法了解為應變可發機制，其中設置應力介 電層於半導體裝置之接觸層級（contact level)以提升對 應之電晶體元件之性能。相反於習知的雙應力襯墊方法， 依照本揭示發明，提供下述技術和各個半導體裝置，其中 於沉積第一應力引發介電材料後以及亦於去除該應力引發 介電材料後，以及後續沉積另外應力引發層和去除部分該 12 94785 201030903 =::::強=緩表一於本文中所 終止或姓刻控制襯塾 =可以藉由以沒有任何韻刻 除第二應力引發介電材料力引發層，和於用來去 藉由適當調適餘刻製程表數而Z之部分之㈣製程期間 外沉積另外應力引發材料之而成’藉此亦製備了用來額 積任何姓刻終止或钱刻 #構形。結果，藉由避免沉 © 際應力引發材料於仏定 〆，可以沉積增加數量之實 用來去除前面沉積構形，其中，可以另外使用 蝕刻製程來增強並因此減緩表^之不需要之部分之對應 :3=需要而後續地於某些裝置區域之上被鬆 据#於本文中所揭示之—些例示態樣中， 3不發明可以應用於密集配置之裝置區域（譬如靜態腫 ❹ =)’於該區域中，_程度之構形減緩（尤其在對應場 之上）於圖案化對應之接觸元件過程中可以提供提升 之可靠度，其中，該接觸元件可以連接至在該場區域上方 之閘極電極或者導線，並且亦連接至對應電晶體元件的主 動區域。結果’應力引發介電材料之性能提升效果亦可以 有效地應用於包含具有40皿和更少之關鍵尺寸之電晶體 兀件之半導體裝置而不會造成因為與沉積和圖索化相關之 不平整所引起之明顯的產量減少，如一般於習知雙應力襯 墊情況所觀察到者。 本文中所揭示之一個例示芳法包括在半導體裝置之裝 13 94785 201030903 置層級中形成之第一和第二導線之上形成第一應力引發 層。該方法復包括實施蝕刻製程以用來從第二導線之上去 除第一應力引發層，同時於該第一導線之上維持該第一應 力引發層。此外，該方法包括於第二導線和維持在該第一 導線之上之第一應力引發層上形成第二應力引發層。而 且，該第二應力引發層以及該第一應力引發層之材料從第 一導線之上方被選擇性地去除。最後，該方法包括在該第 一和第二導線之上形成至少一個另外的應力引發層，其中 該至少一個另外的應力引發層和該第一應力引發層引發相 © 同類型之應力。 本文中所揭示之另外一個例示方法包括在位於速度關 鍵裝置區域之第一電晶體和第二電晶體之上形成第一應力 引發層。而且，該第一應力引發層形成在位於第二裝置區 域中之第一電晶體和第二電晶體之上，其中該速度關鍵裝 置區域之第一和第二電晶體為相反導電類型。再者，該方 法包括從速度關鍵裝置區域之第二電晶體之上和從第二裝 q 置區域之第一和第二電晶體之至少其中一個選擇性地去除 第一應力引發層。而且，第二應力引發層形成在第二裝置 區域之上和該速度關鍵裝置區域之第二電晶體之上，並且 亦形成在形成在該速度關鍵裝置區域之第一電晶體之上之 第一應力引發層上，其中該第二應力引發層具有相較於該 第一應力引發層為不同類型之内部應力。此外，該方法包 括從該第一應力引發層和該第二裝置區域之第一和第二電 晶體之至少其中一者去除該第二應力引發層。最後，該方 14 94785 201030903 法包括在該第二裝置區域和該速度關鍵裝置區域之該第一 和第二電晶體之上形成第三應力引發層，其中該第三應力 引發層和該第一應力引發層具有相同類型之内部應力。 本文中所揭示之一個例示半導體裝置包括含有第一 N 通道電晶體和第一 P通道電晶體之第一裝置區域。而且， 設有第二裝置區域，該第二裝置區域包括第二N通道電晶 體和第二P通道電晶體。此外，半導體裝置包括形成在該 第一P通道電晶體上之第一應力引發層和形成在該第一N ®通道電晶體上之第二應力引發層。再者，第三應力引發層 形成在第一應力引發層上和在該第二裝置區域之第二N通 道電晶體和P通道電晶體上。 【實施方式】 以下敘述本發明之各種例示實施例。為求清楚，在此 說明書中並未描述實際實作之所有特徵。當然，將了解到 在任何此種實際實施例之開發中，必須作出許多實作特定 0性的決定以達成開發者的特定目標5譬如符合糸統相關或 商業相關的限制，這些決定將依實作而變化。此外，將了 解到，此種開發效果可能是複雜且耗時的，不過這對藉助 於此揭露之該技術領域中具有通常知識者而言僅是例行工 作。 現將參考附圖來說明本發明。各種結構、系統和裝置 係示意地繪示於圖式中僅為了說明之目的，以便不會由熟 悉此項技術著已熟知之細部而模糊了本發明。不過，仍包 含附圖說明與解釋本發明之例示範例。應以熟悉該項技藝 15 94785 201030903 :所認定之意義來了解* ^致使用的術語以及詞衆並2 =棄與詞。本文前 2指舆熟悉該項技藝者認知特别定 讀項技藝者所了解之別定義，亦即非為熟悉 提供其定義。 €、時’本說明書將會直接且明雄的 =讀方法和;導下述方法和半導體裝置’ 應用於複雜的裝置構形，觀墊方法之基本概念仍然 有於約4〇 nm及更少^ :'、之裝置構形例如 包含有： 2的裝置區域，同時減少與；層:中之關鍵尺寸之密集配 孔隙，尤其是於具有密。圖案化相關之不平整（譬 戍於其上-場區域上== ㈣線或者間極電極形 示實施例中，” 又置者）。欲達此目的，於一些例 你何钱刻紙止第—應力，發介電材料而沒有設置 之高應力介=制材料，由此能夠沉積增加數量 ❹ 〜物丨發==::從不需要之裝置部分去除第 之可能性。龙，、x!j製程過程中提供減緩表面構形 部應力_，、後’具有相較於第—應力引發材料為不同内 在第一鹿/第二應力引發材料可以直接沉積在裝置上和 之表面C料之先前維持之部分，其中’先前減緩 積物關之=賴之㈣m此亦❹產生與沉 第〜應力平整之可能性。於後續的侧製程中，可以從 然而其中，發材料之上選擇性地去除第二應力引發材料， 相反於習知的方法，蝕刻製程亦可以導致部分 94785 16 201030903 的第一應力引發材料被去除，由此亦提供蝕刻製程之減緩 效果。另一方面，某些量之第一應力引發材料能夠可靠地 維持，例如由於相較於第二介電材料不同的蝕刻率，由此 若考慮到複雜的p通道電晶體，則提供下方材料（譬如矽/ 錯合金）之可靠的保護。同時，蝕刻製程可以導致增強的表 面構形，尤其在半導體裝置之場區域上方，藉此亦針對經 &计成用以提供可以具有與第一應力引發材料相同的内部 0應力之另外的應力引發材料之另外的沉積製程而提供增強 的沉積狀況。結果，可以藉由於先前蝕刻製程期間可以被 移除至某程度之第一應力引發材料，和藉由由於增強的表 面構形而沉積至適當高厚度之額外的應力引發材料，而引 發所希望之高度應變。其後，另外的應力引發材料之内部 應力階層如果希望的話可以選擇性地被鬆弛，或者於其他 =隋况，可以去除另外的應力引發材料之不需要的部分。 : 於/冗積第一應力引發材料後由於後續餘刻過程之減 ❹緩效果，而可以提供增強的表面狀況，其中可以藉由可以 根，明顯增強之表面狀況而提供之另外的應力引發材料而 補償於圖案化第二應力引發材料期間某種程度之材料去除 或者第-應力引發材料之完全去除。再者，一般而言，由、 ;'、、略任何银刻終止或者控制材料之可能性，因此可以提 供增加量之應力引發材料。 、於^些例示實施例中，上述之製程技術可以與雙應力 =墊:法之局部選擇性施加結合，其中僅有單—個應力引 Χ層叹置在某些裝置區域（譬如靜態RAM區域等）之上。於 94785 17 201030903 此情況，料去除於其他心區域不f 之對應_製程之減緩效應可以施行二次，== 密=開之裂置區域中之表面構形，輕可以施加所希望 之早-應力引發材料’以便符合密集裝置

時，於其他的裝置區域，可轉持先前說明之結合應= 發機構。也就是說，於譬如靜態_區域之密集裝置區域 中，可以實質地完全去除第—和第二應力引發材料，由此 導致於各對應_製程中明顯的構形減緩，而使得於後續 的沉積步驟中，由於增強的表面狀況，可以施力^最終應力 引發材料而實質上不會有與沉積相關的不平整。 參照第2a至2m圖，現在將更詳細說明另外的例示實 施例’於各圖中如果合適的話亦可以使用第la至id圖中 所使用之元件符號。

第2a圖示意地顯示半導體裝置2〇〇之剖面圖，該半導 體裝置200可以包含基板201，在該基板201上形成半導 體層202，亦如參照第ia圖所示裝置1〇〇之半導體層1〇2 相似之說明。再者，半導體裝置200可以包括第一裝置區 域220A，該第一裝置區域220A可以表示速度關鍵裝置區 域（speed-critical device region)，其意義為，複數個 電晶體222P、222N可以設置於其中，該電晶體222P、222N 可以包含於可以決定半導體裝置200之整體操作速度之速 度關鍵訊號通路中。舉例而言，分別表示P通道電晶體和 N通道電晶體之電晶體222P、222N可以形成在半導體層2〇2 之對應部分之中和之上，該半導體層202亦包含對應之降 18 947S5 201030903 離結構203用來界定用於電晶體222P、222N之適當的主動 區域。再者，半導體裝置200可以包括第二裝置區域220B， 該第二裝置區域220B可以表示密集配置裝置區域，其中對 應之電晶體222可以用約100 nm和明顯更小之最小距離間 隔開，如前面參照裝置100所亦討論者。舉例而言，電晶 體222可以表示P通道電晶體、N通道電晶體、或者P通 道電晶體和N通道電晶體，依據全部裝置組構而定。電晶 體222P、222N和電晶體222可以具有不同的組構，例如有 ® 關電晶體長度和/或電晶體寬度者，為了方便起見，任何此 種差異未示於第2a圖中。舉例而言，於包含非速度關鍵電 晶體元件之裝置區域中，譬如區域220B中，相較於譬如電 晶體222P、222N之高性能電晶體元件，電晶體長度和/或 電晶體寬度可以增加，由此減少非關鍵裝置區域之整體電 力消耗。若於區域220B可以要求增加的電晶體長度，則相 較於裝置區域220A中之速度關鍵電晶體，會增加對應之閘 ❹極電極221之長度（亦即，於第。2a圖中閘極電極2.21之水 平尺寸）。於此種情況，因為於裝置區域220B中仍然要求 高配置密度（亦即，每單位面積有大數量之電晶體元件）， 因此裝置區域2 2 0 B之全部構形也許甚至更複雜。於電晶體 組構中不管任何差異，於下文中，於裝置區域220A、220B 中電晶體元件之組件可以由相同的元件符號共同表示，並 且亦以實質相同的方法例示，然而其中，應該了解到，可 以存在例如有關導電率類型、電晶體尺寸等之對應差異。 若閘極電極結構221以石夕基材（silicon-based 19 94785 201030903 material)形式*又置，則電晶體222p、22跗、222可以包括 閘極絕緣層22心叫電極材料、和例如金屬石夕化物 形式之高導電含金屬一 22u。再者，閘極電極結構221 可以包括間隔件、-構22id，該間隔件結構221])依於前面 製程情況可以具有更複雜和較不複雜之組構。而且，對應 之汲極和源極區域Μ3可以侧向地包圍對應之通道區域 226，可以藉由在該通道區* 226中提供所希望類型之應 於涔碱226之導電率。再者’金屬矽化物 道砂 殊極和源極區域223中。於一些例示 變，而提升該通. 區域225可以形成:置區域2、聊b中之一政電 實施例中，於第 >也妒八額外的應變可發機制，嬖如埋置 晶體也許已經在其τ ,、# μ A ° 之半導體合金224，一導H 224能以受應變之狀態 爷 ,以卞亦稱「應變狀態」）被加入，由此 (strained state， . . 亦引入所希望_以^ Λ近线^區域226中。於所 示實施例中，電晶雜222 p許已在其中加入半導體合金 224，若該電晶體通道電晶體，則該半導體合 於 金224可以導致麈鑛處·良 ，石夕/錯、石夕/錯、 〜θ所希望壓縮應變之適當半導體合金 矽/錫等為用來獲付所lV ^ * 2I - ^ ^ 其他情況，破舍=變成分。應該了 解到，電晶體222N〆以已在其中加人應變半導體材料， 解到電曰曰體Z 通道電晶體， 若該電晶體222N表7r ㈣，雙千等艇

料於先前製程中可一由J 當的半導體合金⑽實應^了解到，應力， 憶技術係被了解為：Θ體材枓可被實質上非晶化至某深 20 94785 201030903 度’然後可在蓋層之存在下再結晶之過程，該蓋層可以導 致非晶化半導體部分之受應變的再結晶化。此應變狀態可 以被保存，至少部分被保存，甚至在去除對應 ' 亦然。 〜 應該了解到如果需要的話，於第二裝置區域22〇B中之 電晶體222亦可以包括-個或多個額外的應變可發機制。 為了方便起見，任何此種機制不例示於第2&圖申。 ❹ 再者’於所示製造階段’第一應办引發材料層挪形 ，在第一和第二裝置區域22〇a、22〇b之上，其中，相反於 =知技術’可以設置應力引發材料層23{)而沒有⑽控制 :(譬如第lb圖之層131)形成於其上。於一個例示實施例 ，第一應力引發層230可以直接形成於對應的電晶體元 件上而沒有任何中間蝕刻終止材料（譬如第lb圖之蝕刻終 止層133)。也就是說，應力引發介電材料23〇可以直接形 成於對應的金屬矽化物區域221Α、2Π上，由此，因為可 省料何"“緩衝㈣，’，譬如_終錢墊，故可 &供向度有效的應力轉移機制。於是，層2別之厚度相較 於習知裝置之應力引發材料可以增加（於該習知裝置中，對 於給定之裝置構形而言，必須設置勉刻終止或者钱刻控制 材料）。於一個例示實施例中，可以將應力引發層設置 成具有内部壓縮應力層級（stress level)，可以選擇該應 力層級以便提升電晶體222P之性能。舉例而言，應力引發 層230可以由氮化梦.、含氮氮化硬、鑽石狀碳 (dlam〇nd~like carbon)等構成，因為這些材料可以根據已 94785 21 201030903 建立完善之電漿輔助cvd技術用南内部磨縮應力層級沉 積。於其他的例示實施例中，若例如欲增強N通道電晶體 之性能，則可以將應力引發層230設置成具有内部拉張應 力層級。舉例而言，氮化矽可形成具有高内部拉張應力層 級，如前面亦説明者。 第2b圖示意地顯示在第一和第二裝置區域220A、220B 之對應主動區域外侧所取得之裝置2〇〇之剖面圖，其相似 於如參考第la和lb圖說明之剖面圖。於是，如所例示， 現在可以視為導線之閘極電極結構221可以延伸於隔離結 ❹ 構203之上，其中對應之凹部203B亦會導致甚至更顯著之 表面構形’尤其於德、集的裝置區域220B更是如此.，如前面 參照半導體裝置100亦說明者。然而，因為可以設置應力 引發層230而至少沒有蝕刻控制層形成於其上，因此於沉 積材料230後可以達成較少之關鍵構形（criticai geometry)，惟相較於習知的雙應力襯墊方法對於給定的整 體裝置構形而言也許會以增加之厚度來設置材料。 可以根據下列的製程而形成如第2a和2b圖中所示之❹ 半導體裝置200。可以根據已建立完善之製程技術，如亦 參照裝置100說明者’產生於第一和第二裝置區域22〇A、 22〇B中之基本電晶體組構。於形成金屬石夕化物區域225和 221之後，可以藉由使用已建立完善之沉積配方和材料組 成’ hJiit所特定者’沉積第一應力引發層23〇 ’其中可 以依照整體裝置構形選擇厚度。舉例而言，對於包含奶⑽ 技術和超過45 ηιη技術（例如32 nm技術）之電晶體元件之 22 94785 201030903 半導體裝置’可以選擇約40 nm之厚度，其因此可提供高 度有效的應變引發效果，其中，若未於基本電晶體元件和 應力引發層230之間裝置任何蚀刻終止材料，則甚至可以 達成進一步提升之整體應變引發效果。 第2c圖示意地顯示於更進一步製造階段，相似於第 2b圖’於對應的主動區域外侧之半導體裝置之剖面 圖。如所例示，形成遮罩204,以便暴露裝置2〇〇之特定 ❹ ❹ 部分於蝕刻環境205，該蝕刻環境205被適當地設計用來 去除第應力引發層230之暴露部分。於所示實施例中， 遮罩204可以覆蓋電晶體222P，對於該電晶體222P而言 層230之應變引發效應因可提升電晶體性能故可以考慮為 優點’如則面之說明。舉例而言，電晶體2挪可以表示丨 通道電曰曰體，而層230可以具有所希望之高内部壓縮應力 層級。可錄據針對氮化㈣料、含氮礙切㈣、碳材 ^ =於此技術中可取得的已建立完善之_配方，施行 ==205。於所示實施例中，由於缺少银刻終止襯墊， 绣^205過程中亦能夠達成對應的表面構形之 :，escalati〇n)”，由此相較於習知的雙應力襯墊 230 圖案化情況之複雜度。也就是說，於去除層 mi分可例如藉由絲_件結構 的表面構形於_#程 之對應角洛等，使传所得到 果，於_製程二^之最後階段亦能夠被減緩。結 增強之表面構形 =裝置搬之暴翁域提供 τ j从保持材料230於電晶體22〇P之 94785 23 201030903 上。 第2d圖示意地顯示於更進_步製造階段，看穿裝置 200之對應主動區域之剖面圖，其相似於第^圖之剖面 圖。如所例示’裝置200可以包括具有相反於仍然形成在 電晶體222P上方之層230之應力層級之内部應力層級之第 二應力引發層240。於是’第二應力引發材料24〇可以具 有設計成絲增強電晶體㈣之性能之内部應力成分。如 所例示’第-應力引發材料240可以形成在第一應力引發 層230上，亦即，沒有任何的中間蝕刻控制或者蝕刻終止❿ 材料。再者，由於剷面的餘刻製程2〇5，可以從電晶體222N 實質上完全去除材料230，而使得第二應力引發層240亦 可以直接形成在電晶體上，由此提供增強之應變轉移機 制。再者，由於蝕刻製程205之前述之減缓效應，間隔件 結構221D之對應減少亦可以提供増強之沉積狀況和優越 的應變轉移機制。再者，可以將蝕刻遮罩204A設置成覆蓋 任何不希望去除之第二應力引發材料層240之裝置部分。

Q 於所示實施例中，如果僅有單一個應力引發材料將被設置 在裝置區域220B中（此可以在後面的製造階段完成），則遮 罩204A亦可以暴露在第二裝置區域220B中之電晶體222。 於其他的實施例中，於第二裝置區域220B中，遮罩204A 亦可以覆蓋各個電晶體同時暴露其他的電晶體，如對於裝 置區域220A所例示者。 可以根據已建立完善之用來沉積具有所希望之内部應 力層級之材料240之沉積技術，而形成如第2d圖所例示之 24 94785 201030903 半導體裝置200。由於前面製備之表面，可以實質上完成 對應之沉積而不會有沉積相關之不平整，或者至少具有明 顯減少程度之孔隙形成。其後，可以根據已建立完善之光 學微影技術而設置蝕刻遮罩204A。 第2e圖不意地顯示於更進一步蝕刻製程2〇6期間之半 導體裝置200，可以根據設計用來有效地去除層24〇之材 料（第2d圖）同時不需要相對於材料230之顯著的選擇性之 蝕刻化學反應而執行該蝕刻製程206。舉例而言，複數種 ❹關化學反應可用於侧氮化石夕材料，其可使用°在製程2〇6 期間。如所例示，蝕刻製程206可以去除材料24〇不需要 的部分，並且亦可以去除層23G之材料至某—程度，由此 獲得在電晶體222P上方減少厚度之層23〇R。應該了解到， 可以容易調整敍刻化學反應206以便柄較於層23〇對於層 240之材料具有較高之㈣率，此係由於這些層具有不同 的材料組成，即使也許使用了相同的基本材料組成（譬如氣 〇化石夕）亦然。也就是說，典型的情況是，層24〇之受拉張應 力之介電材料相較於層230之受壓縮應力之材料可以具有 較高之姓刻率。結果情況是，材料24〇可以可靠地從電晶 體222P之上去除’而不會實質上完全去除層23〇之材料:。 因此，剩餘的層2遞可以可靠地保護電晶體222p，例如 受應變之半導體合金224(若有設置時），同時材料23〇之 去除仍然可以額外地提供增強之表面狀況以用於宜他應力 引發材料之後續沉積。於是，可以根據單一的餃刻化學反 應施打钮刻製程2〇6 ’由此使得能夠可靠地移除層24〇之 94785 25 201030903 不需要的部分，同時亦提供所導致之表面構形之所希望之 減緩。舉例而言，於第二裝置區域220B中，可以去除材料 240，而可以達成進一步之減緩（亦即進一步減小間隔件結 構，如221S所表示），並且可以創造於場區域中（參看第 2c圖）之進一步的角落圓滑化（corner rounding)和可以於 第二裝置區域220B中獲得角落圓滑化。 第圖示意地顯示具有減緩之構形之第二襄置區域 220B(包含進一步減小的間隔件結構221S)之剖面圖。結 果’於區域220B中所導致的表面構形可以使得能夠沉積由 虛線235所表示之另一應力引發材料，其具有例如約4〇⑽ 以及更高之適當的大厚度，而不會導致沉積相關的不平 整，譬如孔隙，而該等孔隙也許導致於區域22〇B中之接觸 故障’如前面參照裝置100之討論。 第2g圖示意地顯不於沉積另一應力引發材料^^後？ 著對應之主動區域之半導體裝置200之剖面圖。因此，声 力引發材料235形成在裝置區域220B中之電晶體222上 並且形成在電晶體222N上方之層24〇上和電晶體222p」 方之層230R上。於所示實施例中，材粗9Qc 何抖235能夠以盥j 230R相同類型之内部應力層級形成，由此 ” 222P中所希望之高應變引發效果。再者 成於電曰曰 廿有，材料235於第 裝置區域220B中至少一些電晶體222上可,、，曰 ' 工』Μ具有性能描j 效果。如上述討論，由於先前之減緩效應，因☆、 較小之關鍵表面構形沉積層235，A中初、 可以根去 八T可以使層235之i 應厚度適合第二裝置區域220B中之表面構形，該第二们 94785 26 201030903 區域220B可以典型包含緊密間隔開之電晶體222。於是， 能以與層24〇同等之厚度設置材料235，同時於其他的情 況’當於第二裝置區域220B中非常複雜之裝置構形需要減

少材料235之厚度以獲得實質上無孔隙之沉積時，層230R 和235之結合厚度仍然可以提供用於電晶體222P之高度有 效的整體應變可發機制。於此情況，可以將材料235選擇 成乂於層240之厚度和最初沉積之層230之厚度（第2a 圖）。

於其他例示實施例中（未顯示），層235可以包含緩衝 材料（未顯示），可以首先沉積該緩衝材料’並且可以根據 1較於用來沉積高應力介電材料之電漿辅助沉積技術提供 提升之間隙填滿能力之沉積技術而設置該緩衝材料。 結果’就整體而言，由於避免設置在先前的圖案化機 寺】中之麵刻控制材料，而可以提供增加數量之應力引發材 料’同時’於包含密集配置的電晶體222之第二裝置區域 22〇r φ 甲可以達成增強的表面狀況，因此可以以高度有效之 方式對於電晶體222P、222N提供應變可發機構。於是，可 :叹置能夠增強至少一種類型之電晶體222之材料235而 只質上不會有與沉積和圖案化相關之不平整，因而能夠以 提升之可靠度形成對應之接觸件（其能夠連接閘極電極221 與電晶體222之各個主動區域’如參照裝置100之前面之 S兄明由此減少於進一步製造階段之產量損失。再者，相 較於使用標準雙應力襯墊方法並於穆化物形成後去除間隔 件之習知策略，可以避免包含複雜的半導體合金（譬如合金 94785 27 201030903

可以藉由增強之構形減緩以及藉由提供額 224)之電異艚少播上*、=-表面構形 積-钕刻- 電材料，而其也許涉及極端複雜 所揭示之原理， 外的應力引發層235而減少接觸件故障產生之可能性，同 時仍然保持非常有效的應變引發機構。因此，因為額外的 應力引發材料235之沉積可以藉由省略沉積各個餘刻終止 或者蝕刻控制材料而被額外地補償，同時用來圖案化層 ❹ 230、240之對應蝕刻製程亦可以各用單一之蝕刻化學反應 來貫施，因此相較於習知的雙應力襯墊方法可以達成甚至 更為減少之複雜度，由此同時獲得所希望之表面構形之減 緩。 第2h圖示意地顯示於更進一步製造階段之半導體裝 置200，於此製造階段可以減少或者鬆弛某些裝置區域中 層235之内部應力層級。為了此目的，可以設置遮罩207， 例如以光阻遮罩等之形式，該遮罩207可以覆蓋電晶體 222P(於該電晶體222P中，層235之應力層級對於整體電 晶體性能係為有利者），同時藉由遮罩207而暴露電晶體 222N。而且，裝置200可以暴露於離子轟擊208，可以根 據使用適當植入物種（譬如氣、錯、梦等）之離子植入製程 而實施離子轟擊208，其可以導致層235之暴露部分之結 構明顯的修改。於離子轟擊208過程中，可以適當地選擇 譬如能量、劑量等之各個製程參數，以便實質上限制對層 2S 94785 201030903 235之厚度之鬆弛或者應力減少效應，且實質上不會明顯 影響下方材料，譬如形成於電晶體222N之上之層240。能 夠藉由使用模擬程序、實施測試運行（test run)等’而容 易建立適當的製程參數。於第2h圖所示之實施例中’遮罩 207可以暴露第二裝置區域220B中之對應電晶體，其中對 於該電晶體而言，材料層235之内部應力層級係被認為是 不適當者。舉例而言，若材料235最初可由壓縮應力材料 構成，則遮罩207可以暴露裝置區域220B中之N通道電晶 ® 體以提供鬆弛或者應力減少之材料235R。如前面之說明， 於習知的方法中，當考慮到減少與沉積和圖案化相關之不 平整時，經常可將單一材料設置於密集配置之裝置區域 中，其中可能需要單一材料之内部應力層級之對應之選擇 性鬆弛。於此種情況，顯示於第2h圖之離子轟擊208並不 表不相較於習知方法之額外的製程步驟，因此於區域 220A、220B中之有效的應力鬆弛不會增加製程複雜性，然 ❹而其中’由於前述的高度有效減缓程序，可以獲得提升之 效率和可靠性。 因此’於離子轟擊208和去除遮罩207後，可以根據 已建立完善之製程技術繼續進一步之處理，亦即，可以沉 積和可以圖案化對應之層間介電材料以形成對應之接觸結 構，如前面參照半導體裝置1〇〇所亦討論者。 應該了解到，於第2h圖所示之實施例中，可以不要求 於區域245中層240、230之重疊（習知的雙應力襯墊方法 中可能是這種情形），這是因為可以藉由材料層235完成裝 29 94785 201030903 置200之可靠的覆蓋之故。也就是說，典型的情况是，材 料235可以相對於任何反應性金屬（譬如銅等）可靠地局限 區域220A、220B中之電晶體222P、222N和222，其中， 該等反應性金屬性裝置20之進一步處理過程中可能會被 使用。然而於習知的雙應力襯墊方法中，為了可靠地於區 域245中維持擴散阻礙層，有關於用來提供用於圖案化層 230、240之各個蝕刻遮罩之光學微影術製程之任何的製程 變動也許必須列入考慮，由此一般需要明顯的重疊，而於 形成可延伸進入區域245的接觸開口時’此重疊可能導致 ❹ 咼度祓雜的圖案化製程。也就是說，依照習知的雙應力襯 墊方法，於區域245中，也許遭遇到不同的應力層級之重 疊層以及對應之蝕刻終止或者蝕刻控制材料之顯著的構 形’該構形也許會導致對應之不平整並且因此於形成延伸 進入區域245之接觸元件期間造成產量損失，除非必須使 用複雜和精密的對策才可防止之。相反於此複雜的情況， 本文中所說明之製程技術不需要考慮到光學微影術之變動 時的對應之重疊，這是因為即使可能在層230、240之間產 © 生顯著的間隙，仍然可以根據材料235完成可靠的局限 (confinement)。結果’可以根據上述說明之製程技術進— 步減少複雜程度。 參照第2ί至2m圖，現在將說明其他的例示實施例， 其中第一和第二應力引發材料亦可以維持於裝置區域22qb 中，同時仍然可以完成增強之整體表面構形。 第2i圖示意地顯示於沉積第一應力引發層230和去除 30 94785 201030903 在某些電晶體（對於該等雷曰拼 乂寻电日日體而言，材料23〇之存在被 為是不適當者）上方該第一廄+ ^ 子隹裉〜 矛應力引發層230之部分後之制 造階段之半導體裝置200。‘糾A，一 a ^ υυ如所例不，層230可以維持於 隱域謂中之電晶體咖之上方，同時可以去除在電晶 體222Α上方之層230’其中亦可以達成表面構形之對應減 缓，例如由221R所表示之間隔件寬度之減少等，如前面之 第示意地顯示裝置2⑽’其中第二應力引發層24〇 ©形成在電晶體222A上和在裝置區域220B中之層230上。 亦於此情況，可以根據在電晶體222A上方增強之表面構形 而设置層240。其後，可以形成遮罩2〇4A以暴露電晶體22沈 於蝕刻製程206，於此過程期間可以去除層24〇之暴露部 分’並且為了減緩電晶體222B上方之表面構形亦可以減少 部分之層230 〇 第2k圖示忍地顯示於上述製程順序和去除飯刻遮罩 ◎ 204A後之裝置200。如所例示，電晶體222B包括減少之材 科層230R，由此亦提供減緩之表面構形，同時具有增強之 表面構形之層240仍然存在於電晶體222A之上。 第21圖示意地顯示於用來形成額外的應力引發層235 之沉積製程209期間之裝置200 ’該應力引發層235由於 層240、230R之優越的表面構形，因此設置成具有實質上 無任何孔隙之適當的厚度。結果，因為層230R、235之結 合之應變引發效果可以導致有效的應變成分，因此對於電 晶體222B可以達成整體的高應變引發效果，如前面亦說明 31 94785 201030903 者。 第2m圖示意地顯示於更進一步製造階段之半導體裝 置200，於此製造階段可以根據對應之蝕刻遮罩21〇去除 不需要之層235之部分，該餘刻遮罩210可以暴露電晶體 222A於蝕刻環境211。應該了解到，若認為對於裝置2〇〇

之整體性能為不適當，蝕刻遮罩210亦可以暴露區域220A 中之對應電晶體，而可去除該電晶體上方之材料235。於 一些例不貫施例中，材料235可以包含薄緩衝材料並結合 實際的應力引發材料之層堆疊之形式設置，由此於蝕刻製 ◎ 程211之過程中提供提升之控制能力，同時不會不適當地 影響於電晶體222B中所引發之整體應變。於其他的例示實 施例中，可以執行蝕刻製程211而沒有任何蝕刻終止或者 蝕刻控制材料，其中某種程度之層24〇之材料去除不會被 認為不適當。 結果’於去除蝕刻遮罩210之後，可以藉由沉積適當 的層間介電材料和圖案化該層間介電材料而繼續其他的製 程’其中於形成各個接觸元件時亦可提升可靠度。 ❹ 結果’本揭示發明提供下述之技術和半導體裝置，於 該技術和半導體裝置中，能以適當高的層厚度（例如約40 nm及更鬲）達成根據雙應力襯墊方法之有效的應變可發機 制P使對於對應於45 nm技術或者32 nm技術和更高之 技術之複雜半導體裝置亦然。為了此目的，可以藉由能夠 根據用於各圖案化製程之單一姓刻化學反應所實施之適當 的飯刻過程而對N型裝置和P型裝置二者減緩複雜的構 32 94785 201030903 ^例如位於場區域上方之緊 到此目：，可以省略任何银刻終止或欲達 【於應力引發材料之對應沉積情況之敦：： 且“夠針對應力引發材料使用增加之厚度值。：辜，而 以避免任何_終止材料之緩衝效果 ^ ^，可 應變可發卿。 田此㈣更有效的 ❹ ❹ 再者，如前面之討論，於一些情況，為了減少吃 區域之整體物肖耗，增加電晶體之_長度（例如；^ RAM區域）係為有利。於習知的雙應力襯塾方法中，之問ς 長度對應增加，以及因此所致之鄰接祕電極間之間距減 少時，係需要適當調適應力引發材料之層厚度，即使僅有 單一應力引發材料使用於靜態RAM區域時亦然。使用於習 知方法之減少厚度之對應層’鑑於更複雜之裝置構形，因 此亦必須設置於其他裝置區域中之受性能驅策的電晶體 (performance-driven transistor)元件中，由此減少應變 可發機制之整體效果。然而依照本揭示發明，應力引發層 二者皆可以初始地從這些複雜的裝置區域移除，由此亦有 效地減緩得到之表面構形。再者，初始之應力引發材料能 以下述厚度來設置’其中，該厚度係經調整成使得於用來 去除第二應力引發材料之蝕刻製程期間材料可以保存於對 應之電晶體主動區域之上，同時減緩具有複雜構形之對應 場區域之上的表面構形。其後，能以適合於符合密集配置 裝置區域之場區域中之複雜裝置構形之厚度來裝置其他的 應力引發材料，由此導致實質上無孔隙之沉積行為，不過， 33 94785 201030903 於電晶體主動區域中，結合前面保留的材料和額外的應力 引發材料仍可以提供所希望之提升的電晶體性能。其後， 依據整體製程策略，可以鬆弛或者去除額外應力引發材料 之特定部分。於一些例示實施例中，可以設置第一和第二 應力引發材料而不需要專用的重疊區域，因為額外的應力 引發材料可以提供有關於裝置之其他製程期間所使用之電 晶體裝置之可靠局限。 以上所揚示之特定實施例僅作例示用，因為對於熟悉 該技術領域者而言，藉助此處之教示而能以不同但等效之 方式修改及實施本發明是顯而易見的。例如，以上所提出 之製程步驟可以不同順序執行。再者，除了以下附加之申 請專利範圍所敘述者之外，在此所示之架構或設計細節並 非意欲限制。因此，很明顯的是，可在本發明之精神和範 圍内改變或修改以上所揭示之特定實施例及所思及之所有 此等變化。由此，本發明所要求保護者係如以下申請專利 範圍所提出者。 【圖式簡單說明】 藉由參照以上敘述結合隨附圖式可以了解本揭示發 明，其中相似之元件符號識別相似之元件，且其中： 第la圖示意地顯示依照習知的電路組構，包含緊密間 隔開之電晶體元件之半導體裝置之上視圖； 第lb至Id圖示意地顯示習知的半導體裝置於根據包 含蝕刻終止材料和蝕刻控制材料之習知的雙應力襯墊方法 形成不同應力介電層之各種製造階段過程之剖面圖，其係 34 94785 .201030903 。導致之與沉積和/或圖案化相關之不平整，尤其在具有顯.著 的表面構形之裝置區域時更是如此 第2a圖示意地顯示依照例示實施例包含譬如為緊密 配置的裝置區域之第一裝置區域（例如靜態RAM區域之形 、 式）、和速度關鍵裝置區域之半導體裝置之剖面圖’其中電 晶體元件係具有第一應力引發層； 第2b圖示意地顯示第2a圖之裝置之剖面圖，於圖中 係以會遭遇到顯著的表面構形之場區域來例示剖面； ® 第2c圖示意地顯示依照例示實施例於進一步之製造 階段於首次減緩表面構形後之場區域之剖面圖； 第2d至2e圖示意地顯示依照例示實施例於可以執行 另外的構形減緩之進一步製造階段中之主動區域之剖面 fgj · 圖， 第2f圖示意地顯示依照例示實施例於增強之構形減 緩後之場區域之剖面圖； ❹ 第2g至2h圖示意地顯示於用來形成至少一個其他應 力引發層並且局部地鬆弛該應力引發層之進一步之製造階 段中之半導體裝置之主動區域之剖面圖；以及 第2i至2m圖示意地顯示依照又另一個例示實施例於 不同的製造階段過程中之緊密配置的裝置區域之剖面圖’ 於該等製造階段可以提供增強之構形減緩以及去除應力引 發介電材料之不需要的層部分。 雖然此處所揭示之標的内容容易受到各種修改和替代 形式之影響，然該等標的内容之特定實施例已藉由圖式中 94785 35 應了解到此處特 示之特定形式， 請專利範圍所界 和改變。 201030903 實例之方式顯科W相朗。然而， 定實施例之說明並不欲_本發明於所揭 反之，本發明將涵蓋所有落於由所附之令 定之精神和範圍内之所有的修飾、等效、 【主要元件符號說明】 100半導體装置 101基板 102 半導體層 103 隔離區域（場區域）（隔離結構） 103A、 103B凹部 104、 104A光阻遮罩 120A 第一裝置區域 120B 第二裝置區域 121 閑極電極 122 側壁間隔件結構 130 氮化矽層（第一介電層） 131 餘刻終止層（二氧化石夕層）（钱刻指示器層） 132 孔隙 133 蝕刻終止層 140 第二介電層 150 層間介電層（介電材料） 200 半導體裝置 201 基板 202 半導體層 203 隔離結構 203B 凹部 204、 204A遮罩 205 蝕刻環境（蝕刻製釋） 206 蝕刻製程（蝕刻化學反應） 207 遮罩 208 離子義擊 209 沉積製程 210 蝕刻遮罩 211 蝕刻環境(蝕刻製稃） 220A 第一裝置區域

❹ 36 94785 .201030903 λ 220Β 第二裝置區域 221 閘極電極（閘極電極結構）（金屬矽化物區域） 221A南導電含金屬材料（金屬梦化物區域） * 221B 閘極電極材料 221C 閘極絕緣層 2 21D 間隔件結構 2 21R 減少之間隔件寬度 221S 減小之間隔件結構 222、222A、222B、222P、222N 電晶體 223 汲極和源極區域 224 半導體合金 ❹225 金屬矽化物區域 226 通道區域 230 第一應力引發材料層（應力引發介電材料） 230R減少厚度之層 235 應力引發材料（層） 240 第二應力引發材料（第二應力引發層） 245 區域 37 94785

Claims (1)

1. 201030903 七、申請專利範圍： 1 · 一種方法，包括下列步骤： 在半導體裝置之裝置層級中形成之第—和第 線之上形成第一應力引發層； f施㈣製程以用來從該第二導線之上去除 一應力引發層，同時於該第—導線之上維 ^ 引發層； 應力 於該第二導線上和維持在該第一導線之上之該第 一應力引發層上形成第二應力引發層； ^ 從該第-導線之上選擇性地去除該第二應力引發 層和該第一應力引發層之材料；以及 在該第一和第二導線之上形成至少-個另外的應 力引發層，該至少-個另外的應力引發層和該第一應力 引發層係引發相同類型之應力。 " 2.如申請專利範圍第β之方法，其中，該第_和第二導 線具有約50 nm或更少之線寬。 3·如申請專利範圍第！項之方法，復包括藉由實施離絲 擊而減少在該第二導線上方之該至少—個另外的應力 引發層之應力層級。 4·如申請專利範圍第、項之方法，復包括從該第二導線上 方去除該至少一個另外的應力引發層。 5·如申請專利範圍…項之方法，其中，從該第一導線之 上選擇性地去除該第二應力㈣層和該第一應力引發 層之材料的步驟包括根據單一蝕刻化學反應實施蝕刻 94785 38 .201030903 、 製程。 6. 如申請專利範圍第1項之方法，復包括從包括有複數個 緊密間隔開之電晶體元件之裝置區域之上去除該第一 ‘ 和第二應力引發層，其中，該至少一個另外的應力引發 ' 層係維持在該裝置區域中，以便提升該複數個電晶體之 性能。 7. 如申請專利範圍第6項之方法，其中，該裝置區域表示 靜態隨機存取記憶體（RAM)區域。 ❹8.如申請專利範圍第1項之方法，其中，形成該至少一個 另外的應力引發層的步驟包括沉積緩衝層和第三應力 引發層於該緩衝層上。 9. 如申請專利範圍第1項之方法，其中，該第一應力引發 層形成為具有内部壓縮應力層級，而該第二應力引發層 形成為具有内部拉張應力層級。 10. 如申請專利範圍第1項之方法，其中，該第一和第二應 0 力引發層之其中一種係形成為具有内部壓縮應力層 級，其中，藉由包括氮化矽、含氮碳化矽、鑽石狀碳之 至少其中一種之材料組合而產生該壓縮應力層級。 11. 如申請專利範圍第7項之方法，其中，該至少一個另外 的應力引發層之厚度小於該第一應力引發層和該第二 應力引發層之厚度。 1-2.如申請專利範圍第1項之方法，其中，該第一和第二應 力引發層係形成為，在侧向地位於該第一導線之首先一 個和鄰接該第一導線之該首先一個之該第二導線之首 39 94785 201030903 先一個之間之區域處沒有重疊。 13. —種方法’包括下列步驟： 在位於速度關鍵裝置區域之第一電晶體和第二電 晶體之上和位於第二裝置區域中之第一電晶體和第二 電晶體之上形成第一應力引發層，該速度關鍵裝置區域 之該第一和第二電晶體係相反導電類型； 從該速度關鍵裝置區域之該第二電晶體之上和從 該第二裝置區域之該第一和第二電晶體之至少其中一 個選擇性地去除該第一應力引發層； 形成第二應力引發層於該第二裝置區域之上和該 速度關鍵裝置區域之該第二電晶體之上，並且亦予以形 成在形成於該速度關鍵裝置區域之該第一電晶體之^ 之該第一應力引發層上，該第二應力引發層具有相較於 該第一應力引發層為不同類型之内部應力； 從該第一應力引發層和該第二裝置區域之該第一 和第二電晶體之至少其中一者去除該第二應力引發 層；以及 在該第二裝置區域和該速度關鍵裝置區域之該第 和第二電晶體之上形成第三應力引發層，該第三應力 弓丨發層和該第-應力引發層具有相義型之内部應力。 •如申請專利範圍第13項之方法，復包括鬆他於該速度 Z鍵裝置區域之該第二電晶體之上之該第三應力引發 層之内部應力層級。 15·如申請專利範圍第14項之方法，復包括鬆弛於該第二 94785 40 ,201030903 裝置區域之該第一和第二電晶體其中一者之上之該第 二應力引發層之該内部應力層級。 16·如申睛專利範圍第13項之方法，復包括從該速度關鍵 裝置區域之該第二電晶體上方去除該第三應力引發層。 17. 如申請專㈣圍第13項之方法，其中，從該第二裝置 區域之該第—和第二電晶體去除該第—應力引發層。 18, 如申請專利範圍第13項之方法，其中，從該第二裝置 〇 區域之該第-和第二電晶體去除該第二應力引發層。 19·如中請專利範圍们3項之方法其中，該第一應力引 發層形成於該第-和第二電晶體上而沒有設置餘刻終 止材料。 2〇,如中請專利範圍第13項之方法，其中，從該第一應乂 彡丨發層和該第二裝置區域之該第_和第二電晶體之至 =其中-者去除該第二應力弓丨發層的步驟包括去除每 第-應力引發層之材料以便增強表面構形。 © 21，一種半導體裝置，包括： 包括第一 装置區域： N通道電晶體和第一 p通道電晶體之第一 通道電晶體和第二P通道電晶體之第 包括第 裝置區域； 形成在該第一P通道電晶體上之第—應力引發^ 形成在該第一 N通道電晶體上 層；以及 〈弟一應力引 二裝置區域之 形成在該第一應力引發層上和該第 94785 41 201030903 該第二N通道f晶體和第二p通道f㈣ 引發層。 〈弟一應刀 22. 如申請專利範圍第21項之半導體裝置，其中，該第一 和第二N通道電晶體和p通道電晶體之閘極長度〆少於 bO nm ° 23. 如申請專利範圍第21項之半導體裝置，其中，該第三 應力引發層之内部應力層級在該第一和第二^道^ 晶體之上實質上被鬆弛。 24. 如中請專利範圍第21項之半導體裝置，复中，該第三 f力引發層之内部應力層級在該第-和第二P :道ί 日日體之上實質上被鬆弛。 25. 如申請專利範圍第21項之半 和M 心千導體裝置，其中，該第一 Λ T者係由氮化矽、含氮碳 化石夕、鑽石狀碳之至少其中一者所構成。 94785 42