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TW201030818A - Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same - Google Patents

Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same Download PDF

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TW201030818A
TW201030818A TW098124369A TW98124369A TW201030818A TW 201030818 A TW201030818 A TW 201030818A TW 098124369 A TW098124369 A TW 098124369A TW 98124369 A TW98124369 A TW 98124369A TW 201030818 A TW201030818 A TW 201030818A
Authority
TW
Taiwan
Prior art keywords
carbon ions
germanium
substrate
implanting
forming
Prior art date
Application number
TW098124369A
Other languages
English (en)
Inventor
Frank-Bin Yang
Michael J Hargrove
Rohit Pal
Original Assignee
Globalfoundries Us Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Us Inc filed Critical Globalfoundries Us Inc
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Description

201030818 ‘ 六、發明.說明： 【發明所屬之技術領域】 本發明大致上是關於半導體裝置和用於製造半導體 '裝置的方法，且尤係關於具有經植入之碳擴散延遲 ' (d i f fus i on-re tarda ti on )層的金氧半導體裝置，以及用於 製造此種半導體裝置的方法。 【先前技術】
。具有 甴於積體電路（integrated circuit ; 1C)上的個別裝 ❹置之間的間距（P i tch )會隨著每個新的技術世代而不斷縮 小時’因此包含閘極電極和間隔物（spacer)的這些裝置的 組件也跟者在尺寸上縮小。用於源極（s〇urce)和汲極 (drain)植入製程中甩來作為遮罩的間隔物係使該源極和 (S/D)^ ^ ^ (sel f-al ignment)^ M # t； 遮敝通道區域免於照射的摻雜^(dQpant)離子。間隔物因 pant profile) —…咔厌嘗减小該 因而增加於後續製程 雜物進入該通道以避免S/D 縮減間隔物的厚度會減小驾 >特別是，使裝 ermal budget) 參雜物物種 ^的先進裝置特別 度的冬型（P~type) 201030818 S/D摻雜物（用於？1^〇5裝置）,或卜型（1^气7?6)5/0摻雜物 (用於NMOS裝.置）也會導致不想要有的短通道效應（sh〇；ft channel effect ; SCE)和裝置效能的劣化。 由過度的摻雜擴散進入該通道所引起的源極/没極貫 穿之威脅可以藉由縮減後植入退火製程的熱預算以滅小擴 散物種的範圍而稍微減輕。然而，由於需要達到退火的有 利面向（包含植入引發性缺陷（implantati〇n_induced defect)的恢復、掺雜物的更完整的活化（activation)、以 及低外部電阻（l〇w externai resistance)(Rext))，此種縮 減受到限制。不幸的是，即使僅以最徵小的熱預算來處理 先進裝置’仍可能引入足夠的摻雜物原子進入讓通道而不 利地影響它的短通道控制。同時植入（c 〇 _丨m p 1 a n t i n g )低濃 度的擴散制止（inhi bi t ing)物種與主要的π Γ或V糝雜物 材料可以提供降低此種摻雜物的擴散係數之優點。例如， 當棚（boron ; B)和碟（phosphorous ; P)與低濃度的痠 (carbob ; C)原子被同時植入時，硼和磷於退火製程期間在 梦中的擴.散率會大.幅縮減。然而，.同時植入碳與棚或碟會 . 是一項挑戰。例如，當例如B或卩的相對快速擴散摻雜物 原子於退火期間遷移超出含碳之同時植入區域時，它們會 恢復正常、快速的擴散率並且仍遷移進入該通道。 因此’期望提供一種半導體裝置，其具有經植入之碳 擴散延遲層插入於該通道和該源極區與汲極區之間^此 外’期望提供用於製造此種半導體裝置的方法。另外，本 發明的其它期望特徵與特性經由隨後本發明的實施方式及 94724 201030818 隨附的申請專利範圍，配合隨附圖式和本發明的背景技術 而會變得明顯。 【發明内容】 依據本發明的一個例示實施例，提供一種用來製造用 於半導體裝置的源極和汲極區的方法。該方法包括：提供 具有第一表面的含矽基材；將凹陷蝕刻進人該第一表面； 該凹陷具有側表面和底表面；植入碳離子進入該側表面和 •該底表面；以及形成覆蓋該侧表面和該底表面的摻雜有雜 β質的含矽區域。 依據本發明的又—個例示實施例，提供一種於具有第 一,面的含矽基材上製造M〇s電晶體的方法。該方法包 .括.形成包括具有側壁的閘極電極的閘板堆疊，該閘極堆 疊配置在該含矽基材的第一表面上；形成鄰接該閘極電極 =側壁之偏移職物；❹該雜堆疊和該偏移間隔物 乍為侧遮罩來_該切基材的該第—表面以形成四陷 中；職凹陷暴露物基材的第二表面;使 =間極㈣和朗移_師子植人料來植入碳 ^子=該切基材的該第二表面；以絲晶 卿anally)形成摻雜有雜質的切區域於該凹陷中。 :體^示實_提供·電晶 丞材的該表面處的經磊曰 插入於該絲材_表面\的摻雜有雜質之區域;以及 區域之間的含碳區域。晶生料摻雜有雜質之 94724 201030818 f實施方式;] 下的本發明之實施方 欲限制本㈣或本發 是例示並且 想要藉由本發明之前述的背=應用和使用。此外’沒 施方式中所提出的任何理論;，*或是本發明之下列的 應用和使用。此外，沒有 施方式中所提出的任何理論=街或是本發明之下列的實 本發明的各種實施例導限制。 層配置在深源極和汲極區之下、&具有含碳之擴散延遲 物（例如碟、碎（arsenic)、:緩減源極後極雜質摻雜
G 遲層大幅縮減在該層之内的=MGS電晶體。該擴散延 縮減在高溫退火製程期間的摻雜^擴散係數’並且因此 r:=一置::==及:此 (物的擴散率被縮減，故能有較寬的處理窗口 (P脈SSlng wlndQW)來❹傳麵 製程且 有較少的從擴散而來的相關有害影響。^火製私並具 ❹ 、第1至8圖依據本發明的例示實施例以截面圖示說明 y乂形成MOS電晶體100的方法。雖然用語“燃電晶體” 嚴棒來說是^具有金屬閘極電極和氧化閘極絕緣體的裝 置，但細語在全文中將―指稱包含置放在閘極絕緣體 (不論是氧化誠其它絕㈣）上方的導划極電極（不論 疋金屬或其它導電材料）的任何半導體裝置，該閘極絕緣體 依順序是置放在含矽基材上方。在此描述的實施例意指N_ 通道MOS(NMOS)或P-通道MOS(PMOS)電晶體。雖然圖示的 是製造只有一個M0S電晶體的情況，但應該瞭解描述於第 1至8圖的方法可用來製造任何數量的此種電晶體。生產 94724 201030818 M0S組件的·各種步驟已是習知，因此為了簡明的目的，許 多習知步驟只會在此簡短地提及，或是在不提供習知製程 細節的情形下整個省略。 * 參照第1圖，該方法藉由形成閘極絕緣體材料102覆 - 蓋矽基材104開始。用語“矽基材”在係用以包含典型使 用於半導體工業中的相當純的矽材料以及混合例如鍺 (germanium)、碳等其它元素的發。該石夕基材可以是塊狀石少 晶圓（bulk silicon wafer)或是絕緣層上的矽薄層（一般稱 參為絕緣體上覆矽（silicon-on-insulator ; SOI)，該 SOI 依順序是由承載（carrier)晶圓支撐。至少該矽基材的表面 106是雜質摻雜的(例如藉由個别形成N-型井（well)區域 和P-型并區域）’以製造P-通道（PM0S)電晶體和N-填道 (NM0S)電晶體。 典型上，該閘極絕緣材料102是一層熱生長二氧化矽 (silicon dioxide)或者是（如圖示）例如氧化石夕、氮化梦 * . - ·- ❿ （silicon nitride)等的沈積絕緣體。沈積絕緣體可以藉屯 ，化學氣相沈積（c?hemical vapor deposition ; CVD)、低壓 化學氣相碎積（low pressure chemical vapor . ' _ deposition ; LPCVD)、或電漿辅助化學氣相沈積（Plasma .· , . enhanced chemical vapo]： deposition ; PECVD)予以沈積。 閘極絕緣層102較佳地具有約1至i〇nm的厚度，惟實際厚 度可基於在被實施的電路中的電晶體的應甩而決定。 形成一層閘極電極材料108覆蓋該閘極絕緣材料 • . · · . . · 102。依據本發明的一個實施例，該閘極電極材料是多晶矽- 201030818 (polycrrstalline silic〇n)。多晶矽層較佳地沈積為未掺 雜（undoped)之多晶矽並且隨後藉由離子植入而進行雜質 摻雜。該多晶矽可藉由mCVD使用矽烷的氫還原而沈積。 例如氮化矽或氮氧化矽之一層硬遮罩材料（hard mask material)110可沈積至該多晶矽的表面之上。該硬遮軍層 110可沈積至約50nm的厚度，其也是藉由LpcvD沈積。 © 參照第2圖’該硬遮罩層11〇係以光微影的方式被圖 案化，㈣下方閘極電極材料層⑽以及該絕緣材料 層102被非等向性地（anis〇tr〇pically)_以形成具有 閘極絕緣體114和閘極電極116的間極堆疊112。該多曰 梦可藉由例如使用C1或HBr/〇2化學劑的反廉性離子餘二 (reactive ion etching ; RIE)予以餘刻成想要的圖案，而 硬遮罩和閘極絕緣材料可以藉由例如在CHFp CF4或SF6化 學劑中的RIE予以餘刻。在一個例示實施例中，再氧化 aeQxidatiQn)侧壁間隔物118係藉由使該閘極電極116 ❹ 又到在氧化&境巾的焉溫而形成於閘極電極丨16的侧辟 m附近。該再氧化侧壁間隔物118具有厚度例如為^ 至 4nm。 質摻和，伸126藉由已知方式適當 (由而形成，例如藉由掺雜物離子之離子植入 112^植麵後騎退次。藉域用韻桎堆疊 祕入遮罩’該源極和没極延伸126會自我 =閘極堆疊112。對}通道電晶體而言，雖然該原極 和及極延伸126較佳係藉由植入雜子而形成，但也t 94724 8 201030818 用砷離子。對於p-通道M0S電晶體而言，該源極和汲極延 伸126較佳係藉由植入硼離子而形成。M0S電晶體1〇〇接 者可使用例如稀釋氳氟酸（hydrofluoric acid)來加以清 潔以移除已形成在該矽基材表面1〇6上的任彳可氧化物。 如同第3圖所示，在形成該源極和汲極延伸126之 後’介電材料的覆蓋層（blanket layer)122係沈積覆蓋M0S 結構100。如第4圖所示，該介電材料層122可包括例如 二氧化矽且如上述被非等向性蝕刻以形成鄰接該再氧化侧 參壁間隔物118的第二間隔物124(通常稱為偏移間隔物）。 該偏移間隔物124具有例如約1〇至約20nm的厚度。雖然 第4圖說明M0S電晶體100只有一組偏移間隔物124，但 應該瞭解本發明並未受此限制，M0S電晶體1〇〇可具有多 於一組以上的偏移間隔物’只要可適用於M0S電晶體100 的需求功能性。 .: 參照第5圖’凹陷150係使用該閘極堆疊112和偏移 ❹間隔物 124作為蝕刻遮罩而非等向性地蝕刻進入鄰接該閘 極堆疊112的該梦基材104。該凹陷可以例如藉由使用 • HBr/〇2化學劑的反應性離子蝕刻(RIE)予以蝕刻。依據一個 例示實施例，該凹陷15〇係蝕刻至約從5〇nm至l〇〇nm的课 度並且較佳地至約6Qnm。 ^ . 參照第6圖’在一個例示實施例中，執行第一離子植 - ', . 入製程以植入碳離子（由箭頭166所示）進入凹陷150的談 底表面158。用來植入碳離子的加速（acceierating)電壓 • . · 可予以調整以達到需要的穿透深度。另外，劑量（d〇se)電 . ' . " ' 9 94724 201030818 流也可變化以控制所需要的離子濃度。在這個製程期間， 該凹陷150的該底表面158和/或來源離子束（s〇urce i〇n beam)的軸係相對於彼此調整方位，使得該底表面158實質 上正交（orthogonal)該來源離子束軸，這導致了碳植入層 154顯著地形成在該底表面158中。之前的非等向蝕刻製 程所形成的該凹陷150的特徵在於實質垂直的侧表面 156 ’該側表面156藉由偏移間隔物124而維持實質上被遮 蔽而免於被植入。在一個實施例中，該第一植入製程使用 約從IkeV至15keV的加速電壓以及約從丨.〇χ1〇η至 1. 0xl015cnf2的劑量。依據這個實施例’碳植入層154的厚 度是在約從lnm至約20nm的範圍中，或是較佳地約1511111 厚。 參照第7圖’執行第二離子植入製程以植入碳離子（由 箭頭168所示）進入凹陷150的該側表面156。在一個例示 實施例中，係藉由決定該來源離子束的軸和/或基材1〇4 的該底表面158之方位使得該底表面158與該來源離子束 的角度是大於零度並小於90度，從而將碳原子植入凹陷 . 150的侧表面156。在一個例示實施例中，袓對於該底表面 ' · · 158的角度是在約5度至約30度的範圍，以移除來自偏移 間隔物124而對侧表面156上造成的遮蔽效應（shadowing effect)。該第二植入製程使用約從1至15keV的加速電壓 和約從lxlO13至lxl〇15cm—2的劑量以及較佳地使用約從5 至1 OkeV的電壓和約從2x1014cm 2至4xl014cm_2的劑量。這 個第二植入製程被適當地修改以擴大該第一碳離子槔入製 201030818 程並延伸碳植入層154以分別提供碳植入層154於由該凹 fe 150的钱刻所暴露之該底表面158和該側表面Mg。藉 .由相對於該底表面158的角度植入該碳原子，偏移間隔物 124提供對凹陷150的該底表面158的遮蔽效應，並且實 質上阻斷該底表面158之進一步的碳植入。侬據一個實施 例，層154的厚度是位在約從1〇nm至約3〇nm的範圍中/ 或較佳地約20mn。在層154中的植入碳的最終濃度是位在 約從5xl018原子/cm-3至2χ1〇19原子/cnf3的範圍中，並且較 ❹佳是約lxlO19原子/cm'應該要瞭解，雖然植入製程的順 序已被敘述，使得底表面158是在侧·表面156之前受到植 入，但是這個順序可以颠倒。 參照第8圖，接在該第一和第二碳植入製程之後，含 矽膜170係磊晶生長於在凹陷15〇内的矽基材1〇4上以形 成電晶體100的深源極和汲極區172。該磊晶製程係選擇 性地施行至矽表面以避免生長在例如偏移間隔物124或硬 參遮罩層110的非矽表面上。由於有硬遮罩層11〇覆蓋該多 晶石夕閘極電極116 ’因此避免了可能會發生之蟲晶生長在 閘極電極116之上的情形。該磊晶含矽膜丨7〇可以在有鹽 酸(hydrochloric acid)的情形下藉由矽烷(SiH〇或二氯* 矽烷（dichlorosilanKSii^L))的還原來生長以控制生 長選擇性。在本發明的-個例示實施例中，當含梦膜H 蠢晶生長時’除了蠢晶生長反應物，又提供雜質摻雜元素 以適當地摻雜該深源極和汲極區172。例如，於用在Μ⑽ 應用的深源極/没極區的蠢晶生長期間可以加入确至該反 201030818 應物’而用在NM0S應用的深源極/汲極區的磊晶生長期間 可以加入砷或磷至該反應物。在另一實施例中，參照第8 圖，在藉由使用該偏移間隔物124作為植入遮罩的離子植 入製程而磊晶生長含矽膜170之後，可以雜質摻雜該深源 極/汲極區172。例如，可以植入硼離子（由箭頭175所示） 以形成PM0S裝置的該深源極和汲極區172，同時可以植入 磷或砷離子以形成用於NM0S裝置的這些區域。對於具備 PM0S和NM0S兩種類型電晶體之兩者的m〇s裝置，可以執 行適當的光微影遮罩步驟以保護其中一種類型的該源極/ 没極區，而對另一種類型進行植入。 在一個替換實施例中，可在例如碳或鍺的額外應力引 發元素存在時磊晶生長該含矽膜170以將該額外應力引發 元素併入結晶晶格(crystalline lattice)。在一個例示實 \施例中’選擇用於PM0S電晶體的磊晶材料較佳的是石夕錯 (silicon gennanium ; SiGe)，該矽鍺係用來施加壓縮應力 至通道145並且增加其内的主要載子電洞（carrier h〇le) 的移動率（mobility)。在進一步的實施例中，該SiGe包含 鬲達約40%的錯，並且較佳地含有約從25%至35%的錯。 . . . + 在進一步的例示實施例中，用於NM0S電晶體的深源 極和汲極區172能以類似方式藉由磊晶生長用來施加伸張 應力至通道145並且提升其内的主要載子電子的移動率的 單晶（monocrystalline)材料（例如碳化矽（silic〇n
carbon ; SiC))而製造。在又另一個實施例申，該磊晶SiC · . . . 膜170包含高達約3%的石炭，而較佳地包含約2%的石炭。在又 12 94724 201030818 另個可用到NMQS裝置的實施例中’其中使用顛倒SiGe (reverse-SiGe)結構（SiGe遙晶生長在通道i45之下的區 •域）’該深源極和沒極區172可藉由蟲晶生長單晶、雜質摻 雜的矽膜而形成。 M0S電晶體100接下來受到例如快速熱退火㈣id 让以贴1⑽neali耶;RTA)的退火製程。該退火使得由先前 的植入:¾程所引起的*格損壞得到修復並且使得雜質換雜 物能藉㈣移至隸雜（lattiee s⑽而變得活化，也 響因此提供較低的整體裝置Rext。在—個例示實施例
中，M0S 電晶體100以約從950°C至1100¾的溫度退火約i毫秒 (millisecond)至約10秒，或較佳地以約1〇5〇。〇退火約j 秒。在又一個實施例中，可以使用其他的退火技術，包含 雷射退火（laser annealing)。 因此？ M0S電晶體丨〇〇的該深源極和汲極區172係藉 由含碳擴散延遲層154而被限制在該基材1〇4之内。這個 ❹延遲層縮減例如硼或磷的摻雜物原子從深源極/汲極區172 遷移的擴散率，因此在隨後的南溫退火製程期間放慢該摻 雜物原子朝著通道145的擴散。該延遲層154於製造期間 允許較高的熱預算施加至該裝置以達成其有利的效果。這 些有利效果包含植入引發性缺陷的更完整恢復、該掺雜物 的更佳活化、以及縮減的外部電阻。此外，在此描述的步 驟可以輕易地整合成用來製造M0S裝置的更廣泛製程。 雖然已在本發明的先前的實施方式中提出至少一種 例示實施例，但應該要瞭解仍存在有大量的變化。同時也 94724 13 201030818 要獠解該例示實施例只是例子，並不意欲以任何方·式限制 本發明的範圍、適用性、或組構。相反地，先前的實施方 式可提供熟知該項技術之人士一個方便的指引以用於實施 本發明的例示實施例。應瞭解在不偏離隨附申請專利範圍 中所提出的本發明的範圍的情況下，在例示實施例中所描 述的元件的功能和配置可作出各種改變。 【圖式簡單說明】 本發明係配合下列圖式而予以敘述，其中，相同的元 件符號表示相似的元件，並且，其中： 曰曰 第1至8圖說明依據本發明的例示實施例的M0S電 體及用於製造M0S電晶體的方法。 【主要元件符號說明】 100 M0S電晶體100 102 閘極絕緣材料 104 基材 106 石夕基材表面 108 閑極電極材料 110 硬遮罩材料 112 閘極堆疊 114 閘極絕緣體 116 閘極電極 118 侧壁間隔物 120 侧壁 122 覆蓋層 124 第二間隔物 125、 166 、 168 、 175 126 源極和没極延伸 145 通道 150 凹陷 154 碳植入層 156 側表面 158 底表面 170 含矽膜 172 深源極和汲·極區 箭頭 14 94724

Claims (1)

  1. 201030818 •七、申請專利範圍： 1. 一種用以製造用於半導體裝置的源極和汲極區的方 法’該方法包括下列步驟： k供具有第一表面的含發基材； 將凹陷蝕刻進入該第一表面’該凹陷具有侧表面和 底表面； 植入碳離子進入該側表面和該底表面；以及 形成覆蓋該側表面和該底表面的摻雜有雜質的含 梦區域。 - , 2. 如申請專利範圍第丨項之方法，其中，該形成步驟包括 形成經離子植入之摻雜有雜質的含發區域。 3. 如申請專利範圍第1項之方法，其中，該形成步驟包括 蠢晶生長原位摻雜（in situ doped)的含石夕區域， 4·如申請專利範圍第丨項之方法’其中’該植入碳離子的 步驟包括，該底表面和來源離子束軸係相對於彼此決定 _ 方位，使得談底表面實質上正交讓來源離子束軸的植入 碳離子的步驟。 - .. . ’ 5. 如申請專利範圍第1項之方法，其中.，該植入碳離子的 步驟包括’該底表面和來源離手束軸係相對於棟此決定 方位，使得介於其間的角度是大於零度並小於90度的 植入碳離子的步驟。 6. 如申請專利範圍第1項之方法，復包括形成覆蓋該含矽 基材的閘極堆疊以及偏移間隔物的步驟，其中，該植入 碳離子的步驟包括使用該閘極堆疊和談僑移間隔物作 • . - · 15 94724 201030818 為植入遮罩的植入碳離子步驟。 . 7. 如申請專利範圍第1項之方法，其中，該植入碳離子的 步驟包括使用約1 keV至15 keV的範圍的加速電壓以 及範圍約從lxl013cnf2至lxl015cnf2的劑量的植入碳離 子步驟。 8. 如申請專利範圍第7項之方法，其中，該植入碳離子的 步驟包括使用約5 keV之加速電壓以及約2xl014cnf2之 劑曼的該植入碳離子步驟。 9. 如申請專利範圍第1項之方法，其中，該植入碳離子的 步驟包括植入碳離子以形成含碳層於該側表面和該底 表面的步驟，該含碳層具有約從1 Onm至30nm的範圍的 厚度。 10. 如申請專利範圍第1項之方法，其中，該形成摻雜有雜 質的含矽區域的步驟包括磊晶生長復包括碳或鍺的含 石夕區域。 11. 如申請專利範圍第1項之方法，其中，該蝕刻凹陷進入 該第一表面的步驟包括蝕刻凹陷進入該第一表面至約 從50nm至lOOnm之範圍的深度。 12. —種於具有第一表面的含矽基材上製造M0S電晶體的 方法，該方法包括下列步驟： 形成包括具有側壁的閘極電極的閘極堆疊，該閘極 堆疊配置在該含矽基材的該第一表面上； r 形成鄰接該閘極電極的該側壁的偏移間隔物； 使用該閘極堆疊和該偏移間隔物作為蝕刻遮罩來 16 94724 201030818 •蝕刻該含矽基材的該第一表面以形成凹陷於該含矽基 材中，該凹陷暴露該含矽基材的第二表面； 使用該閘極堆疊和該偏移間隔物作為離子植入遮 罩來植入碳離子進入該含梦基材的該第二表面；以及 磊晶形成摻雜有雜質的含矽區域於該凹陷中。 13. 如申請專利範圍第12項之方法，復包括使用快速熱退 火來退火該基材的步驟。 14. 如申請專利範圍第12項之方法，復包括以約從950°C © 至1100°C的溫度及從約5毫秒至約5秒的時間退火該 基材的步驟。 15. 如申請專利範圍第12項之方法，其中，磊晶形成摻雜 有雜質的含矽區域的該步驟包括形成復包括碳或鍺的 摻雜有雜質的含矽區域。 16. 如申請專利範圍第12項之方法，其中，該樣入碳離子 步驟包括使用約1 keV至15 keV的範圍之加速電壓以 @ 及範圍約從lxl013cnf2至lxl015cnf2的劑量的植入碳離 子步驟。 / 17. 如申請專利範圍第16項之方法，其中，該植入碳離子 的步驟包括使用約5 keV之加速電壓以及約2xl014cnf2 之劑量的植入碳離子步驟。 __ . 18. 如申請專利範圍第12項之方法，其中，該植入碳離子 的步驟包括植入碳離子以形成具有約從10nm至30nm 之範圍的厚度的含碳層。 19. 如申請專利範圍第18項之方法，其中，該植入碳離子 17 94724 201030818 的步驟包括植入碳離子以形成具有約20nm之厚度的含 碳層。 20. —種M0S電晶體，包括： 矽基材，具有表面； 經磊晶生長的摻雜有雜質的區域，配置在該矽基材 的該表面處；以及 含碳區域，插入於該矽基材的該表面和該經磊晶生 長的摻雜有雜質的區域之間。 18 94724
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