TW201011835A - Method of forming power device - Google Patents

Description

201011835 九、發明說明： 【發明所屬之技術領域】 本發明侧於—種神元件之製作方法，尤指-種可提高通 道密度之溝槽式功率元件的製作方法。 【先前技術】

功率元件主翻於電源管理的部分，例如應用於切換式電源 供應器、魏巾心或周邊電源管理IC、背絲電源供應器以及馬 達控制等等用途’其種類包含有絕_雙極性電晶體(_丨_ gate bipolar transistor ’ IGBT)、金氧半場效電晶體 (metal-oxide-semiconductor thin film transistor，M0SFET)與雙載子 接面電晶體(bipolar junction transistor ’ BJT)等元件。其中，由於 MOSFET可料魏且可祕錄的元物換速度，目此被廣泛 地應用各領域之中。 另一方面，為了得到較低的導通電阻值、降低元件尺寸，且 能夠在耗費低功率的情況下進行電壓控制，溝槽式(trench)功率 MOSFET之發展成為功率元件的一大趨勢。如第1圖所示，—溝 槽式功率M0SFET 10包含一基底Π。基底12上利用磊晶方式形 成一 N~型之半導體層14,而半導體層14中則包含一溝槽之第一 部份16、複數個溝槽之第二部份18、一 P型基體2〇及複數個 型之源極區22。功率元件另包含有一介電層24及一金屬層26依 序設置於半導體層14上方，且介電層24中具有複數個接觸插塞 6 201011835 裊 * (C〇ntaCtPlug)28、30，用以電連接溝槽式功率M〇SFET 1〇與上方 之金屬層26。於半導體層14之上表面、溝槽之第一部份16與溝 槽之第二部份18之内壁與底部均設置有一閑極氧化層32。此外^， 溝槽之第-部份與溝槽之第二部份18内均設置有多晶石夕材料 34，作為溝槽式神MOSFET 1〇之閘極。半導體層14中另包含 一絕緣護環(圖未示）’環繞於溝槽式功率M〇SFET 1〇外用以作 為溝槽式功率MOSFET 10與其他元件之電性隔絕結構，並且定義 ❹ 出主動區域(active region)的位置。 隨著電子產品日益朝向輕、薄、短、小發展，積體電路元件 設計的尺寸與間距亦不斷縮小，以符合高積集度和高密度之潮 流。然而，習知賴式神M0SFET 1G的佈局料具有特定之設 計規則(design rule)，例如接觸插塞3〇與溝槽之第二部份18之間 的佈局設計必須大於-個預定的間距，以維持溝槽式功率 ❹M〇SFET 10之正常運作’並同時為微影製程之對準精確度保留可 容許之誤差範圍。因此，溝槽之第二部份18彼此的間距會受限於 溝槽式功率M〇SFET 10之設計規則而不能任意縮減，舉例來說， 溝槽之第二部份18之設計寬度大約為0.3微米(miere me時而溝 槽之第二部份18彼此的設計間距大約為1.0微求。但如此-來， 溝槽式功率MOSFET 1 〇之設計規則也同時侷限了溝槽式功率 MOSFET 10的元件積紐和通道密度影響賴式神m〇sfet 1〇的發展。 7 201011835 【發明内容】 因此，本發明駐要目的即在於提供—種功較件之製作方 法，以提⑨諸式轉MOSFETm财賴元件積集度。 本發明揭露-種功率元件之製作方法，包含有：提供一基底、 -半導體層設置於該基底上且具有—溝槽、1極絕緣層覆土蓋於 該半，體層上，與-導電材料設置於該溝槽中，該基底上定義有 〇 -電晶體單元區域(cellregi〇_一插塞接觸區，該溝槽係從該電 晶體單元區域延伸至該插塞接觸區中，且該導電材料之上表面位 於該溝槽+之i定深度；進行-離子佈植製程，膽該半導體 層中形成基體，進行至少一斜向離子佈植製程，以於該半導體 層中开v成至y重摻雜區，鄰接該溝槽之部分侧壁；於該閘極絕 緣層上全面形成-第一介電層，並填入該溝槽中；進行一化學機 械研磨製程，朗⑽出位於該重摻祕下之錄體，且使得位 〇 於該溝槽旁之該重摻縣形成至少—雜區；於該插塞接觸區内 形成-圖案化介電層與至少一接觸插塞，該接觸插塞穿透該圖案 化介電層與該第一介電層而電連接至該溝槽内之該導電材料；以 及形成至少-_導線與至少—源極導線，其巾制極導線覆蓋 於該接觸插塞上，而該源極導線覆蓋於該電晶體單元區域中之該 荨源極區上。 為了更近一步了解本發明之特徵及技術内容，請參閱以下有 關本發明之詳細說明與附圖。然而所附圖式係作為參考與辅助説 8 201011835 明用，並非用來對本發明加以限制者。 【實施方式】 請參閱第2圖至第10圖，第2圖至第9圖繪示的是本 較佳實施例製作功率元件之方法示意圖，而第1〇圖為前述 之流程示意圖，其中所製作之功率元件可包含溝槽式之 Ο =〇S^T’關式中相_元件或部絲__符號來表示。 需注思的是圖式係以說明為目的，並未依照原尺寸作圖。 如第2圖與第10圖之步驟朋所示，首先提供一 =m，石夕基材’例如是具有N+型摻雜或p+型摻雜之基底： f日日齡％區域1G2與插塞接觸區1G4可合稱為一 =Γ=。接著可賴晶製程於基底112上形成-半 γ 型金氧半電晶體之製作為例，可以利用一化奥 製程形成-Ν-縣晶層作為半導體層m，而半導體; 114同時可作柄鄉成之錄钱晶體之練區。+導體層 …二:來:用【:轉移製程而於半導體層114中形成-溝槽 -光阻展116之形成方式可先於半導體層114上塗佈 光阻層；· 土不:接著利用具有溝槽圖案之光罩作為曝光遮罩對 對半導體Γ 11^製程’再細贿化之雜層作植刻遮罩而 進行—非等向性烟製程’⑽成溝槽116，再去 9 201011835 除圖案化之光阻層。或者，亦可於半導體層u 硬遮罩(patt_d hard mask，圓未示），㈣m 喊圖案化 刻逆罩而饼车基妙爲… 、）❿利用圖案化硬遮罩作為敍 遮罩而對+導體層114進行一非等向性敍刻製程。 若以俯視觀之，溝槽116可以從電晶體單元區域 =塞接觸請巾，亦嶋116之[物_ © Ο 1〇4中，而溝槽116之第二部份設置於電晶體單元區域⑽中，第 一部份與第二部份可彼此相連。為了清楚顯示出功率元件之妹 ，’第2 _示_ 116之_電晶體單元㈣)，然而本發 明之溝槽_狀、位置、深度、寬度、長度與數量等特徵不需受 到第2圖之溝槽116所統，而可根據實際之產品設計需求或製 程特性而調整’例如溝槽116之佈局可以具有條狀㈣p) (finger)或螺旋狀(spirai)等圖案。 接著可利用，儿積製程或是氧化製程於半導體層^ 全面形成-閘極絕緣層132，並覆蓋溝槽116之側壁與底部 後’於閘極絕緣層m上形成-導電材料134，並填人溝槽 中，再對導電材料134進行一回餘刻製程，直到導電材料134之 上表面位赠槽m中之-默職D，並祕出部分之閑 緣層m。於本實施例中，回餘刻製程之預定深度d約可介於 微米至〇.5微米之間’但不限於此。其中，閘極絕緣層132可包人 氧石夕化合物，而導電材料134可包含推雜多晶石夕(d〇ped s poly-silicon) 〇 201011835 如第3 ®與第1G圖之步_2獅，之後 進行一離子舰⑽，崎料麟114㈣成=植= ❹ =型基體〜鄰接溝槽116之侧壁，再對半導趙二 订驅^(dr^em)製程。離子佈植製程之佈植遮罩(圖未示)可遮蔽 位於電日日體早το區域1〇2與插塞接觸區ι〇4外圍之半導體層ΙΑ 而暴露出位於f晶體單元區域脱與插塞接觸區⑽内之半導體 層114，進而定義出主動區域的位置。如此-來，基體120外圍不 具P型摻質的部份可作為功率元件與其他膽之間的隔離結構， 使得本發明可以省略絕緣護環之製作步驟，簡化製程複雜度。 接著進行至少一道自對準之斜向離子佈植製程，以於半導 體層114中形成至少一重摻雜區1〇6，例如N型重推雜區。由於 本發明採用自對準之斜峰子佈植製程來碱重摻雜區 106，因此 ❹重推雜區106可以精準且集中地鄰接於溝槽116之部分侧壁，且 具有狹長(sharp)的形狀。為了維持重摻雜區ι〇6可具有狹長的形狀 以提南通道密度’本實施例於斜向離子佈植製程之後較佳是不要 針對重摻雜區1〇6進行回火(anneai)製程，以避免重摻雜區1〇6之 摻質過度擴散。 如第4圖與第1〇圖之步驟204所示，之後於閘極絕緣層132 上全面形成一第一介電層124a，並填入溝槽116中。其中，第一 介電層124a可包含有侧石夕玻璃(b〇r〇silicate glass，BSG)、碟石夕玻 201011835 璃、硼磷矽玻璃_0沖0印110迎(^81咖，；61^(})、未摻雜矽玻璃 或氟矽玻璃等低介電材料。 如第5圖與第1〇圖之步驟2〇6所示，接著可進行一化學機械 研磨(CMP)等之平坦化製程，直到各個環繞溝槽116之重換雜區 106均可形成源極區122 ’而暴露出位於溝槽116旁之基體12〇。 〇 如第6圖與第10圖之步驟208所示，然後全面形成一第二介 電層124b，覆蓋於基體12〇、第一介電層124a與源祕122表面。 第一"電層124b同樣可包含有蝴矽玻璃、雄矽玻璃、删磷矽玻璃、 未摻雜矽玻璃或氟矽玻璃等低介電材料。 如第7圖與第1〇圖之步驟21〇所示，其後可利用鑲嵌製程而 於插塞接麵1G4内形成至少—接觸插塞128，穿透第二介電層 124b與第-介電層124a，而電連接至溝槽116内之導電材料134。 舉例來6兒，接觸插塞128之形成方式可先於第二介電^ 124b上塗 佈光阻層(圖未不），接著利用具有插塞圖案之光罩作為曝光遮罩 對光阻層進仃-微影製程，制關案化之光阻層作為侧遮罩 而對第-;I電層mb進行一非等向性触刻製程，以形成接觸孔 (C〇ntaCthGle) ’躲於_財私金騎料，翻㈣磨製程去 除多餘的金屬材料與_化之光阻層。或者，亦可於第二介電層 24b上形成-圖案化硬遮罩(圖未示），而利用圖案化硬遮罩作為 綱遮罩而侧出接觸孔，接著於接觸孔中填人金屬材料，再利 12 201011835 用研磨製程去除多餘的金屬㈣與_化硬遮罩。其巾，所填入 之金屬材料可以包含任何導電材質，例如鶴(_伽 ’ w)或銅 (copper ’〇0’且填人金屬材料之前可以於接觸孔中先形成黏著層 或/與阻障(barrier)層。 如第8圖與第1〇圖之步驟212所示，利用圖案轉移製程去除 位於電晶體單元區域102中之第二介電層咖，以暴露出源極區 ❺I22與基體120，並保留位於插塞接觸區104中之第二介電層 ⑽。這裡_化第二介電層遍之方式與前述碱接觸孔之方 式相似，而使用不同的曝光遮罩，因此不再贅t之後，全面形 成-金屬層m，例如峰lumi_，A1)，覆蓋於接觸插塞128、 基體120與源極區122表面。 如第9圖與第1〇圖之步驟214所示，接著可再利士另一道微 ❹影随刻製程而去除部份之金屬層126，以形成至少一問極導線 26a與至J -源極導線126b，藉以形成本發明之功率元件。其中， 閘極導線126a覆蓋於接臟塞128上，以㈣閘極縣，而源極 導線126b直接接觸並覆蓋於電晶體單元區域1〇2中之各源極區 122上’以控制源極電壓。 於本發狀其轉關t ’前職妙㈣時可視情況而 ㈣例如可以先佈植基體120再形成溝槽116，或是先佈植基體 再形成閘極絕緣層132。再者，前述實施例所述之導電類型或 13 201011835 電晶體時· N型基體， 摻質種類柯赠制_。例如練作 半導體層m可為卩型輕摻麵晶層、基體12= 而源極區122可為p型重換雜區。 製二示的是本發明另-較佳實施修 第11圖所示，本發明另可包含有布 〇 ❹ , 136^ f70件’藉以降低源極導線⑽與切材料之間的接觸電阻， 並2作為源極導線與含石_之___，減 少金屬之電致遷移現象。金私化物136之形成步驟順序與形成 位置均可視實際製程需求或產品設計而織，例如於第8圖所示 之圖案轉移製程去除部份之第二介電層腿之後，形成金屬層 126之前’本㈣可於暴露之源麵122絲體⑼等切材料上 形成金屬石夕化物136。或者，可以於第5圖所示之平坦化製程之 後，形成金屬矽化物136。 由於本個可彻絲導線腿直接綱並覆蓋於電晶體 之各源極區122上，雜導線腿*但可作勒連線結構之第一 層金屬（metal one)’同時也是内連線結構與主動元件之間的接觸 %件。由於本發明省略了習知之源極接觸插塞，因此不需受限於 驾知源極接觸插塞的設計規則(design阳化），再搭配上本發明斜向 佈值製程所形成之狹長形源極區122，因此可以有效縮減溝槽116 相鄰部分的間距，進而提高溝槽式功率M〇SFET之通道密度與元 201011835 * 件積集度 ❹ Ο 此外’树明㈣功料狀錢不但Μ提懈有高通道 ^度之功率m〇sfet ’且具有低製程複雜度以及高製鋪確度之 優點。舉例來說’由於本發明魏_回_製程去除位於溝槽 116内之部分導電材料1M之後，再進行斜向離子佈植製程，因此 重摻雜區106可以精準且集中地鄰接於溝槽116之部分侧壁。尤 其本發明可以彻-道化學機械研磨製程—併去除錄之第一介 電層124a、閘極絕緣層132、基體12〇與重摻雜區1〇“根據前述 實施例之製程，本發明僅需利用一道用以形成溝槽116之光罩(第 2圖）、一道用以佈植基體120之佈值遮罩(第3圖）、一道用以形成 接觸插塞128之光罩(第7圖）、-道用以去除位於電晶體單元區域 102中之第一介電層124b之光罩(第8圖），與一道用以形成閘極 導線126a與源極導線126b之光罩(第9圖），共五道圖案轉移製程 即可形成本發明之功率元件。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖繪示的是習知溝槽式功率MOSFET之示意圖。 第2圖至第9圖繪示的是本發明一較佳實施例製作功率元件之方 法示意圖。 15 201011835 第Η)圖為第2圖至第9圖中製作功率元件之流程示意圖。 第11圖繪不的是本發明另一較佳實施例所製作之功率元件之示意 圖。 、 〇

【主要元件符號說明】 10 溝槽式功率MOSFET 12 基底 14 半導體層 16 溝槽之第一部份 18 溝槽之第二部份 20 基體 22 源極區 24 介電層 26 金屬層 28 接觸插塞 30 接觸插塞 32 閘極氧化$ 34 多晶矽材料 102 電晶體單元區域 104 插塞接觸區 106 重摻雜區 112 基底 114 半導體層 116 溝槽 120 基體 122 源極區 124a 第一介電層 124b 第二介電層 126 金屬層 126a 閘極導線 126b 源極導線 128 接觸插塞 132 閘極氧化層 134 導電材料 136 金屬矽化物 D 預定深度 200、 202、204、206、208 步驟 210、 212 ' 214 步驟 16

Claims (1)

1. 201011835 十、申請專利範圍： 1. 一種功率元件之製作方法，包含有： 提供一基底、一半導體層設置於該基底i且具有一溝槽、一閘 極絕緣層覆蓋於該半導體層上，與一導電材料設置於該 溝槽中’該基底上定義有一電晶體單元區域(cell region) 與一插塞接觸區’該溝槽係從該電晶體單元區域延伸至 〇 該插塞接觸區中，且該導電材料之上表面位於該溝槽中 之一預定深度； 進行一離子佈植製程，以於該半導體層中形成一基體； 進仃至少一斜向離子佈植製程’以於該半導體層中形成至少一 重摻雜區，鄰接該溝槽之部分侧壁； 於該基底上全面形成一第一介電層，並填入該溝槽中； 進行一化學機械研磨製程，直到暴露出位於該重摻雜區下之該 β 基體，且使得位於該溝槽旁之該重摻雜區形成至少一源 極區； _插塞_區_成-_化介電層與； 至夕一接觸插塞’該接觸插塞穿透該圖案化介電層與該第一介 ，電層而電連接至該溝槽内之該導電材料 ;以及 形成至少一閘極導線與至少一源極導線，其中該閘極導線覆蓋 於該接觸插塞上’而該源極導線覆蓋於該電晶體單元區 域中之該等源極區上。 17 201011835 2. ^求们所述之製作方法，其中形柄導電材料之步驟包含 解電册，輕人轉射；以及 ^材料進行—回_製程，直職導電材料之上表面位 思該溝槽中之該預定深度，並曝露出部分之該間極絕緣 摩。 ❹3· ^求項1所述之製作方法，射該_刻製程之該預定深 又係介於0.4微米至〇 5微米之間。 4·如請求们所述之製作方法，其中形成該基體之該離子佈植 製程係利用一佈植遮罩遮蔽位於該電晶體單元區域與該插塞 接觸區外圍之該半導體層，而暴露出位於該電晶體單元區域 與該插塞接觸區内之該半導體層。 〇 5.如請求項丨職之製作方法，其巾形成該_化介電層與該接 觸插塞之步驟包含有·· 王面幵滅第一 ；|電層’覆蓋於該基體、該第一介電層與該等 源極區表面； 於該插塞接觸區_賴_插塞，穿透該第二介電層與該第 一介電層，而電連接至該溝槽内之該導電材料；以及 去除位於該電晶體單元區域中之該第二介電層，以暴露出該等 . 源極區與該基體。 201011835 6.如請求項1所述之製作方法，其中形成該閘極導線與該源極導 線之步驟包含有： 全面形成一金屬層，覆蓋於該接觸插塞、該基體與該等源極區 表面；以及 去除伤之該金屬層而形成該閘極導線與該源極導線。 ® 如⑺求項1所述之製作方法，其巾於該斜向離子佈植製程形 成該重摻祕讀不進行回火(_al)_。 明求項1所填之製作綠，其中該半導體層係為一 N型輕 摻雜磊晶層。

   9.如請求項1所述之製作方法 石夕〇 其中該導電材料包含摻雜多晶 10. 如請求項1所述之製作方法， 如請求項1所述之製作方法， 摻雜區。 其中該基體係為一 p型基體。 其中該重摻雜區係為一N型重 11.