TW201003903A - Semiconductor memory device and method of manufacturing the same - Google Patents

Description

201003903 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置及其製造方法。 【先前技術】 通常’半導體記憶裝置可分類為一隨機存取記憶體（Random Access Memory，RAM)及一唯讀記憶體(Read Only Memory, ROM)。隨 機存取記憶體（RAM)具有揮發性且隨時間的流逝可丟失資料，但 是具有快速的輸入及輸出。唯讀記憶體(R0M)保留其儲存之資料 且保持其狀態，但是具有較慢的輸入及輸出。 近來對電子了抹除可私式唯s買記憶體（Electrically Erasable Programmable Read Only Mem〇ry，EEpR〇M)及對能夠程式化且抹除資料的 快閃§己憶體之需求急遽增加。 一具有抹除功能的快閃記憶單元具有一堆疊閘極結構，該堆 $閘極結構巾堆疊有—浮賴極及—控制問極。 快閃記憶體可分類為—NAND型及—NQR型。在ναν〇型 快閃記憶體巾’十六個記憶胞彼此㈣連制以域-單元串， 亚且j單（串在-位線與—地線之間平行相連接。在型快閃 。己隐體中’母-記憶胞在—赠與—地狀間平行相連接。祕^ 型快閃战體具有高整合度之優點。湯R型快閃記㈣具有高速 作業讀點。奶㈣㈣記憶體_—共絲法。也就是說，例 如’每十六個記憶胞形成—個觸點，並且十六個記憶胞的-源極 201003903 線通常與n+型擴散層相連接。 為了提南一快閃記憶裝置中的整合度，記憶胞之間的間隙變 侍逐漸減小，並且特別地，當使用一自對準源極（sdf Aligned Source，SAS)結構時，一共源極區被一間隔物覆蓋。 因此，當執行一矽化物製程時，此間隔物防止在一共源極區 中形成砍化物。因為不形成;^化物，因此共源祕之電阻值急遽 增加。 特別地’在製造快閃記憶體期間，如果同時使用淺溝道隔離 (Shallow Trench Is—，STI)及自對準源極（SAS)技術，則 相比較於當應用石夕局部氧化（L〇Cal 〇xidati〇n 〇f smc〇n, L〇c⑹ JL㈣’每—記憶胞之職電阻可增加。如果每—記憶胞之源極 包阻心加’因為每十六個記憶胞形成—個雜觸點，因此根據第 己Ul與第八5己憶胞之間電壓降低的一逆向偏壓可不相同，結 果，在一讀取作業期間可產生錯誤。 而且’由於快閃記憶體之外圍區域使用-大約12V之高電壓 己隐I區域伽-大約sv至大約9v^低電壓，因此由於快 閃記憶體變得更加微粉化，因而溝道之深度變得更深。 由於源極私阻之增加’在相鄰於—電極之記憶胞與遠離此電 '•己itm.為具有—電流差。因此，記憶胞之間的作業特 性可不相同。也就是說，铸财置之健可錄變為劣化。 【發明内容】 201003903 因此，馨於上述問題，本發明之目的在於提供—種半導體記 憶裝置及其製造方法。甚至隨著—記憶裝置魏更加高整合及微 粉條使裝置之間_隔變的更窄，本發明之—實施例之半導體 記憶裝置賴去除間隔物之影響且在—共源極區中形成一石夕化 層^此，此半導體記憶裝置_使得相鄰於1極的記憶胞與 一遠離此電極的記憶胞之間的電流變均勻。 在本發明之—實補巾，—種半導體記賊置包含有：兩個 閘極，位於裝置絕緣區之間的—半導體基板之上；—共源極區， 其位於此兩個閘極之間的半導體基板之上；—汲極區，其位於兩 個閘極之外_轉縣板之上；—間隔物，其位於汲極區之上 及兩個閘極之外側壁之上；—第三氧化層，其位於兩個閘極之内 側壁之上’其中這些内側壁彼此相對；以及—魏層，其位於共 源極區之上。 Λ 八本發明H關巾，―種半導航憶裝置之製造方法包 含以下步驟：形成兩侧極於複數個裝置絕緣區之間的—半導體 基板上；形成-共源極此兩個_之_半導體基板中且形 成-祕區於兩個閘極之外側與裝置絕賴之間；形成一間隔物 於兩個赚之峨上，此間隔物位於汲麵及共源極區之上，其 中間隔物包含有-第三氧化層、—第二氮化層、以及—第四氧化 層；去除兩個閘極之間形成的第四氧化層及第二氮化層，並且去 除共源極區之上形成的第三氧化層；以及形成—魏層於共源極 6 201003903 區之上。 本毛明之㈤或多個實施例之細節將在以下之說明書及圖式 4伤中闡述。本發明之其他特徵可以透過本發明所記載的說明書 和申請專利範針_指_結構並結合圖式部份，得以實現和 獲得。 【實施方式】 以下將結合®式部份詳細描述本發明之—實補之半導體記 憶裝置及其製造方法。 ° 以下在本發明之一實施例之描述中，將省去習知的功能或 結構之詳細贿以便不干擾本發明之主體。因此，町將僅提及 與本發明之新聽性直接相_核心元件。 在本發明之實施例之描述中，可以理解的是當一層（或膜）、 區域、圖案或結構稱作位於另—層（_)、區域、塾板 之上或"之下"時，夕 夕 來 p 或之下的說法表示〃直接夕 及間接_含義。進一步而言，每一層的,，之上„及夕 請結合圖式進行理解。 、，「弟1圖」係為本發明—實補之—半導體記憶裝置之 之平面圖。「弟2圖」係為沿「第i圖」之A_A，線的本發明 例之半導體記憶裝置之結構之剖視圖。「第3圖」係為沿「第/圖 線之剖視圖，「第3圖」表示在本發明—實施例之半導體^ 隐裝置中形成—間隔物之後之結構。 ° 201003903 為了實現—半物記錄置巾之高整合度，能·用淺溝道 隔離（STI)技術及自對準源極（SAS)。 在以下之描述中’本發明之一實施例之半導體記憶裝置關於 -種具有-淺溝道隔離（STI)結構及—自鮮源極（SAS)結構 的快閃記雜置。透蝴絲_(STI)結構及自解源極（SAS) 結構’快閃記憶裝置之記憶胞可在—x軸及Y轴方向上減少。 月多閱第1圖」至「第3圖」，間極12〇形成的兩個問極線 在X輛方向上在半導體基板刚上橫向形成，並且-共源極區M0 形成於閘極120的兩個閘極線之間。 然後，汲極區130形成於閘極12〇的兩個問極線之外側。 共源極區140及汲極區⑽在對應於Y軸方向的一區域上對 準。 #閘極12G的兩個閘極線透過在χ軸方向以—定之間隔形成的 4置、、g、’·彖H 11〇在¥軸方向上絕緣。共源極區⑽及汲極區】如 透過兩_極12G外_裝置絕緣區⑽在X财向上絕緣。 、—在本發明之一實施例中，一溝道形成於半導體基板刚中用 以定義裝置絕親UG。透過填紐溝道，—㈣層軸於半導體 基板100之上。然後’平面化該絕緣層以暴露半導體基板100之 表面以致形成裝置絕緣區110。 #形成裝置絕緣區11G之後，能夠形賴極12(3。舉例而言，如 弟2圖」及「第3圖」所示’閘極12〇可包含有一浮置閘極126、 201003903 一絕緣層124，例如一氧化層_氮化層_氧化層（〇N〇)結構，並且 -控制閉極I22可形成於半導體基板卿之上。氧化層-氣化層- 氧化層（ΟΝΟ)結構能夠透過順次在浮置閘極層上堆疊一第一氧 化層、第-氮化層以及-第二氧化層，並且使用定義閘極區的 -光阻抗侧鏡刻第二氧化層、第—氮化層、以及第一氧化層 形成。在餘刻氧化層-氮化層_氧化層（〇Ν〇)結構的第二氧化層之 剧’能夠使用光阻抗兹圖案钱刻控制閘極層。還能夠使用此光阻 抗蝕圖案蝕刻浮置閘極層。 然後，能夠在_ 120與裝置絕緣區UG之間的—活性區上 執行-離子注人製程，用以形成共源極區⑽及汲極區⑽。 請參閱「第3圖」，-間隔物15〇可形成於共源極區14〇、没 極區之一部份、以及每一閘極12〇之兩個側壁之上。 應'亥注思的疋’「第1圖」沒有表示出間隔物用以展示共源極 區140及汲極區13〇之結構。 間隔物150具有一第三氧化層156、一第二氣化層154、以及 -第四氧化層152的氧化層_1化層·氧化層（_)結構，此結構 與閘極120的絕緣層相類似。 「第4圖」係為沿「第！圖」之B_B’線之剖視圖，並且表示 根據本發明之-實補在部份絲第四氧化層152及第二氣化層 154之後的結構。 請參閱「第4圖」，-光阻抗敍層作用於半導體基板觸之全 201003903 部表面上，並且在光阻抗_案16G之上執行標線片對準、顯影 曝光、以及清洗製程。 光阻抗钱圖案湖形成-暴露共源極區14〇之上__^ 結構的打開區域，並且形成為覆蓋汲極區上的間隔物⑼之結構、 汲極區130、以及裝置絕緣區110。 ，然後，制光阻抗麵案副偶—_光罩執行_第—餘 140上的間隔物150之結構 透過第一蝕刻製程去除共源極區 中的第四氧化層152。 然後’使用光阻抗蝕圖案160 刻製程。 作為-蝕刻光罩執行一第二蝕 150之結構 通過第—餘刻製程去除共源極區140上的間隔物 中的第二氮化層154。 特 二：::二_製_透過*有各一刻 本發明係為沿「第1圖」之B.B’線之剖視圖’並且表示 之後的結構⑽料體錢裝置中部份絲第三氧化層⑸ :::參::Γ」’—_。作為-丁 弟二餘刻製程。 ^弟痛程去除絲極區⑽上__⑼之結構 10 201003903 中的第三氧化層156之底表面。 帛三_製程㈣通過例如活性離子朗（R^ive ι〇η 驗邮，赃）技術的-乾_製程執行。這裡，由於各向同祕 刻特徵，閘極12〇之侧壁上的第三氧化層156被保留。透過此製 程，僅去除共源極區⑽之上的第三氣化層156，第三氧化層156 在保留於閘極12G之_壁上_時，暴露共祕區刚。 第三氧化層156的保留部份保護_ 120之内側壁。 f 「第6圖」係為沿「第1圖」之B-B，線之剖視圖，並且表示 本發明之—實施_料體記_置”份職-雜層啦之 後的結構。 舉例而S ’杯閱「第6圖」，去除光阻抗侧案10〇，並且 然後執行一自對準金屬石夕化製程用以在共源極區140、汲極區 130、以及閘極120之表面上形成石夕化層162。 自鮮金射化製程需要執行—金屬層之沉積、熱處理、以 及去除製程。舉例而言，錢層162可由vm族金屬_化物與 石夕相結合（例如，二$錄（CGSi2)、二魏鎳（廳⑴、石夕化始 (PtSi)、石夕化始（pt2Si)等等）、IV族金屬的石夕化物（例如二石夕 化鈦（TiSi2))、或-祕點♦化物（例如，二⑨化纟目（施別2)、 二矽化鈕（TaSi2)、二矽化鎢（WSi2)等等）形成。 當閘極120、汲極區13〇、以及共源極區14〇通過矽化層162 與半導體表©電接断，寄生電料被去除或充分降低，並且能 11 201003903 夠減少其接觸電阻及〉及_源内電阻。 「第7圖」係為沿「第1圖」之c-c，線之剖視圖，並且表示 本發明之一實施例之一半導體記憶裝置之結構。 請參閱「第7圖」，在執行矽化製程之後，裝置絕緣區11〇之 Ηπ中在X轴方向上纟巴緣共源極區的絕緣層被去除以形成 一溝道，並且雜質離子在半導體基板1〇〇之上注入於溝道中。 因此，一離子注入層17〇形成於溝道之内表面上，並且用作 電連接共源極區14〇的—導線之功能。 然後’ 一絕緣材料例如硼磷矽玻璃（B〇r〇ph〇sph〇Silicate⑶脱, bpsg )沉積於具有_ 12〇、間隔物15〇、保留的裝置絕緣區⑽、 離子注入層170、以及钱層162的半導體基板励之上，用以形 成一絕緣層（圖未示）。 本發明之實施例具有以下之效果。 錢，即使由於-記憶裝置之高整合及㈣化使得裝置之間 的間減少，本發明之半導體記憶裝置㈣去關之 形成一矽化層。 第 、，’透過在—共源㈣中形成—魏層能夠最小化電阻值 =均句維持記憶胞區域之電流。因此，能夠提高-半導體 °己丨思裝置之作業可靠性。 本說明書中所提及一 特定特徵、¥ + 仏例絲與該貫施例有關的- 之至少一個實施例中。本 专微、、、σ構、或特性包含於本發明 12 201003903 .說明書中不同地方出現的這些詞語不—定僅關於同—實施例。進 .-步而言，當關於任何實施例之—特定特徵、結構、或特性進行 描述時，本領域之技術人員可轉這些特定特徵、結構、或特性 應用於其他實施例。 雖然本發明之實關財雛之實_揭露如上，然而本領 域之技術人員應當意制在不脫離本發騎社申請專利範圍所 揭示之本發明之精神和範_情況下，所作之更動與潤飾，均屬 本發明之專娜護範圍之内。_是可在本書、圖式部份及 所附之中請補翻巾進行構成部份與/或組合方式的不同變化 及修改。除了構成部份與/或組合方式的變化及修改外，本領域 之技術人員也應當意識到構成部份與/或組合方式的交替使用。 【圖式簡單說明】 第1圖係為本發明一實施例之一半導體裝置之結構之平面圖； 第2圖係為沿第1圖之A_A，線的本發明一實施例之半導體農 置之結構之剖視圖； 第3圖至第6圖係為沿第】圖之B_B，線的本發明一實施例之 半導體裝置之製造方法之剖視圖；以及 弟7圖係為沿第1圖之C_c’線的本發明一實施例之半導體農 置之結構之剖視圖。 13 201003903 【主要元件符號說明】 100 半導體基板 110 裝置絕緣區 120 閘極 122 控制閘極 124 絕緣層 126 浮置閘極 130 >及極區 140 共源極區 150 間隔物 152 第四氧化層 154 第二氮化層 156 第三氧化層 160 光阻抗蝕圖案 162 石夕化層 170 離子注入層 14

Claims (1)

1. 201003903 七、申請專利範圍： .l 一種半導體記憶裝置，係包含有： 兩個閉極，係位於複數姆置絕緣區之間的—半導體基板 之上； 共源極區’係位於該兩個間極之間的該半導體基板之 上； -汲極區，係位於__極之外側的該半導體基板之 上； 一間隔物’雜於紐極區之上及觸_極之外側壁之 上； 一第三氧化層，係位於該兩個閘極之内側壁之上，其中該 等内側壁彼此相對；以及 一石夕化層，係位於該共源極區之上。 2·如睛求項第〗項所述之半導體記憶裝置，其中： 該兩個閘極形成為兩個平行的閘極線； 該共源極區在該兩個平行閘極線之間以一定之間隔形成 為複數個；以及 一離子注人層’係形成於該等共源極區之每-共源極區之 間的-溝運中，該離子注入層在一平行於該兩個平行閘極線之 軸線上與該等共源極區電連接。 3.如請求項第2項所述之轉體記憶裝置，更包含有—該半導體 15 201003903 基板上的、，、e緣層，魏緣層包含有料閑極線、朗隔上 等衣置！巴緣區、該溝道中之該離子注入層、以及該石夕化層X 4. -種轉體記餘置之製妨法，係包糾下麵：^ 上形成兩個閘極於複數個農置絕緣區之間的一半導體基板 …形成-共雜區於該兩個閘極之_該半導體基板中且 形成及極區於该兩個閘極之外側與該等裝置絕緣區之間； 形成-間隔物於該兩個閘極之侧壁上，該間隔物位於該沒 極^及該共源極區之上，其中該間隔物包含有一第三氧化層、 弟一Λ化層、以及一第四氧化層； 去除該兩侧極之間形成龍細氧化層及該第二氮化 層’並且去除該共源極區之上形成的該第三氧化層；以及 形成一矽化層於該共源極區之上。 5. 如請求項第4項所述之半導體記憶裝置之製造方法，其中當去 除該共源極區之上形成的該第三氧化層時，該第三氧化層保留 於該兩個閘極之間的該等内側壁之上。 6. 如請求項第4項所述之半導體記憶裝置之製造方法，其中去除 該第四氧化層及該第二氮化層以及去除該第三氧化層包含： 形成-光阻抗侧案肋暴賴麵極區之上的該間隔 物； 通過-第-侧製程去除該兩個閘極之間暴露的該第四 16 201003903 氧化層； 通過-第—钱刻製程去除該兩個閑極之間暴露的該 氮化層； l過第職程去除該共馳區之上暴露的該第： 氧化層，·以及 去除該光阻抗敍圖案。 7. 如請求項第6項所述之半導體記憶裝置之製造方法，鮮郷 一_製程及該第二_餘使[濕綱技術，並且該第三 名虫刻製程使用一乾钱刻技術。 8. 如請求項第4項所述之半導體記憶裝置之製造方法，其中形成 该石夕化層更包含形成财化層於紐極區及該兩個閘極之一 頂部之上。 9. 如請求項第4項所述之半導體記憶裝置之製造方法，更包含： 從複數個裝置絕緣區去除一裝置絕緣層，其中該等裝置絕 緣區在該兩個平行閘極線之間將一共源極區與相鄰之共源極 區相絕緣，由此在用以絕緣該共源極區的每一裝置絕緣區，在 該兩個平行閘極線之間的該半導體基板中形成—溝道，絕緣該 共源極區的該等裝置絕緣區以一定間隔在X軸上與該兩個平 行閘極線相平行；以及 形成一離子注入層於已去除該裝置絕緣層的該裝置絕緣 區之該溝道中，其中該裝置絕緣區用以絕緣該共源極區。 17 201003903 10.如請求項第9項所述之半導體記憶裝置之製造方法，更包含形 成一絕緣層於該半導體基板之上，該絕緣層包含該閘極、該間 隔物、該等裝置絕緣區、該溝道中之該離子注入層、以及該矽 化層。 18