TW201008407A - Printed circuit board and coexisting layout method thereof - Google Patents

Description

201008407 九、發明說明： 【發明所屬之技術領域】 本發明涉及一種 電路板及其共存佈線 【先前技術】 電路板及其佈線方法 方法。 特別關於一種 隨著科技的進步，對於相同的產品，會因應不同使用 需求而改變㈣的—些功能，因而-種產品會有許多 ❺同的產σσ規格。對於產品的電路板而言，通常會使用一 &佈線方式’再藉由選擇烊接不同的線路而產生不同的功 =及，格’故⑤速訊號，例如高速差分訊號的共存佈線的 應用就更加廣泛。 β參&圖1所不’為f知的—種電路板i的共存佈線 的線路圖，電路板丄具有藉由單一佈線方式形成的一第一 傳輸線對11A、11B、-第二傳輸線對12A、12B及—第三 傳輸線對13A、13B，且第二傳輸線對12A、12B設置第一 ❹傳輸線對11A、11B及第三傳輸線對13A、i3B之間。 明同時參照圖2與圖3所示，兩個規格不同的電路板 ΙΑ 1B分別具有一控制晶片14，而控制晶片μ產生高速 訊號對S1、S2,例：高速差分訊號對並與第一傳輸線對 11A、11B麵接。電路板ία、1B並分別與一第一電子裝置 15(如圖2所示）及-第二電子裝置16(如圖3所示）麵接， 第電子裝置麵接電路板1A的第一傳輸線對 及第二傳輸線對12A、12B之間（如圖2所示）；而第二電 子裝置16麵接電路板1B的第三傳輸線對DA、ub，而 201008407 電路板1B需再藉由耦接二個分隔元件，通常為阻值〇卩的 電阻裔Rl、R2在第二傳輸線對12A、12B及第三傳輸線 ，對13A、13B之間，即可將訊號傳輪至第二電子裝置16。 然而，上述方式，就第一電子裝置15而言，第二傳輸線對 12A、12B因無傳輸作用而造成電路殘段；就第二電子裝 置16而&，需增加二個區隔組件，進而提升成本。 、爰因於此，如何提供一種利用相同佈線即可依據不同 ❹需求產生不同訊號線連結，且免除區隔元件並降低成本的 電路板及其共存佈線方法，已成為重要課題之一。 【發明内容】 種利用相同佈 且免除區隔元 鑒於以上課題，本發明之目的為提供一 線Ρ ΊΓ依據不同需求產生不肖訊號線連結， 件並降低成本的電路板及其共存佈線方法。 禋1：路板 马達上述目的，依據本發明之 β電子裝置，其包含一第一元件 ：了 ：Μ 線層。本發明中，第一佈線層設有-輕接 部掛：：導電部對，第二佈線層設有-第二導電 ^ 第二導電部對及一第四導電部對，第三導電邱银 设置於第二導電部對及第四導電部對之 :、 對_子;:時佈二導電， 及第三導電部對_，當第四二導電部對 第-元件及第二元件使第三導電電部: 1對及第四導電部對耦 8 201008407 接。 為達上述目的，依據本發明之一種電路板之共存佈線 方法包含下列步驟：於一第一佈線層上設置一第_導電部 •對，並使第一導電部對耦接一控制晶片；於一第二佈線層 上設置一第二導電部對、一第三導電部對及一第四導電部 對，其中第三導電部對設置第二導電部對及第四導電部對 之間；耦接第三導電部對及第一導電部對；以及當第二導 ❹電部對耦接一電子裝置時，使第二導電部對及第三導電部 對耦接；當第四導電部對耦接一電子裝置時，使第三導電 部對及第四導電部對耦接。

承上所述，本發明之電路板及其共存佈線方法，藉由 電路板單一佈線，而使第一元件及第二元件可耦接於第二 導電部對及第三導電部對之間，或耦接於第三導電部對及第 四導電部對之間以改變訊號連接。與習知技術相較，本發明 僅藉由單一佈線與第一元件及第二元件配合，使第一元件及 第二元件耦接不同佈線，就可產生不同的訊號線連接，此種 =式，不僅可使電路板依據不同需求具有不同的規格，更不 鬲再增加區隔元件，進而降低成本。 【實施方式】 以下將參照相關圖式，說明依據本發明較佳實施方式 之一種電路板及其共存佈線方法。 請參照圖4所示，本實施方式的電路板2包含一第一 疋件21、一第二元件22、一第一佈線層23、一第二佈線 9 201008407 = 24、設於第—佈線層23與第二佈線層μ之間的絕緣 曰（圖未不）、—連接部對29A、29B及—控制晶片3。電路 板2於實施上可為一主機板。 於本實施方式中’第—佈線層23具有—第—導電部對 25A、25B，而第一導電部對2从、2沾於實施上為一對焊 盤或一對焊墊。 一第一佈線層24具有一第二導電部對26A、26B、一第 ❺:導電部對27A、27B及一第四導電部對ΜΑ、Mb，而第 三導電部對27A、27B設置在第二導電部對26A、26B及 第四導電部對28A、28B之間，且第三導電部對Μ、· 與第-導電部對25A、25B相互對應且通過連接部對29A、 29B耦接。連接部對29A、29B於實施上可為一對過孔， 或一對埋孔。 本實施方式的第一元件21與第二元件22相互對應設 置，且可為電容器或電阻器，在此以第一元件21與第二元 ❹件22皆為一交流耦合電容器為例。 控制晶片3耦接第一導電部對25A、25B並產生一高 速訊號對S3、S4，而高速訊號對S3、S4於實施上可為一 咼速差分訊號對，且控制晶片3藉由第一導電部25 a、25B 對傳輸高速訊號S3、S4對至第三導電部對27八、27B。 一電子裝置4可耦接到第二導電部對26A、26B(如圖 4所示）或第四導電部對28A、28B(如圖5所示）。 請再參照圖4所示，當電子裝置4耦接到第二導電部 對26A、26B時，第一元件21耦接第二導電部對26A及 201008407 ::導電部對27A，第二元件22麵接第二導電部對26b 及第二導電部對27卜而控制晶片3將高速訊號對仏別 、k帛導電部對25A、25B、第三導電部對27A、27B、 第疋件21、第二兀件22及第二導電部對26A、傳 輸至電子敦置4。 請參照圖5所示，當電子裝置4麵接到第四導電部對 ^ 時，第一組件21搞接第三導電部對27A及第四 ❹導電。卩對28A，第一元件22叙接第三導電部對27B及第 四導電邛對28B ’而控制晶片3將高速訊號對S3、S4通過 第-導電部對25A、25B、第三導電部對27Α、27β、第一 疋件21、第二元件22及第四導電部對28a、28b傳輸至 電子裝置4。 於本實施方式中，電路板2藉由相同的佈線，而依據 >不同需求僅改變第一元件21及第二元件22耦接的位置， 就可使電路板2產生不同的規格。 ❿ 另外，請參照圖6所示，本發明電路板2的共存佈線 方法的較佳實施方式包括步驟S〇i至s〇5。 步驟S01，於第一佈線層23上設置第一導電部對 25A、25B，並使第一導電部對25A、25B耦接控制晶片3。 步驟S02，於第二佈線層24上設置第二導電部對 26A、26B、第三導電部對27A、27B及第四導電部28A、 28B，使第三導電部對27A、27B設置第二導電部對26A、 26B及第四導電部對28A、28B之間，且第三導電部對 27A、27B相對應第一導電部對25a、25B。 11 201008407 步驟S03，輕接第二道 部對25Α、25Β。—電销27Α、27Β與第一導電 電路板可依據不同雷电 生不同規格。 ]需求而執行步驟S04或S05,以產 步驟S04,當電子裝置 _時，將第一元件 轉一接到第二導電部對26Α、 電部對27Α，第二元件22 ;:對肅及第三導 Ο 導電部對27Β。 耦接第-導電部對26Β及第三 當電子裝置4㈣到第四導電部對溢、 28Β時，第一組件2i麵接筮： 部對28Α’第二元件22 導=對27Α及第四導電 電部對細。 輕接第二導電部對27Β及第四導 本=的轉板及其共存佈線方法，僅藉由單一佈線 與第-讀2：1及第二元件22配合，使第—元件Η及第二 =22純不同的佈料電部對，就可產生μ的訊號線 接’此種方式’不僅可使電路板依據不同需求具有不同 的規格，更不需再增加區隔組件，進而降低成本。 本發明符合發明專利要件，爰依法提出專利申請。惟， 以上所述者僅為本發明之較佳實施方式，舉凡熟悉本案技 藝之人士，在爰依本發明精神所作之等效修飾或^化了皆 應涵蓋於以下之申請專利範圍内。 【圖式簡單說明】 圖1為顯示習知的電路板的共存佈線的線路圖 12 201008407 θ為顯不習知的電路板輕接第一電子裝置的連接 圖3為_示習知的電路板純第二電子裝置的連接 。為^不本發明較佳實施方式的—種電路板的爆 =。5為顯示本發明較㈣施方式的另—種電路板的 ❹ 圖6為顯 線的流程圖。 示本發明較佳實施方式的電路板的共存佈

【主要元件符號說明】 電路板 第二傳輪線對 控制晶片 第二電子裝置 第二元件 第二佈線層 第二導電部對 第四導電部對 電子裝置 1、1Α、 1Β、2 第一傳輸線對 12Α、12Β第三傳輸線對 14、3 第一電子裝置 16 第一元件 22 第一佈線層 24 第一導電部對 26Α、26Β第三導電部對 28Α、28Β連接部對 4 電阻器 11Α、11Β 13Α、13Β 15 21 23 25Α、25Β 27Α、27Β 29Α、29Β R1、R2 高速訊號對 SI、S2、 S3、S4 13

Claims (1)

1. 201008407 十、申請專利範圍 1. 一種電路板，耦接有一電子裝置，該電路板包含： 一第一組件； 一第二元件； 一第一佈線層，该第一佈線層設有耦接一控制晶片的一第 一導電部對；以及 一第二佈線層，該第二佈線層設有一第二導電部對、一第 三導電部對及-第四導電部對，該第三導電部對設置於节 β第二導電部對及該第四導電部對之間，該第三導電部對相 對應耦接該第一佈線層的該第一導電部對； 當該第二導電部對耦接該電子裝置時，該第一元件及該第 一疋件使該第二導電部對及該第三導電部對耦接，當該 四導電部對耦接該電子裝置時，該第一元件及該第二元件 使該第三導電部對及該第四導電部對麵接。 2. 如申請專利範圍第丨項所述之電路板，其中該第三導電 冑對是通過一連接部對與該第-導電部對搞接。 3. 如申請專㈣圍第2項所述之電路板，其中該連接部對 為一對過孔或埋孔。 4·如申請專利範圍第1項所述之 該第二元件為一電阻器。 5·如申請專利範圍第i項所述之電路板，其中該 一 及該第二元件為一電容器。 70 6. 如^請專利範圍第5項所述之電路板，其中該電容 —交流耦合電容器。 。 7. 如申請專利範圍第！賴述之電路板，其中該控制晶片 201008407 用於產生一高速訊號對。 8.如申請專利範圍第7所述之電 為一高速差分訊號對。 板，其令該高速訊號對 9·-種電路㈣共存佈線方法 *於一第一佈線層上設置—第下列步驟： 部對耦接一控制晶片； 導電部蚜，並使該第一導電 於一第二佈線層上設置一第二 及-第四導電部對，其中 、、第二導電部對 β電部對及該第四導電部對；;^導電部對設置於該第二導 :接該第三導電部對與該第-導電部對·以及 及該第三導電部對電子裳置時’使該第二導電部對 當該第四導電部對轉接一 及該第四導電部對電子裝置時，使該第三導電部對 鲁 第：申道月^利^圍第9項所述之共存佈線方法，其中該 11如中心卩疋通過一連接部對與該第一導電部對耦接。 圍第Μ項所述之共存佈線方法，其中該 逆接。卩對為—對過孔或埋孔。 二二:月專利範圍第9項所述之共存佈線方法，其中該 元件及該第二元件為一電阻器。 申睛專利範圍第9項所述之共存佈線方法，其中該 K -?件及該第二元件為一電容器。 如申凊專利範圍第13項所述之共存佈線方法，其中該 電容器為一交流耦合電容器。 15·如申請專利範圍第9項所述之共存怖線方法’其中該 15 201008407 控制晶片用於產生一高速訊號對。 16.如申請專利範圍第15項所述之共存佈線方法，其中該 高速訊號對為一高速差分訊號對。

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