201007917 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種堆疊晶片封裝結構之製造方法，尤 指關於半導體晶片封裝製程中銲線之配置。 【先前技術】 由於電子產品的發展趨勢朝向越來越輕薄短小，直接
10 15
也使得用以保護半導體晶片以及提供外部電路連接的封裝 構造也同樣需要輕薄短小化。以往習知常見常見的多晶片 封裝構造為並排式，其係將兩個以上之晶片彼此並排地安 裝於一基板面上。然而’並排式構造會因晶片數量增加而 導致基板面積亦須隨之擴大，此方式容易造成電子元件的 體積龐大，無法符合消費者所預期。 再者，隨著技術的進步，便發展出將多層晶片上下疊 置的方式，請參閱圖1。此方式解決原先二維平面並排佈局 方式時電子7G件過於龐大之問題，有效大幅減少整體面 積仁隨著多層堆疊時，銲線線路也隨之越趨繁多，以致 於打線製程時銲線料產生交錯而造成短路，如此便不容 易再增加晶片堆疊的空間。再且，隨著晶片堆疊數量的增 ^基板金屬接點㈣的面積也須隨之增大，容易造成設 计上限制，增加基板線路佈局之複雜度。 亦㈣4卜杜為克服上述堆疊晶片之銲線線路繁多之問題， 展出銲點堆疊串接之方式，如圖2所示。其 係將兩心別位於兩堆疊晶片上功能相同之銲塾，利用球 20 201007917 銲工具將其電性堆φ連接至同—晶片鮮塾。如此雖能有效 解決銲線線路繁多之問題，但亦伴隨更多問題。其製程步 驟大致如下，先分別固定上晶片81、及下晶片82於基板85 上，而上銲線83的打線順序是由上晶片以打到下晶片82, 5 e 10 15 ❹ 接著下銲線84係由上銲線83於下晶片82同一銲點位置串疊 再打到基板85。 據此，習知缺點是（1)晶片鋁墊因重複施壓於同一點容 易損壞。其在進行銲線84打線時必須於銲線83之第二銲點 處重複施加第二次的作用壓力，亦即下晶片82之鋁墊821上 的同-點再承受第二次銲針的作用壓力時，f使晶片铭塾 受到破壞，甚而造成晶片電路的斷路異常。 ^此外，請參閱圖3，（2)同樣在銲線串疊的情況下，進 订銲線84打線時’常因機器或控制問題造成誤差而產生偏 移，導致無法完全正對同一中心點進行打線焊接。再加上 原來的銲點上方表面並非平整，當第：次銲針86施加作用 壓力時’作用>1力之作用點中心偏移。又因為金球與銘塾 的共金結合強度遠低於金球與金球的共金結合強度，故當 下曰曰片銘墊821丈到第二次鮮針86偏移傾斜的作用壓力 時’容易造成第一層金球831與下晶片紹墊821因共金結合 強度較差而剝離，而導致二者脫離而產生斷路。 另外，（3)串疊第二層之線孤較不易控制。請繼續參閱 圖3 ’在串疊第二層的銲線84時，常會因第-層金球831的 凸起再加上機器設傷的誤差所致，而無法於預定的中心位 置進行打、㈣S，導致第二料線之銲針86的施力點不平 20 201007917 $而=成銲線84線弧不易受控制，無法依照預定的銲線 :進仃打線作業，*有不穩定的情況發生，嚴重者甚至 會4成鮮線糾結斷路。 ^此可知’如何達成—種堆疊晶片結構可大幅縮小整 、積銲線線弧容易控制、減少基板線路佈局之複雜 ^敏^及避免W及㈣容易損壞，更可有效解決録線線 ’、夕實在疋產業上的一種迫切需要。 【發明内容】 本發明為-種堆疊晶片封裝結構之製造方法，其包括 有以下步驟：(A)提供-基板，而基板之上表面設有至少一 金屬接點。剛著一第一晶片、及一第二晶片於基板上方 :不遮盍住至少一金屬接點。其中，第一晶片之上表面設 15 互第一銲墊，並且至少一第一銲墊又包括有彼此相 互鄰接之-第一區域、及一第二區域。另夕卜，第二晶片是 疊設於第-晶片上方但不遮蓋住至少一第一銲墊，而第一 :片二表面設有至少一第二銲塾。(c)連接一第一銲線： 第一曰曰片之至少一第二銲墊、與第一晶片的至少— 墊之第-區域之間’並且’連接一第二銲線於第一 至少-第-銲塾之第二區域、與基板之至少一金屬= 間。因此，本發明俾能大幅縮小整體之體積、更可 決銲線線路繁多之問題，並可減少基板所需之銲 ^解 藉此降低基板線路佈局之複雜度。 ’ 201007917 較佳的是，本發明之步驟（B)中可更固著有至少一下層 曰曰片於基板與第一晶片之間，但不遮蓋住至少一金屬接 點。而至少一下層晶片之上表面可設有至少一下層銲墊， 其亦不被第一晶片所遮蓋住。此外，步驟（B)中又可更固著 5 參 15 20 有至少一夾層晶片於第一晶片與第二晶片之間，但不遮蓋 住至少一第一銲墊。至少一夾層晶片之上表面設有至少一 夾層輝墊，其亦不被第二晶月所遮蓋住。再者，步驟 亦可更固著有至少一上層晶片於第_ 曰日日乃於弟一日曰片上方，但不遮蓋 至> 一第二銲墊。而至少—上層 一上層銲墊。 #-片之上表面設有至少 再者，本發明之步驟(c)之第一鲜 接到第二晶片之第二銲藝，^心矛*點了電連 接到第一銲墊之第一區域 』电迓 順序可由上方第-曰片L亦即，本發明第一銲線的打線 工乃弟—曰日片的第二 一銲墊之第一區域。 第一晶片的第 此外，本發明之步驟（c)之 連接到第一銲墊之第一區域，、、曰、第一銲點亦可電 連接到第二晶片之第二銲墊。銲線的第二銲點可電 打線順序可由下方第—曰亦即’本發明之第-銲線的 方第二晶片的第二銲塾r的第—鲜塾之第—區域打到上 另外，本發明之步驟（ 接到第一銲墊之第二區域，第一銲線的第一銲點可電連 接到基板之金屬接點。亦 知線的第一鮮點可電連 本發明之第二銲線的打線順 8 201007917 序可由上方第一晶片的第— 的金屬接點。 系1墊之第一區域打到下方基板 再且，本發明之步驟（c)之第二鮮線的第-鮮點亦可電 連接到基板之金屬接點，而第二銲線的第二銲點可電連接 5到第一銲墊之第二區域。亦即，本發明之第二銲線的打線 順序可由下方基板的金屬接點打到上方第一晶片的第一薛 墊之第二區域。 其中，本發明之步驟（C)後可更包括卜㈣⑼，封 e 裝包覆第一晶片、該第二晶片、第一銲線、第二銲線、以 !〇及基板至少一部分於一封膠體内。3夕卜，本發明之第一鲜 塾、及第一辉塾可分別為—链塾。 【實施方式】 請同時參閱圖4、及圖6,圖4為本發明一種堆疊晶片封 15裝結構之製造方法之較佳實施例之示意圖，圖6本發明一較 佳實施例之流程圖。本發明適用於任何積體電路晶片之堆 疊封裝構造，例如記憶卡積體電路等，本實施例即是以sd 記憶卡為例加以說明，但不以此為限。本發明之步驟如下： 首先，提供一基板1，且基板1之上表面1〇設有一金屬接點 20 U’如俗稱之金手指（finSer)。接著，分別黏著一第一晶片2、 及一第二晶片3於基板1上方但不遮蓋住金屬接點u，而用 以黏著之材質一般採用熱固性環氧材料（therm〇setting epoxymaterial)。然而，在本實施例中其係先黏著第一晶片 201007917 2於基板1上，隨後再黏著第二晶片3於第一晶片2上，其步 驟流程如圖7所示。 、中第曰曰片2之上表面20設有一第一銲·墊21，而第 -銲塾21係採用|g塾。而第__銲墊21包括有彼此相互鄰接 5且電陡連接之一第一區域211、及一第二區域212’亦如圖5 所不，圖5係本發明一較佳實施例第一銲墊之示意圖。其 中，第二晶片3是疊設於第一晶片2上方但不遮蓋住第一銲 墊2卜且第二晶片3之上表面也設有第二鮮墊3卜而第二輝 墊31亦採用鋁墊。 1〇 然後，連接（俗稱打金線連接）一第一銲線41於第二晶 片3之第二銲墊31、與第—晶片2的第-銲墊21之第-區域 211之間。於本實施例中，第一銲線41的第一銲點411 d又稱球接合、或球銲（Ball Bond))是電連接到第一 銲墊21之第一區域211，而第一銲線41的第二銲點412 (2nd 15 11(1又稱壓印接合、或縫鲜（stitch Bond))是電連接到第 二晶片3之第二銲墊31。亦即，第一銲線“的打線順序是由 :方第一晶片2的第一銲墊21之第一區域211打到上方第二 曰片3的第一銲墊31。惟第一銲線41的打線順序並不以限， 亦可由上方第二晶片3的第二銲墊31打到下方第一晶片2的 20 第一銲墊21之第一區域2U。 並且’連接一第二銲線42於第一晶片2的第一銲墊21 之第二區域212、與基板i之金屬接點u之間。於本實施例 中’。第二銲線42的第一銲點421是電連接到第一銲墊Μ之第 -區域212’第二銲線42的第二銲點422是電連接到基板匕 10 201007917 '金屬接點11。亦即，第二銲線42的打線順序是由上方第一 晶片2的第一銲塾21之第二區域212打到下方基板1的金屬 接點Π。惟第二銲線42的打線順序並不以限，可由下方基 板1的金屬接點11打到上方第一晶片2的第一辉墊21之第二 5 區域212。 請參閱圖5，圖中顯示第一銲塾21具有上述之第一區域 211、及第二區域212，且前已揭示第一區域211上具有第一 銲線41的第一銲點411，第二區域212上具有第二銲線42的 ❹ 第一銲點421，其二銲線之第一銲點411，421中心點相距有一 10 中心點距離d。而中心點距離d用以吸收製造公差、機器設 備、或因控制產生的誤差，用以避免二銲點重疊。據此， 本發明可完全解決習知串疊銲點之問題，不會因重複施壓 於同一點造成婷墊容易損壞。再者，也不會因鲜針誤差、 偏移問題，而導致施加偏移傾斜的作用壓力而造成銲墊與 15 銲點的剝離、斷路。此外，也因為其連接的基底為平整的 焊墊’故焊線的線弧穩定，可完全依造原先預定路徑進行 打線作業。 然而’第一銲線41與第二銲線42的先後順序亦不以此 為限’亦可以先打第二銲線42 ’爾後再進行第一銲線41之 2〇 佈線工作。此外，最後再完成封裝步驟，亦即封裝包覆第 一晶片2、第二晶片3、第一銲線41、第二銲線42、以及基 板1至少一部分於一封膠體内。再且，本實施例所採的銲線 為金線’且金線線徑可為〇.7(18μιη)、0.8(20μπι)、或0.9 201007917 (pm)虽然隨著製程設備的發展金線線徑會越來越 細，而越細的金線亦可完全適用於本發明之方法。 _請同時參閱圖8、及圖9,其中圖8係本發明第二實施例 之不意圖，圖9係本發明第二實施例（B)步驟之流程圖。第 5二實施例與上述較佳實施例之差別在於，第：實施例增加 一下層晶片5、一夾層晶片6、及一上層晶片7,並藉以說明 本發明亦適用不同功能之積體電路晶片堆疊構造。其中下 層晶片5黏著於基板i與第一晶片2之間，但其又不遮蓋住金 〇 屬接點11，12。而失層晶片6黏著於第一晶片2與第二晶片3 ίο之f曰1但不遮蓋住第一銲墊2【。至於，上層晶片7黏著於第 二晶片3上方’但不遮蓋住第二銲墊31。 然其堆疊的步驟如圖9所示，首先黏著下層晶片5於基 板1上。接著黏著第一晶片2於下層晶片$上，且下層晶片$ f上表面設有至少-下層銲㈣，纟亦不被第—晶片2所遮 15蓋住。再黏著夹層晶片6於第一晶片2上，且夾層晶片6之上 表面β又有至少一夾層銲墊61。然後，黏著第二晶片3於夾層 晶片6上方，夾層晶片6之夹層銲墊61亦不被第二晶片3所遮 蓋住。黏著上層晶片7於第二晶片3上方，上層晶片7之上表 面設有至少一上層銲墊71。 20 另外，本第二實施例銲線佈置分別如下，下層晶片5、 夾層晶片6、及上層晶片7採用本發明之方法分別電連接， 且下層晶片5又連接至基板1之金屬接點12。而原本第一晶 片2、第二晶片3如上述較佳實施例中之連接方式並連接至 基板1之金屬接點11。本第二實施例主要說明，堆疊的積體 12 201007917 電路晶片構造亦有可能會堆疊不 疊晶片間並非完全單純的逐一連接，而：曰曰片:其不同堆 要分別連接，其同樣可採用本㈣之枝晶月需 全適用任何型式之堆疊晶片構造。 明可完 上述實施例僅係為了方便說明而舉例而已，本發明所 於==自應以申請專利範圍所述為準，而非僅限 ^ 【圖式簡單說明】 10圖1係習知晶片堆疊結構之示意圖。 圖2係習知堆#晶片之銲_ #串接之示意圖 圖3係習知鮮點堆#串接時銲針接觸之示意圖 圖4係本發明一較佳實施例之示意圖。 圖5係本發明—較佳實施例第—銲塾之示意圖 15圖6係本發明一較佳實施例之流程圖。 圖7係本發明-較佳實施例（B)步驟之流程圖。 • 圖8係本發明第二實施例之示意圖。 圖9係本發明第二實施例（B)步驟之流程圖。 20 【主要元件符號說明】 基板 第一晶片 212第二區域 41第一銲線 10,20上表面 21第一鲜墊 3第二晶片 411，421第一銲黑 Π，12金屬接點 211第一區域 31第二銲墊 412,422第二銲點 13 201007917 42 第二銲線 5 下層晶片 51 下層銲塾 6 爽層晶片 61 爽層鲜塾 7 上層晶片 71 上層鮮塾 81 上晶片 82 下晶片 83 上銲線 84 下銲線 85 基板 821 下晶片紹塾 831 第一層金球 86 銲針 A、 B、Bl、B2、 B3、B4、B5、B6、 B7、 C、D步驟
14