TW201005838A - Embedded die package and process flow using a pre-molded carrier - Google Patents

Description

201005838 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於鑄模電裝置或多個電裝置之封裝。 【先前技術】 過去，如半導體晶粒之電裝置通常藉由首先將該裝置安 裝在一引線架上及隨後連接至外部引線，並隨後被封裝。 然而，隨著電裝置之微型化持續進展，新的封裝技術已被 發展且仍在被發展用於該或該等被封裝半導體裝置之縮 小，此乃藉由此等方法，如將多個晶粒放如一封裝内及利 用與薄鑄模覆蓋的焊塊互連。 雖然焊塊與薄鑄模可提供一小的封裝，但是該半導體晶 粒較脆弱且必須以足夠的剛度被封裝以保護該晶粒及密封 該晶粒。另一約束為，用於貿易市場之經濟可行的封裝方 法需為通用的使得它可被用於不同的裝置尺寸與幾何形狀 及仍可提供一具有匹配工業實際標準之足印之封裝。 【發明内容】 本發明包括（以其一形式）形成一嵌入式封裝之方法。該 方法包括以下步驟：形成一載體，其具有第一複數個空 穴；將一電裝置置於該第一複數個空穴之每一個中；形成 一第一介電層，其圍繞並位於每一個電裝置之上且位於該 等載艘之上表面之上；形成通孔，其貫穿該介電層至每一 個電裝置上之選定烊墊；及形成第二複數個金屬導體，其 每一個與一個通孔接觸並延伸一段距離遠離此等通孔。該 方法也包含：形成一個或多個額外的介電層，其位於該第 140789.doc 201005838 一複數個金屬導體之每一個與該第一介電層之暴露部分之 上，在該個或多個額外的介電層之一者内形成開口於一 金屬導體之上；形成第三複數個焊塊’其每一個耦合於該 第-複數個金屬導體之_個；及單—化該第—複數個空 穴。 在另形式中，本發明包括：一嵌入式晶粒封裝，其包 含一具有一第一電裝置於載體之第一空穴中之預鑄模載 體，第介電層，其覆蓋除位於該電裝置之選定焊墊之 上的通孔之外的該電裝置之側面與頂部；第一複數個金屬 導體其每個連接至該等通孔之至少一個；一個或多個 額外的介電層，其位於該等金屬導體與該第一介電層之 上，其中該一個或多個介電層之一頂層於每一個金屬導體 之一部分之上具有開口；及第二複數個焊塊，其從每一個 開口突出。 在又另一形式中，本發明包括如上述形式之一嵌入式晶 粒封裝’除了該預鍀模載體為一平坦水平表面而非具有空 穴之一預缚模載體。 【實施方式】 精由以下連同附圖之更詳細.的描述，前述與其他特徵、 特性、優點、及本發明可被更容易地理解。 應瞭解，由於清晰之目的及於認為合適之處，在圖中參 考數字被重複以指示相應的特徵。同樣地，在圖中各個物 體之相對尺寸被歪曲以更清晰地顯示本發明。 圖1A為一預鑄模載體20之一示意截面圖，該載體由如環 140789.doc 201005838 氧樹脂鑄模化合物之囊封材料而形成。圖i所示之該載體 2〇具有二個空穴22與24,其具有一外部側壁％用於空穴。 及一外部側壁28用於空穴24。一較厚的中央壁3〇分開該二 個二八22、24，其代表於該預鑄模載體之二個鄰近的封裝 點。該等空穴22、24具有一基座32。 圖1B顯示二個半導體晶粒34與36分別被晶粒附接於該等 空穴22與24内之後的該預鑄模載體2〇。在圖⑺中，該等半 導體晶粒34與36延伸至該預鑄模載體2〇之該等側壁％、28 與該中央壁30之上。該等半導體晶粒34與36之每一者具有 焊墊38。該晶粒附接可藉由標準的晶粒附接方法而被製 成，例如（但非僅限於）環氧樹脂或一晶粒附接膜4〇。在圖 1C中’介電材料42填充半導體晶粒34與36、側壁^與。、 及中央壁30之間的空隙，並延伸至該等半導體晶粒34與36 之上及其頂部上。通孔44貫穿該介電材料42至該等焊墊 38 〇 該介電材料42可藉由幾種已知方法之任一種形成，該等 方法包含利用具有一如味素積聚膜（Ajin〇inot〇 Build-Up FILM ’ ABF)之材料之真空膜層合程序，其後接續有該等 通孔44之雷射鑽孔。該等通孔44也可藉由聚醯亞胺或光阻 劑之旋塗或噴塗而被形成，其後接續有微影蝕刻。 如圖1D所示’金屬化被沈積、圖案化及蝕刻以從焊墊38 至非直接位於該等半導體晶粒34與36务上之位置形成金屬 互連48。在本發明之一實施例中，金屬化係藉由以下方式 形成··首先透過無電Cu電鍍或Cu喷濺沈積以薄金屬種子 140789.doc 201005838 層塗布該介電層42之表面與該等暴露焊墊38，設下一圖案 化光阻劑層，及在該薄金屬層之暴露區域電鍍額外金屬。 然後移除光阻劑並使用酸蝕刻移除金屬種子層。在本發明 之另一實施例中’該等金屬互連藉由A1喷濺沈積而被形成 至理想的最終互連厚度。一光阻劑層隨後被沈積及圖案化 以匹配該互連線路。該A1金屬被蝕刻，隨後接續有光阻劑 去除，其留下該最終互連圖案。

參照圖1E，在該等金屬互連48形成之後，一第二介電層 52隨後被塗敷及圖案化於第一層級的介電材料42與金屬互 連48之上。介電層52塗敷之程序可匹配該第一介電層42塗 敷之程序。 在圖1F中，焊塊56藉由幾種已知程序之一種而形成，例 如（但非僅限於）模板印刷或落球，其後接有一回焊循環。 視乎該互連金屬組合物，可能需要一可焊接凸塊下金屬化 (UBM)層。此可藉由無電電鍍方法而完成。該等嵌入式晶 粒封裝58之形成可藉由該二個封裝之單一化而完成。 圖2A與2B依照本發明之一實施例，分別顯示一封裝半 導體晶粒64之頂部60與底部62立體圖。此等圖中所示之封 裝具有一預鑄模載體66, 一第二介電層68具有突出之焊塊 56 〇 圖3A-職照本發明之—實施例，顯示形成嵌人式晶粒 封裝70之各個階段13讀示—_模载體72，其具有九 個空穴74之一矩陣。半導趙晶粒76被置於圖把所示之九個 孔穴*74之每一者中。 140789.doc 201005838 圖3C顯示該欲入式晶粒封裝，其中一第一介電層go已形 成於該等晶粒76之上，通孔已形成於該第一介電層80，及 金屬導體82已形成於該等焊墊78與定點84(該等焊塊56將 被置於此）之間。如圖3D所示，隨後一第二介電層86形成 於該第一介電層80與該金屬導體82之上，及開口 88製成於 該第二介電層86内以暴露用於該等焊塊56之定點84。 圖3E顯示於該定點84上適當位置之焊塊56，圖3F則顯示 在一單一化程序之後的該等個別的晶粒封裝70。 圖4、5、與6顯示在實行本發明_某些可能的實施例。 在圖4中，該半導體晶粒34在一空穴22中，其緊鄰於一更 深許多的空穴90，該空穴90包含如電感器、電阻器、或電 容器之一被動電元件92。該半導體晶粒34可具有一約20 μιη之南度及該電元件92可具有一約1 mm之高度，但是每 一個之高度可隨應用要求而變化。此外，如圖4所示，該 半導艘晶粒34與該電元件92之寬度可為不同的。從而該預 銹模載體94形成以容納該半導體晶粒34與該電元件92之高 度與寬度。 圖5為一依照本發明之另一實施例之預鑄模載體之一示 意截面圖，其中互連金屬化製成於二個半導體晶粒34與36 之間。利用一般的PC板或再分配層技術，互連可製成於不 同的垂直層級。在圖5中，一金屬互連96位於一第一介電 層42與一第二介電層94(其可比圖1E所示之該第二介電層 52厚）之間。該金屬互連％將半導體晶粒^與刊之焊墊π 連接在一起作為一嵌入式晶粒封裝98(其為一多晶片封裝） 140789.doc 201005838 之邛分。一金屬互連100形成一連接，其從一焊墊102至 位於該第二介電層94上之一金屬互連1〇4，其延伸至該金 屬互連96 ^另一金屬互連1〇6形成一連接，其從焊墊1〇8至 位於該第二介電層94之上之一第二金屬互連11(^ 一第三 介電層112覆蓋該金屬互連104與11〇及該第二介電層％之 暴露區域。若干焊塊56也顯示於圖5，其延伸通過該第三 介電層112之開口至該等金屬互連1〇4與11〇。 在圖6中’該預鑄模載體114不具有侧壁％、28或中央壁 粵 3G’但是具有—平坦水平表面。關於圖iaf之上述程序仍 可適用以形成圖6所示之實施例。在未使用焊墊38之應用 中，不存在至該嵌入式晶粒封裝之焊墊之金屬互連，其一 實例顯示於圖6。 雖然本發明參照特定的實施例而被描述，熟習此項技術 者應瞭解’在不偏離本發明之範圍的前提下，可作出多種 變化且其中的元件可被等效物替代。此外，可作許多修改 以適應本發明教示的一特定情況或材料而不偏離本發明之 範圍。 因此’本發明並非僅限於該等被揭示作為實行本發明之 最佳預期模式之特定實施例，而是本發明將包含符合談申 • 請專利範圍之範圍與精神之所有實施例。 【圖式簡單說明】 圖1A依照本發明之一實施例，為一預缚模載體之—示竟 截面圖； 圖1B為圖1A所示之該預鑄模載體之一示意載面圖，其 140789.doc -9- 201005838 中二個半導體晶粒已被晶粒附接於該預鑄模載體之二個空 穴内； 圖1C為圖1B所示之該預鑄模載體之-示意截面圖其 中一第一介電層已被形成； 圖1D為圖1C所示之該預鑄模载體之一示意截面圖，其 中金屬互連已被形成； 圖1E為圖1D所示之該預鑄模載體之一示意截面圖，其 中一第二介電層已被形成； 圖1F為圖1E所示之該預鑄模載體之一示意截面圖，其中 焊塊已被形成； 圖2A與2B依照本發明之一實施例，分別顯示一封裝半 導體晶粒頂部與底部立體圖； 圖3A、3B、3C、3D、3E、與3F依照本發明之一實施 例，顯示形成嵌入式晶粒封裝之各個階段；及 圖4、5、與6為示意截面圖，其顯示在實行本發明中某 些可能的實施例。 【主要元件符號說明】 20 預鑄模載體 22 空穴 24 空穴 26 側壁 28 側壁 30 中央壁 32 基座 140789.doc • 10 201005838

34 半導體晶粒 36 半導體晶粒 38 焊墊 40 晶粒附接膜 42 第一介電層 44 通孔 48 金屬互連 52 第二介電層 56 焊塊 58 嵌入式晶粒封裝 60 頂部 62 底部 64 封裝半導體晶粒 66 預鑄模載體 68 第二介電層 70 嵌入式晶粒封裝 72 預鑄模載體 74 空穴 76 半導體晶粒 78 焊墊 80 第一介電層 82 金屬導體 84 定點 86 第二介電層 140789.doc 201005838 88 開口 90 空穴 92 被動電元件 94 第二介電層 96 金屬互連 98 嵌入式晶粒封裝 100 金屬互連 102 焊墊 104 金屬互連 106 金屬互連 108 焊墊 110 金屬互連 112 第三介電層 114 預鑄模載體 140789.doc -12-

Claims (1)

1. 201005838 七、申請專利範圍： 1. 一種用於形成一嵌入式封裝 π装之方去，其包括以下步驟： a) 形成-載H ’其具有第—複數個空穴； b) 將電裝置置於該第—複數個空穴之每—者中； )形成帛介電層，其圍繞並位於每一個該等電裝 置之上且位於該載體之諸上表面之上； d)形成若干通孔，其貫穿該介電層至每一個該等電裝 置上之諸選定焊墊； )形成第一複數個金屬導體，其每一個與該等通孔之 一個通孔接觸並延伸一段距離遠離該等通孔之該一個通 孔； f) 形成一個或多個額外的介電層，其位於該第二複數 個金屬導體之每一者與該第一介電層之諸暴露部分之 上； g) 在該一個或多個額外的介電層之一者内形成若干開 口 ’其位於一金屬導體之上； h) 形成第三複數個焊塊，其每一者耦合於該第二複數 個金屬導體之一者；及 i) 單一化該第一複數個空穴。 2·如請求項1之方法，其中該載體藉由一鑄模程序而形 成。 3. 如請求項1之方法，其包含將該電裝置附接於該載體之 額外的步驟。 4. 如請求項1之方法，其中該電裝置為一主動裝置。 140789.doc 201005838 5. 6. 7. 8. 9. 10. 11. 12 13. 14. 15. 如凊求項1之方法，其中該電裝置為一被動裝置。 如叫求項1之方法，其中該第一介電層藉由一層合程序 而形成。 如請求項6之方法，其中該等通孔藉由雷射鑽孔而形 成0 如明求項6之方法，其中該等通孔藉由微影蝕刻而形 成。 如請求項1之方法，其中該等焊塊之至少一者被置於該 電裝置之侧周界之外之一位置。 如清求項1之方法’其中該等焊塊之至少一者被置於該 電裝置之側周界之内之—位置。 如凊求項1之方法’其中該單一化步驟產生一含有二個 或多個空穴之嵌入式封裝，其每一者含有一電裝置。 如請求項11之方法’其中該等電裝置之至少一者為一主 動裝置且該等電裝置之至少另一者為一被動裝置： :请求項1之方法，其進一步包含形成第四複數個金屬 ❹ 體之步驟，其每一者輕合於該第二複數個金屬導體之 至少一者。 2求項1之方法，其令該等_之至少-者形成通過 ^開口之至少一者’從而形成至該第二複數個金屬導 體之一者之一電連接。 一種用於形成一嵌入式封裝之方法，其包括以下步驟. a) 形成一_模載體’其具有第-複數個空穴；· b) 將—電裝置置於該第-複數個空六之每一者中· 140789.doc ~ 2 - 201005838 C)形成一第一介電層，其圍繞並位於每一個該等電裝 置之上且位於該載體之諸上表面之上； 、 d) 形成若干通孔，其貫穿該介電層至每一個誃 置上之諸選定焊墊； e) 形成第二複數個金屬導體，其每一個與該等通孔之 一個通孔接觸並延伸一段距離遠離該等通孔之該一個通 孔； f) 形成一個或多個額外的介電層，其位於該第二複數 個金屬導體之每一者與該第一介電層之諸暴露部分之 上； g) 在該一個或多個額外的介電層之—者内形成若干開 口 ’其位於一金屬導體之上； h) 形成第三複數個焊塊，其每一個耦合於該第二複數 個金屬導體之一者；及 〇單一化該第一複數個空穴； _))其中該等焊塊之至少—者被置於該電裝置之侧周界 之内之一位置，且該等焊塊之至少一者形成通過該等開 口之至少一者，從而形成至該第二複數個金屬導體之一 者之一電連接。 16.如請求項15之方法，其中該電裝置為一主動裝置。 如請求項15之方法，其中該電裝置為—被動裝置。 18.如请求項15之方法，其中該第一介電層藉由—層合程序 而形成。 19·如請求項18之方法’其中該等通孔藉由雷射鑽孔而形 140789.doc 201005838 成0 2〇,如請求項18之方法，其中該等通孔藉由微影蝕刻而形 成0 21. —種嵌入式晶粒封裝，其包括： a) 預鑄模載體，其具有一第一電裝置於該載體之一 第一空穴内； b) 第一介電層，其覆蓋除位於該第一電裝置之選定 · 焊墊之上的諸通孔之外的該電裝置之侧面與頂部； c) 第一複數個金屬導體，其每—者與該等通孔之至少 一者接觸； 攀 d)-個或多個額外的介電層，其位於該等金屬導體與 〇第"電層之上，其中該一個或多個介電層之一頂層 、若干開口其具有耦合於該第一複數個金屬導體之 至少一者之下部金屬化；及 e)第二複數個焊塊’其從每—個該等開口突出 22. 如請求項21之封裝， 23. 如請求項21之封裝， 24_如請求項21之封裝， 電裝置之側周界之外 其中該電裝置為一主動裝置。

   其中該電裝置為一被動裝置。 其中該等焊塊之至少一者被置於該 之一位置。 25·如請求項21之封裝，其巾料焊塊之至少-者被置於 電裝置之側周界之内之一位置。 .如請求抑之封裝，其中料__化步驟產生—含有二 或多個空穴之嵌入式封裝，其每一者含有一電裝置。 27·如4求項26之封裝’其中該等電裝置之至少-者為一 140789.doc -4- 201005838 動裝置且該等電裝置之至少另 〇 28.如請求項21之封裝，其進一 導體之步驟，其每一個耗合 至少一者。 —者為一被動裝置 步包含形成第四複數個金屬 於該第二複數個金屬導體之 一者形成通過 複數個金屬導 29.如請求項21之封裝，其中該等焊塊之至少 該等開口之至少一者，從而形成至該第一 體之一者之一電連接。 30· —種嵌入式晶粒封裝，其包括：

   a) -預鑄模載趙’其具有_第_電裝置於該載趙之 第一空穴内； b)—第一介電層，其覆蓋除位於該第一電裝置之諸 定焊墊之上的通孔之外的該電裝置之侧面與頂部； Ο第一複數個金屬導體，其每一者與該等通孔之至少 一者接觸； d) —個或多個額外的介電層，其位於該第一複數個金 屬導趙與該第-介電層之上，其中該—個或多個介電層 之頂層具有若干開口，其具有耦合於該第一複數個金 屬導體之至少一者之下部金屬化；及 e) 第一複數個焊塊，其從每一個該等開口突出； f) 其中該等焊塊之至少一者被置於該電裝置之侧周界 之内，且該等焊塊之至少一者形成至該第二複數個金屬 導體之一者之一直接電連接。 31. 如請求項30之封裝，其中該電裝置為一主動裝置。 32. 如請求項30之封裝，其中該電裝置為一被動裝置。 140789.doc